CN103904109A - 半导体器件以及用于制造半导体器件的方法 - Google Patents

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Abstract

本发明涉及半导体器件以及用于制造半导体器件的方法。本发明可以增加在布线层中形成的有源元件中的栅极绝缘膜的选择性。根据本发明的半导体器件具有使用形成于布线层中的Al布线之上的抗反射膜作为栅极布线的底栅型晶体管。

Description

半导体器件以及用于制造半导体器件的方法
相关申请的交叉引用
通过参考将于2012年12月27日提交的包括说明书、附图、以及摘要的日本专利申请No.2012-286074的公开整个引入到这里。
技术领域
本发明涉及一种半导体器件，尤其是涉及一种在布线层中所形成的底栅型MIS（金属绝缘半导体）的布局结构。
背景技术
像在日本未审专利公开No.2010-141230（参见专利文献1）中所述的半导体器件一样，用于在布线层中形成具有开关功能和整流功能的有源元件的技术为大家所熟知。通过在布线层中形成有源元件，可显著地改变整个半导体器件的功能而不会改变形成于半导体衬底之上的半导体元件的布局。
图1是示出了在专利文献1中所述的半导体器件的结构的示例的视图。在图1中，在专利文献1中所述的半导体器件具有形成于半导体衬底之上的布线层900和半导体元件910。布线层900具有形成于防扩散膜901之上的绝缘膜921以及嵌入在绝缘膜921中的布线904和过孔903。在布线904和过孔903及其它结构（绝缘膜921、防扩散膜901、以及布线904）之间的界面处形成了图中未示出的势垒金属。在布线层900和绝缘膜922之上形成了防扩散膜911并且在防扩散膜911之上形成了嵌入在绝缘膜922中的布线916和过孔915。半导体元件910具有栅电极902、栅极绝缘膜911、以及半导体层912。半导体层912形成于栅极绝缘膜911之上并且通过过孔913与布线914相联接。在布线层900中的栅极绝缘膜911之下形成了栅电极902。在布线914和过孔913及其他结构（绝缘膜922和半导体层912）之间的界面处形成了图中未示出的势垒金属。
[现有技术文献]
[专利文献]
[专利文献1]
日本未审专利No.2010-141230
发明内容
Cu具有高扩散系数并且很可能在层间绝缘膜中扩散并且由此，当使用Cu布线处理时，必须在布线层之间形成势垒金属和防扩散膜（还称为布线帽绝缘膜）。在专利文献1中所述的半导体器件中，通过使用形成于布线层900之上的防扩散膜作为栅极绝缘膜911来实现使用Cu布线作为栅极布线902的底栅型晶体管（还称为背栅型晶体管或反相型晶体管）。
然而在Cu布线处理中，必须形成如上所述的能够防止Cu扩散的势垒金属和防扩散膜。为此，当通过使用Cu布线处理在布线层中形成有源元件时，关注的是构成栅极绝缘膜的材料被限制在能够防止Cu扩散的防扩散膜。因此，期望增加可用作在布线层中所形成的底栅型晶体管的栅极绝缘膜的材料的选择性。
根据本发明的半导体器件具有使用形成于布线层中的Al布线之上的抗反射膜作为栅极布线的底栅型晶体管。
本发明可增加在布线层中所形成的有源元件中的栅极绝缘膜的选择性。
附图说明
图1是示出了在日本未审专利公开No.2010-141230中所述的半导体器件的配置的视图。
图2是示出了根据第一实施例的半导体器件的配置的示例的视图。
图3是示出了根据第一实施例的半导体器件的配置的另一示例的视图。
图4A是示出了用于制造图2或图3所示的半导体器件的方法的示例的视图。
图4B是示出了用于制造图2或图3所示的半导体器件的方法的示例的视图。
图4C是示出了用于制造图2或图3所示的半导体器件的方法的示例的视图。
图4D是示出了用于制造图2或图3所示的半导体器件的方法的示例的视图。
图4E是示出了用于制造图2或图3所示的半导体器件的方法的示例的视图。
图5是示出了根据第二实施例的半导体器件的配置的示例的视图。
图6A是示出了用于制造图5所示的半导体器件的方法的示例的视图。
图6B是示出了用于制造图5所示的半导体器件的方法的示例的视图。
图6C是示出了用于制造图5所示的半导体器件的方法的示例的视图。
图7是示出了根据实施例的底栅型晶体管的平面结构的视图。
图8是示出了沿着图7所示的底栅型晶体管的A－A'线的横截面结构的视图。
图9是示出了根据实施例的底栅型晶体管的结构（耐高压结构）的示例的视图。
图10是示出了根据实施例的布线层有源元件与基础逻辑电路（在半导体衬底上所形成的逻辑电路）之间的连接关系的示例的视图。
图11是示出了根据实施例的布线层有源元件与基础逻辑电路之间的连接关系的另一示例的视图。
图12是示出了根据实施例的布线层有源元件与基础逻辑电路之间的连接关系的又一示例的视图。
图13是示出了用于将通过Al布线处理所形成的布线层与通过Cu布线处理所形成的布线层合成一体的半导体器件的配置的示例的视图。
具体实施方式
在下面参考附图对根据本发明的实施例进行说明。在附图中，相同或相似参考符号表示相同、相似、或等同的部件。
第一实施例
参考图2和图3对根据本发明的第一实施例的半导体器件10的配置进行详细说明。图2是示出了根据第一实施例的半导体器件的配置的示例的视图。在图2中，根据第一实施例的半导体器件10具有形成于衬底100之上的基础逻辑元件20、多个布线层200，300，400，500、以及形成于布线层400中的底栅型晶体管11（还称为布线层有源元件）。
在衬底100（优选地单晶半导体衬底，例如Si衬底）中，形成了通过元件绝缘层101而分离成部分的基础逻辑元件20。在这里作为示例，示出了具有栅极布线201、源极扩散层102、以及漏极扩散层103的晶体管以作为基础逻辑元件20。具体地说，在衬底100（例如Psub衬底）中的元件绝缘层101之间形成了杂质（例如N型杂质）所注入到的扩散区（源极扩散层102和漏极扩散层103）。通过层间绝缘膜220在源极扩散层102与漏极扩散层103之间的沟道区域处的上层中形成了栅极布线201。
在基础逻辑元件20之上形成了第一布线层200。基础逻辑元件20通过第一布线层200与另一元件、电源等等相联接。例如，第一布线层200具有将基础逻辑元件20与第二布线层300相联接的接触210以及图中未示出的布线。接触210包括接触塞203和势垒金属202。例如，W（钨）塞优选地用作接触塞203并且在界面处形成由TiN所例示的势垒金属202。
在第一布线层200之上形成了第二布线层300。布线层200，300，400，500中的每一个可以具有包括多层的结构并且在这里第二布线层300包括两个层间绝缘膜321和322。在层间绝缘膜321和322的每一个中形成了布线302和过孔310。在布线302与层间绝缘膜321和322每一个之间的界面处的顶面和底面之上分别形成了抗反射膜301和303。然而可以不形成抗反射膜301。过孔310包括过孔塞305和势垒金属304。例如，W（钨）塞优选地用作过孔塞305并且在界面处形成由TiN所例示的势垒金属304。
在第二布线层300之上形成了第三布线层400。第三布线层400具有布线402、过孔410、以及形成于层间绝缘膜420中的底栅型晶体管11。在布线402与层间绝缘膜420之间的界面处的顶面和底面之上分别形成了抗反射膜401和403。然而可以不形成抗反射膜401。过孔410包括过孔塞405和势垒金属404。例如，W（钨）塞优选地用作过孔塞405并且在界面处形成由TiN所例示的势垒金属404。
底栅型晶体管11具有布线2、抗反射膜1和3、栅极绝缘膜4、以及半导体层5并且通过势垒金属7和接触塞8与第四布线层500中的布线502相联接。布线2以及抗反射膜1和3包括与第三布线层400中的布线402以及抗反射膜401和403相同的材料。然而可以不形成抗反射膜1。
本实施例中的布线层200，300，400，500优选地通过Al布线处理形成。也就是说，布线2，302，402，502包括Al或者含Al的材料。此外，具有接近于Al布线的能力的材料（例如TiN或TiN/Ti的层压材料）优选地用作抗反射膜3，301，303，401，403，501，503。栅极绝缘膜4、半导体层5、以及硬掩模绝缘膜6在抗反射膜3之上从下层开始依次层叠。可通过使用抗反射膜3作为栅电极来使用氧化膜或各种结构的氮化膜以作为栅极绝缘膜4。例如，栅极绝缘膜4可以包括含SiN、SiO2、SiCN、SiON、SiCOH、Al2O3（AlxOy）、以及Ta2O5（TaxOy）中的任何一个的绝缘膜。否则栅极绝缘膜4可以包含具有高介电常数的高k材料（例如ZrO2、HfO2、La2O3、或LaAlO3）。此外，栅极绝缘膜4可以包括通过使上述绝缘膜和上述高k材料层叠所形成的层叠结构（例如AlO2/SiO2、SiO2/SiN、Al2O3/SiN、或Al2O3/SiO2/SiN）。因此在本实施例中，因为在Al布线处理中所使用的抗反射膜3用作栅极布线，因此可选择可用作栅极绝缘膜4的材料而无需考虑Al的扩散。
在专利文献1中所述的半导体器件中，因为Cu布线用作栅极布线，因此Cu布线的布线帽绝缘膜用作栅极绝缘膜。在这种结构中，必须使用用于防止Cu布线扩散的布线帽绝缘膜（例如SiN或SiCN）以作为栅极绝缘膜并且由此关注的是可应用的栅极绝缘膜受到限制。另一方面，在根据本实施例的半导体器件10中，不必考虑栅电极的扩散并且因此许多材料可用作栅极绝缘膜4。因此在本实施例中，在由于栅极绝缘膜4而使晶体管特性（Ion-Ioff特性（接通状态电流与断开状态电流之间的相关性）、阈值电压特性等等）和器件可靠性（BTI：偏压温度不稳定性、磁滞特性等等）劣化的情况下，通过改变栅极绝缘膜4的材料和层压结构可改善该特性。也就是说，本发明可改善在布线层中所形成的底栅型有源元件的处理裕度。
在半导体层5中接触9所联接到的区域间（源极区域与漏极区域之间）处形成了沟道区域。通过将氧缺陷或杂质引入到半导体层5中形成了在半导体层5中接触9所联接到的区域（图中未示出的源级区域或漏极区域）。氧化物半导体材料优选地用于半导体层5。在这里，当半导体层5起P型半导体层的作用时，作为P沟道材料的半导体层5包括SnO、NiO、ZnO、Cu2O、以及NiO中的任何一个或者可以包括那些的层压结构。同时，当半导体层5起N型半导体层的作用时，作为N沟道材料的半导体层5包括InGaZnO、ZnO、InZnO、InHfZnO（那些是ZnO系的材料）、SnO2、以及CuO中的任何一个或者可以包括那些的层压结构。例如，优选地包括IGZO/Al2O3/IGZO/Al2O3的层压膜用作半导体层5。
在半导体层5之上形成了用于对半导体层5和栅极绝缘膜4进行处理的硬掩模绝缘膜6。例如，SiN、SiO2、SiCOH、或者TiN优选地用作硬掩模绝缘膜6。
在半导体层5之上形成了接触9，该接触9在给定位置穿入到硬掩模绝缘膜6中并且到达形成于第四布线层500中的布线（在这里抗反射膜501）。接触9包括接触塞8和势垒金属7。例如，W（钨）塞优选地用作接触塞8并且在该界面处形成由TiN所例示的势垒金属7。
在第三布线层400之上形成了第四布线层500。底栅型晶体管11的源极和漏极（接触9）通过第四布线层500与另一元件、电源等等相联接。第四布线层500具有形成于层间绝缘膜520中的布线502。在布线502与层间绝缘膜520之间的界面处的顶面和底面之上形成了抗反射膜501和503。然而可以不形成抗反射膜501。
图3是示出了根据第一实施例的半导体器件的配置的另一示例的视图。鉴于W/TiN结构的接触9用作图2的示例中的底栅型晶体管11的源极接触和漏极接触，通过将布线材料嵌入到图3所示的示例中的通孔而使第四布线层500中的布线与半导体层5相联接。在下面就与图2所示的示例不同的部分对图3所示的半导体器件10的配置进行说明。
就从衬底100至第三布线层400中的半导体层5的部分而言图3所示的半导体器件10的结构与图2所示的结构相同。在图3中，在半导体层5之上形成了通过硬掩模绝缘膜6中的给定区域而到达第四布线层500的内嵌布线16。内嵌布线16示出了从下层开始依次包括抗反射膜13、布线14（Al布线）、以及抗反射膜15的层压结构。抗反射膜13和15示出了例如TiN/Ti的层压结构。
继续地，参考图4A至图4E对用于制造图2或图3所示的根据第一实施例的半导体器件10的方法的示例进行说明。
首先，对用于制造图2所示的半导体器件10的方法的示例进行说明。
在图4A中，通过普通半导体制造处理（例如通过将杂质注入到衬底100中来形成扩散层并且通过掩模和蚀刻来形成栅极布线）形成了在Si衬底中形成的基础逻辑元件20。在基础逻辑元件20之上形成了层间绝缘膜220，通过CMP（化学机械抛光）等等应用平整处理，并且进一步通过Al布线处理在其上形成布线层200和300。普通Al布线处理也可用于布线层200和300。例如，在通过溅射法、CVD（化学气相沉积）法、涂敷法等等形成了具有层压结构材料的膜之后，通过由掩模和蚀刻的图案形成处理形成了层压结构的布线（抗反射膜301/布线302/抗反射膜303）、过孔310、或者接触210。在这里例如，形成了层压结构的Al布线（TiN/Al/TiN）、过孔（W/TiN）、或者接触（W/TiN）。在所形成的布线、接触、以及过孔之上形成了层间绝缘膜220，321，322（例如SiO2），通过CMP应用平整处理，并且形成布线层200和300。
在图4A中，在第二布线层300之上按照与上述布线处理相同的方式利用布线材料形成了层压结构的膜之后，通过图案形成处理形成了层压布线（抗反射膜401/布线402/抗反射膜403）以及层压结构的栅极布线（抗反射膜1/布线2/抗反射膜3）。在这里例如，形成了层压结构的Al布线（例如TiN/Al/TiN）以作为层压布线（抗反射膜401/布线402/抗反射膜403）和栅极布线（抗反射膜1/布线2/抗反射膜3）。在层压布线（抗反射膜401/布线402/抗反射膜403）和栅极布线（抗反射膜1/布线2/抗反射膜3）之上形成了层间绝缘膜420（例如SiO2）并且如图4B所示通过CMP部分地除去层间绝缘膜420并使其平整。其结果是，抗反射膜3和403（TiN）暴露于最外表面。
在图4C中，通过溅射法、CVD法、涂敷法等等在包括抗反射膜3和403的第二布线层300的表面之上从下层依次地形成绝缘膜64和65。绝缘膜64通过随后的蚀刻处理成为栅极绝缘膜4并且因此包括与上述栅极绝缘膜4相同的材料。同样地，绝缘膜65通过随后的蚀刻处理成为半导体层5并且因此包括与上述半导体层5相同的材料。
继续地，在绝缘膜65之上形成图案已形成的硬掩模绝缘膜6。优选地含硅介电材料（例如SiN、SiO2、SiCOH中的任何一个或者那些的层压结构）用作硬掩模绝缘膜6。在这里，当半导体层5是例如诸如InGaZnO、InZnO、ZnO、ZnAlO、或者ZnCuO这样的氧化物半导体时，期望在形成硬掩模绝缘膜6之前通过用于引入诸如N2O这样的氧化气体的等离子体处理来使半导体层5的表面的氧化态稳定。
在图4D中，通过利用用作掩模的硬掩模绝缘膜6对绝缘膜64和65进行蚀刻而在起栅电极作用的抗反射膜3之上形成了包括栅极绝缘膜4、半导体层5、以及硬掩模绝缘膜6的层叠结构。例如作为用于形成包括栅极绝缘膜4、半导体层5、以及硬掩模绝缘膜6的层叠结构的蚀刻处理，优选地使用利用Cl2、BCl3、N2中的任何一个或者那些的混合气体的干蚀刻。在本实施例中，因为通过利用用作掩模的硬掩模绝缘膜6进行干蚀刻来对绝缘膜64和65进行处理而形成了栅极绝缘膜4和半导体层5，因此在防止半导体特性损失的同时可微制造半导体层5。
继续地，在图4E中，形成了与层压布线（抗反射膜401/布线402/抗反射膜403）相联接的通孔410以及与半导体层5相联接的接触9。具体地说，层间绝缘膜420（例如SiO2）层叠在图4D所示的层间绝缘膜420、抗反射膜403、以及硬掩模绝缘膜6的表面之上；并且通过CMP部分地除去层间绝缘膜420并使其平整。继续地，通过图案形成处理在给定位置（例如在成为半导体层5中的源极区域和漏极区域以及布线的位置之上）形成通孔（接触孔）。在这里，期望是通过具有对硬掩模绝缘膜6高选择性的氟系干蚀刻形成通孔（接触孔）。继续地，通过将溅射应用于通孔和接触孔形成了势垒金属材料的膜并且通过CVD方法形成过孔塞材料的膜。继续地，通过由CMP除去表面上的势垒金属材料和过孔塞材料来使表面平整。通过这样做，使过孔410和接触9暴露于表面上并且在底栅型晶体管11形成处，形成第三布线层400。
按照与布线层300相同的方式通过普通Al布线处理在第三布线层400之上形成了布线层500。通过这样做，形成了图2中所示的半导体器件10。
在下面对用于制造图3所示的半导体器件10的方法的示例进行说明。从图4A至图4D的处理与先前所述相同并且因而省略该说明。当形成了图3所示的半导体器件10时，继图4D所示的处理之后应用嵌入布线的处理。具体地说，层间绝缘膜420（例如SiO2）层叠在图4D所示的层间绝缘膜420、抗反射膜403、以及硬掩模绝缘膜6的表面之上，并且通过CMP部分地除去层间绝缘膜420并使其平整。继续地，通过图案形成处理在给定位置（例如在成为半导体层5中的源极区域和漏极区域以及布线的位置之上）形成通孔（接触孔）。在这里，期望是通过具有对硬掩模绝缘膜6高选择性的氟系干蚀刻形成通孔（接触孔）。继续地，通过将溅射应用于通孔和接触孔（图中未示出）而依次利用势垒金属材料和布线材料形成膜。通过掩模处理和蚀刻处理的图案形成在利用布线材料等等所形成的膜的表面之上形成内嵌布线16和530。
可根据布线层500的位置（例如是否是最上布线层）、布线宽度等等来任意地选择图2和3所示的布线层500的结构。
如上所述，通过根据本发明的半导体器件10，因为Al布线的抗反射膜3（例如TiN）用作栅电极，因此可将Al2O3、SiO2、或者Al2O3/SiO2的栅极层叠结构应用到作为可在布线层中形成的有源元件的栅极绝缘膜的布线层。例如在使用Cu布线作为背栅电极（底栅电极）的有源元件结构的情况下，通过限制使用布线帽绝缘膜（SiN，SiCN）作为栅极绝缘膜的必要性，还限制了晶体管特性和设备可靠性的改善。另一方面，在采用根据本实施例的结构的情况下，通过使用具有小陷阱电荷的高k材料的Al2O3、具有很少H缺陷的SiO2等等，可改善晶体管特性。例如，可预料到降低栅漏，抑制阈值漂移，并且改善阈值控制、占空比、以及设备耐压性这样的效果。
第二实施例
第一实施例中所示的底栅型晶体管11可以与形成于布线层中的另一底栅型晶体管一起形成逻辑电路。例如，如图5所示，CMOS（互补金属氧化物半导体）电路30可以利用P沟道型的底栅型晶体管11和N沟道型的底栅型晶体管12形成。参考图5，对根据本发明的第二实施例的半导体器件10的配置进行详细说明。在图5中，根据第二实施例的半导体器件10具有形成于衬底100之上的基础逻辑元件20、多个布线层200，300，400，500、以及形成于布线层400中的CMOS电路30（还称为布线层有源元件）。
在这里，底栅型晶体管11是P沟道型晶体管并且底栅型晶体管12是N沟道型晶体管。虽然图中未示出，但是底栅型晶体管11和12的栅极彼此联接并且底栅型晶体管11和12的漏极彼此联接。
图5中所示的范围从衬底100至第二布线层300的结构与图2所示的结构相同。此外，除了形成于第三布线层400中的底栅型晶体管12之外的底栅型晶体管的结构（例如底栅型晶体管11）与图2的结构相同并且因此说明被省略。
在图5中，底栅型晶体管12具有起栅极布线作用的层压布线（抗反射膜21/布线22/抗反射膜23）、栅极绝缘膜24、半导体层25、硬掩模绝缘膜26、以及接触29（势垒金属27/接触塞28）。这两个接触29使半导体层25中的源极区域和漏极区域分别与第四布线层500中的布线（抗反射膜501/布线502/抗反射膜503）相联接。
底栅型晶体管11与底栅型晶体管12之间的配置差异在于半导体层5与半导体层25之间的导电类型不同并且栅极绝缘膜4与栅极绝缘膜24之间的材料（结构）不同。底栅型晶体管11与12之间的除了上述结构之外的其它结构相同。在这里，栅极绝缘膜4和栅极绝缘膜24可以包括相同材料（结构）。
在下面参考图6A至6C对用于制造图5所示的根据第二实施例的半导体器件10的方法的示例进行说明。
在图6A中，通过与第一实施例相似的方法（普通制造处理）形成基础逻辑元件20、第一布线层200、以及第二布线层300。
继续地，通过与第一实施例相似的布线处理在第二布线层300之上形成了层压布线（抗反射膜401/布线402/抗反射膜403）以及层压结构的栅极布线（抗反射膜1/布线2/抗反射膜3）和（抗反射膜21/布线22/抗反射膜23）。在该示例中，栅极布线（抗反射膜1/布线2/抗反射膜3）和栅极布线（抗反射膜21/布线22/抗反射膜23）在图中未示出的位置处彼此联接。在层压布线（抗反射膜401/布线402/抗反射膜403）和栅极布线（抗反射膜1/布线2/抗反射膜3）和（抗反射膜21/布线22/抗反射膜23）之上形成了层间绝缘膜420（例如SiO2）；并且通过CMP部分地除去层间绝缘膜420并使其平整。通过这样做，抗反射膜3，13，403（TiN）暴露于最外表面。还在第二实施例中，通过与第一实施例相似的Al布线处理可利用相同材料同时地形成层压布线和栅极布线。通过与第一实施例（参见图4D）相似的方法在平整且露出的抗反射膜3之上形成包括栅极绝缘膜4、半导体层5、以及硬掩模绝缘膜6的层叠结构。
在图6B中，通过溅射法、CVD法、涂敷法等等在抗反射膜23和403、层间绝缘膜420、以及硬掩模绝缘膜6的表面之上从下层依次地形成绝缘膜74和75。绝缘膜74通过随后的蚀刻处理成为栅极绝缘膜24并且因此包括与上述栅极绝缘膜24相同的材料。同样地，绝缘膜75通过随后的蚀刻处理成为半导体层25并且因此包括与上述半导体层25相同的处理。
继续地，在绝缘膜75之上形成图案已形成的硬掩模绝缘膜26。含硅介电材料（例如诸如SiN、SiO2、SiCOH中的任何一个或者那些的层压结构）优选地用作硬掩模绝缘膜26。在这里，当半导体层25是例如诸如InGaZnO、InZnO、ZnO、ZnAlO、或者ZnCuO这样的氧化物半导体时，期望在形成硬掩模绝缘膜26之前通过用于引入诸如N2O这样的氧化气体的等离子体处理来使半导体层25的表面的氧化态稳定。
在图6C中，通过利用用作掩模的硬掩模绝缘膜6和26对绝缘膜64，65，74，75进行蚀刻而在起晶体管11的栅电极作用的抗反射膜3之上形成包括栅极绝缘膜4、半导体层5、以及硬掩模绝缘膜6的层叠结构并且在起晶体管12的栅电极作用的抗反射膜23之上形成包括栅极绝缘膜24、半导体层25、以及硬掩模绝缘膜26的层叠结构。例如作为用于形成这种层叠结构的蚀刻处理，优选地使用利用Cl2、BCl3、N2中的任何一个或者那些的混合气体的干蚀刻。在本实施例中，因为通过利用用作掩模的硬掩模绝缘膜6和26进行干蚀刻来对绝缘膜64，65，74，75进行处理而形成了栅极绝缘膜4和24以及半导体层5和25，因此在防止半导体特性损失的同时可微制造半导体层5和25。
继续地，在图5中，形成了与层压布线（抗反射膜401/布线402/抗反射膜403）相联接的过孔410、与半导体层5相联接的接触9、以及与半导体层25相联接的接触29。具体地说，层间绝缘膜420（例如SiO2）层叠在图6C所示的层间绝缘膜420、抗反射膜403、以及硬掩模绝缘膜6和26的表面之上；并且通过CMP部分地除去层间绝缘膜420并使其平整。继续地，通过图案形成处理在给定位置处（例如在成为半导体层5和25以及布线中的源极区域和漏极区域以及布线的位置之上）形成通孔（接触孔）。在这里，期望是通过具有对硬掩模绝缘膜6和26高选择性的氟系干蚀刻形成通孔（接触孔）。继续地，通过将溅射应用于通孔形成势垒金属材料的膜并且通过CVD方法形成接触孔以及过孔塞材料的膜。继续地，通过CMP除去表面上的势垒金属材料和过孔塞材料并且从而使表面平整。通过这样做，使过孔410以及接触9和29暴露于表面上并且形成在其中形成底栅型晶体管11和12的第三布线层400。通过第三布线层400之上的与第一实施例相似的布线处理在接触9和29之上形成了层压布线。在本示例中，在图中未输出的位置处将半导体层5中的漏极区域相联接的接触9之上的布线以及半导体层25中的漏极区域相联接的接触29之上的布线彼此联接。
如上所述，在根据本发明的半导体器件10中，可在相同布线层中同时形成具有多个底栅型晶体管11和12的逻辑电路（例如CMOS电路30）。
根据本实施例的半导体器件10按照与第一实施例相同的方式也使用Al布线的抗反射膜3和23（例如TiN）作为栅电极并且由此改善了对能够形成于布线层中的逻辑电路的栅极绝缘膜的选择性。其结果是，在根据本实施例的半导体器件10中，可预料到改善逻辑电路中的晶体管特性的效果，诸如降低栅漏，抑制阈值漂移，以及改善阈值控制、占空比、器件耐压性这样的效果。
虽然在这里在图5所示的示例中示出了在相同布线层中形成两个底栅型晶体管11和12的配置，但是本发明并不局限于该配置并且还可在另一布线层中形成多个底栅型晶体管。此外，虽然在本实施例中通过使用CMOS电路作为示例来进行说明，但是很明显的是本发明可应用于另一逻辑电路（例如转移栅极，诸如AND电路、NAND电路、OR电路、或NOR电路这样的逻辑操作电路，或者诸如SRAM或DRAM这样的存储器单元），只要可使用形成于布线层中的底栅型晶体管。
在下面参考图7和8对根据本实施例的底栅型晶体管11的平面结构的示例进行说明。图7是示出了根据实施例的底栅型晶体管11的平面结构的视图。图8是示出了沿着图7中的线A-A'的底栅型晶体管11的横断面结构的视图。
图7所示的平面结构的示例示出了梳状栅极结构并且即使在小区域中也可以以大电流有效地驱动。在下文中，将底栅型晶体管11的栅极布线（抗反射膜1/布线2/抗反射膜3）称为栅极布线41，将与半导体层5的源极区域相联接的接触9称为源极接触42，并且将与半导体层5的漏极区域相联接的接触9称为漏极接触43。此外，将与源极接触42相联接的上层布线称为源极布线44并且将与漏极接触43相联接的上层布线称为漏极布线45。
在图7和8中，漏极布线45示出了梳状形状并且具有在与该布线相垂直的方向上从一个布线延伸出的多个布线（在下面称为漏极梳状布线）。在平面视图中在多个漏极梳状布线之间形成了源极布线44并且该源极布线44与梳状布线相平行地延伸。栅极布线41示出了梳状形状并且具有在与该布线相垂直的方向上从一个布线延伸出的多个布线（在下面称为栅极梳状布线）。在平面视图中在漏极梳状布线与源极布线44之间形成了栅极梳状布线并且该栅极梳状布线与漏极梳状布线和源极布线44相平行地延伸。
形成多个源极接触42以便使源极布线44与半导体层5相联接并且形成多个漏极接触43以便使漏极布线45中的漏极梳状布线与半导体层5相联接。
通过上述配置，可密集地形成底栅型晶体管11的栅极布线、源极接触42、以及漏极接触，并且有效地增加每个区域的现场电流。通过这样做，可实现面积降低以及高现场电流并且可获得尺寸缩小的高性能布线开关。
图9是示出了根据实施例的底栅型晶体管的结构（耐高压结构）的示例的视图。在图9中，通过使栅极布线41与漏极接触43分离给定距离，即通过在栅极与漏极之间采用偏置结构，可增强器件耐压性。
上述布线层有源元件（例如底栅型晶体管11或CMOS电路30）优选地与包括基础逻辑元件20的基础逻辑电路电联接。例如，布线层有源元件（例如底栅型晶体管11或CMOS电路30）通过被形成于信号焊垫或电源焊垫的低布线层中可用作I/O（输入/输出）信号开关或电源开关。图10示出了使用布线层有源元件11作为输出信号开关的示例，图11示出了使用布线层有源元件11作为输入信号开关的示例，并且图12示出了使用布线层有源元件作为电源开关的示例。
图10是示出了根据实施例的布线层有源元件与基础逻辑电路之间的连接关系的示例的视图。在这里，将包括基础逻辑元件20的电路称为基础逻辑电路600并且将具有布线层有源元件11的电路称为布线层电路700。布线层有源元件11形成于布线层中并且由此可提供与提供给基础逻辑电路600的电源电压VDD2（例如3V）不同的电源电压VDD1（例如12V）。本示例中的基础逻辑电路600响应于从第二电源所提供的电源电压VDD2而操作并且具有NAND电路以及包括多个反相电路的时钟树电路。将基础逻辑电路600的输出信号输入到布线层有源元件11的栅极布线41中。布线层有源元件11的源极布线44与第一电源（电源电压VDD1）和输出信号布线OUT相联接并且漏极布线45与第三电源（例如GND）相联接。
通过这种配置，布线层电路700作为输出信号开关进行操作以控制将信号从基础逻辑电路600传输到输出信号布线OUT。在基础逻辑电路600之上的布线层中形成了布线层电路700并且由此可将在低电源电压VDD2处进行操作的基础逻辑电路600与在高电源电压VDD1处进行操作的布线层有源元件11合并在同一芯片中。因此通过根据本实施例的半导体器件10可实现电路配置以利用高操作电压的布线层电路700来控制低操作电压的基础逻辑电路600的输出，同时防止芯片面积增大。此外，在基础逻辑电路600之上的布线层中形成了布线层电路700并且因此通过改变布线层的布局而无需改变基础逻辑电路600的布局，可改变输出信号开关的设置以控制来自基础逻辑电路600的输出信号以及输出信号的接入点。通过这样做，可避免与基础逻辑电路600的修改有关的折返处理并且可显著地降低设计时间。
图11是示出了根据实施例的布线层有源元件与基础逻辑电路之间的连接关系的另一示例的视图。在这里，将包括基础逻辑元件20的电路称为基础逻辑电路601并且将具有布线层有源元件11和12的电路称为布线层电路701。布线层有源元件11和12形成于布线层中并且由此可提供与提供给基础逻辑电路601的电源电压VDD2（例如3V）不同的电源电压VDD1（例如12V）。本示例中的基础逻辑电路601具有响应于从第二电源所提供的电源电压VDD2而进行操作的反相电路。布线层电路701具有多个信号控制电路，这多个信号控制电路的每一个包括源极与第一电源（电源电压VDD1）相联接并且栅极与输入信号布线相联接的布线层有源元件11以及源极与第三电源（GND）相联接并且栅极与输出信号布线相联接的布线层有源元件12。在这里，布线层有源元件11和12的漏极和布线层有源元件12的栅极与输出信号布线（下一级的输入信号布线）相联接。布线层电路701的末级处的信号控制电路中的输出信号布线VOUT与基础逻辑电路601中的反相电路的输入端子相联接。
通过这种配置，布线层电路701作为输入信号开关进行操作以控制将输入信号（电压Vin）传输到基础逻辑电路601。按照与上述相同的方式，在基础逻辑电路601之上的布线层中形成了布线层电路701并且由此可将在低电源电压VDD2进行操作的基础逻辑电路601与在高电源电压VDD1进行操作的布线层有源元件11合并在同一芯片中。因此通过根据本实施例的半导体器件10可实现电路配置以利用高操作电压的布线层电路701来控制到低操作电压的基础逻辑电路601中的输入，同时防止芯片面积增大。此外，在基础逻辑电路601之上的布线层中形成了布线层电路701并且因此通过改变布线层的布局而无需改变基础逻辑电路601的布局，可改变输出信号开关的设置以控制到基础逻辑电路601的输入信号以及该输入信号的接入点。通过这样做，可避免与基础逻辑电路601的修改有关的折返处理并且可显著地降低设计时间。
图12是示出了根据实施例的布线层有源元件与基础逻辑电路之间的连接关系的又一示例的视图。在这里，将包括基础逻辑元件20的电路称为基础逻辑电路602并且将具有布线层有源元件11的电路称为布线层电路702。根据本示例的基础逻辑电路602具有响应于通过布线层电路702从第二电源提供的电源电压VDD2而进行操作的反相电路、具体地说，布线层电路702具有源极与第二电源（电源电压VDD2）相联接并且漏极与基础逻辑电路602的电源线相联接的P沟道型底栅型晶体管11。基础逻辑电路602具有包括源极与底栅型晶体管11的漏极相联接的P沟道型晶体管以及源极与第三电源（GND）相联接的N沟道型晶体管。
通过这种配置，布线层电路702响应于输入到布线层有源元件11的栅极之中的电压Vin来控制第二电源（电源电压VDD2）与基础逻辑电路602之间的连接。也就是说，布线层电路702起电源开关的作用以控制将电源电压VDD2提供给基础逻辑电路602。在基础逻辑电路602之上的布线层中形成了布线层电路702并且由此通过改变布线层的布局而无需改变基础逻辑电路602的布局，可改变电源开关的设置以控制至基础逻辑电路602的电功率以及电源的供给目的地。通过这样做，可避免与基础逻辑电路602的修改有关的折返处理并且可显著地降低设计时间。
布线层电路700，701，702不局限于上述电路配置，只要它们是包括在本实施例中所示的布线层有源元件（底栅型晶体管11和12以及CMOS电路30）的电路。此外，基础逻辑电路600，601，602不局限于上述电路配置，只要它们具有由布线层电路700，701，702所控制的基础逻辑元件20。
如上所述，通过根据上述实施例的半导体器件10，通过使用通过Al布线处理所形成的抗反射膜（帽膜）作为栅极布线可任意地选择栅极绝缘膜的类型。其结果是，可改善与特性的改善有关的处理裕度。
虽然至此已对根据本发明的实施例进行了详细地描述，但是具体配置不局限于该实施例并且任何修改包含在本发明中，只要该修改在不脱离本发明的要旨的范围之中。可在技术上可能的范围中将第一实施例与第二实施例彼此组合在一起。此外，还可通过Al布线处理形成布线层有源元件11，12，30并且可通过Cu布线处理形成另一布线层和基础逻辑元件20并且因而形成半导体器件。
图13是示出了用于使通过Al布线处理所形成的布线层与通过Cu布线处理所形成的布线层合成一体的半导体器件10的配置的示例的视图。在图13中，本示例的半导体器件10具有形成于衬底100之上的基础逻辑元件20、多个布线层250，350，400，500、以及形成于布线层400中的底栅型晶体管11（还称为布线层有源元件）。
通过Cu布线处理形成了衬底100之上的第一布线层250和第二布线层350，基础逻辑元件20的配置、包括底栅型晶体管11的第三布线层400、以及形成于其上的第四布线层500与图3中所示的配置相似，并且由此说明被省略。
第一布线层250形成在基础逻辑元件20之上。基础逻辑元件20通过第一布线层250与另一元件、电源等等相联接。例如，第一布线层250具有用于使基础逻辑元件20与第二布线层350相联接的内嵌布线230。内嵌布线230包括势垒金属231（例如TiN）以及含Cu作为主要成分的布线232。内嵌布线230包括嵌入在形成于基础逻辑元件20之上的层间绝缘膜221之中的接触部分以及嵌入在形成于其上的层间绝缘膜222之中的布线部分。在内嵌布线230和层间绝缘膜222之上形成了诸如SiCN膜这样的防扩散膜251。
第二布线层350具有用于使第一布线层250与第三布线层400相联接的内嵌布线330和333。内嵌布线330包括势垒金属331（例如TiN）以及含Cu作为主要成分的布线332。内嵌布线330嵌入在防扩散膜251以及形成于防扩散膜251之上的层间绝缘膜321之中，并且包括与内嵌布线230相联接的接触部分以及嵌入在形成于其上的层间绝缘膜322之中的布线部分。在内嵌布线330和层间绝缘膜322之上形成诸如SiCN膜这样的防扩散膜351。内嵌布线333包括势垒金属334（例如TiN）以及含Cu作为主要成分的布线335。内嵌布线333内嵌在防扩散膜351以及形成于防扩散膜351之上的层间绝缘膜323之中，并且具有与内嵌布线330相联接的接触部分。
第三布线层400和第四布线层500的配置与图3相类似，但是在内嵌布线333之上形成了通过Al布线处理所形成的Al布线（抗反射膜401/布线402/抗反射膜403）和栅极布线（抗反射膜1/布线2/抗反射膜3）以便与内嵌布线333相联接。
布线层500可以是按照与图3相同的方式由内嵌布线16实现的或者具有与图2相似的布线结构。

Claims (13)

1.一种半导体器件，所述半导体器件具有基础逻辑元件和底栅型晶体管，所述基础逻辑元件形成于衬底之上，所述底栅型晶体管使用形成于铝布线之上的抗反射膜作为栅电极，
其中，所述底栅型晶体管形成于在所述基础逻辑元件之上所形成的布线层中。
2.根据权利要求1所述的半导体器件，其中，
所述底栅型晶体管具有形成于所述抗反射膜之上的栅极绝缘膜，并且
所述栅极绝缘膜包括Al2O3或者SiO2中的任一种物质。
3.根据权利要求2所述的半导体器件，其中，
所述底栅型晶体管具有形成于所述栅极绝缘膜之上的氧化物半导体层，并且
所述氧化物半导体层包括InGaZnO、InZnO、ZnO、ZnAlO、以及ZnCuO中的任意一种物质。
4.根据权利要求3所述的半导体器件，其中，
所述半导体器件进一步具有形成于所述氧化物半导体层之上的硬掩模绝缘膜。
5.根据权利要求1所述的半导体器件，其中，
所述半导体器件进一步具有另一底栅型晶体管，所述另一底栅型晶体管使用形成于另一铝布线之上的另一抗反射膜作为栅电极，并且
所述另一底栅型晶体管形成于在所述基础逻辑元件之上所形成的布线层中，并且与所述底栅型晶体管一起构成互补金属氧化物半导体CMOS电路。
6.根据权利要求1所述的半导体器件，其中，
所述基础逻辑元件经由铜布线与另一基础逻辑元件相联接，并且
所述铝布线与所述铜布线相联接。
7.根据权利要求1所述的半导体器件，其中，
所述底栅型晶体管与用于提供第一电源电压的电源布线相联接，并且
所述基础逻辑元件与用于提供第二电源电压的电源布线相联接，所述第二电源电压比所述第一电源电压低。
8.根据权利要求1所述的半导体器件，其中，
所述基础逻辑元件的输出电压被提供给所述栅电极。
9.根据权利要求1所述的半导体器件，其中，
所述半导体器件具有设置有所述底栅型晶体管的逻辑电路，并且
所述逻辑电路的输出电压被提供给所述基础逻辑元件的输入端子。
10.根据权利要求1所述的半导体器件，其中，
所述底栅型晶体管联接在电源布线与所述基础逻辑元件之间，并且基于提供给所述栅电极的输入电压来控制在所述电源布线与所述基础逻辑元件之间的连接。
11.一种用于制造半导体器件的方法，包括以下各步骤：
在衬底之上形成基础逻辑元件；
在所述基础逻辑元件之上的布线层中形成铝布线；
在所述铝布线之上形成抗反射膜；
在所述抗反射膜之上从下层起依次地形成栅极绝缘膜和氧化物半导体层；并且
形成与所述氧化物半导体层相联接的源极接触和漏极接触。
12.根据权利要求11所述的用于制造半导体器件的方法，其中，
形成铝布线的步骤包括以下步骤：
在同一处理中形成第一铝布线和第二铝布线；
形成抗反射膜的步骤包括以下步骤：
在同一处理中形成第一抗反射膜和第二抗反射膜，所述第一抗反射膜形成在所述第一铝布线之上，所述第二抗反射膜形成在所述第二铝布线之上；
形成栅极绝缘膜和氧化物半导体层的步骤包括以下各步骤：
在所述第一抗反射膜之上，从下层起依次地形成第一栅极绝缘膜、第一氧化物半导体层、以及第一硬掩模，
在所述第一硬掩模和所述第二抗反射膜之上，从下层起依次地形成用于第二栅极绝缘膜的绝缘膜、用于第二氧化物半导体层的氧化物半导体层、以及第二硬掩模，以及
通过蚀刻，在所述第二抗反射膜之上形成所述第二栅极绝缘膜和所述第二氧化物半导体层；
形成源极接触和漏极接触的步骤包括以下步骤：
在同一处理中形成与所述第一氧化物半导体层相联接的第一源极接触和第一漏极接触以及与所述第二氧化物半导体层相联接的第二源极接触和第二漏极接触，并且
所述第一氧化物半导体层的导电类型与所述第二氧化物半导体层的导电类型不同。
13.根据权利要求12所述的用于制造半导体器件的方法，其中，
所述第一铝布线与所述第二铝布线相联接，并且
所述第一漏极接触经由布线与所述第二漏极接触相联接。
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