KR102658082B1 - 반도체 장치 - Google Patents

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KR102658082B1
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타카히코 이쉬주
세이이치 요네다
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

저소비전력이며, 안정적인 동작이 가능한 반도체 장치의 제공. 채널 형성 영역에 산화물 반도체를 가지는 트랜지스터의 회로 구성을 구비한 논리 회로를 가진다. 논리 회로는 2 입력 2 출력의 2선식의 논리 회로이다. 논리 회로를 구성하는 트랜지스터는 각각 게이트 및 백 게이트를 가진다. 입력 단자는 고전원 전위를 공급하는 배선에 전기적으로 접속된 트랜지스터의 게이트 및 백 게이트 중 한쪽과 전기적으로 접속된다. 출력 단자는 고전원 전위를 공급하는 배선에 전기적으로 접속된 트랜지스터의 게이트 및 백 게이트 중 다른 쪽에 접속된다. 출력 단자는 저전원 전위를 공급하는 배선에 전기적으로 접속된 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속된다. 저전원 전위를 공급하는 배선에 전기적으로 접속된 트랜지스터의 게이트 또는 백 게이트는 입력 단자와 전기적으로 접속된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명의 일 형태는 반도체 장치에 관한 것이다.
또한 본 발명의 일 형태는 반도체 장치에 관한 것이다. 또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 기술분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
또한 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 표시 장치, 발광 장치, 기억 장치, 전기 광학 장치, 축전 장치, 제어 시스템, 반도체 회로, 및 전자 기기는 반도체 장치를 포함하는 경우가 있다.
채널 형성 영역이 금속 산화물(산화물 반도체라고도 함)로 구성되는 트랜지스터(OS 트랜지스터)는 오프 시에 흐르는 누설 전류(오프 전류)가 매우 작기 때문에 저소비전력을 위한 논리 회로로의 응용이 기대되고 있다. 예를 들어 특허문헌 1에서는 n채널형 트랜지스터의 OS 트랜지스터로 구성되는 단극성 인버터 회로가 제안되고 있다.
미국 특허출원 공개 공보 US2011/84731호
논리 회로가 n채널형 트랜지스터만으로 구성되는 경우, 문턱 전압만큼의 출력 전압이 강하되는 등의 문제가 생긴다. 또한 전원선 사이에 관통 전류가 흐르는 구성이 되므로 소비전력이 증대되는 문제가 생긴다.
또한 채널 형성 영역이 실리콘으로 구성되는 트랜지스터(Si 트랜지스터)는 논리 회로를 구성하는 트랜지스터가 고온에 노출됨으로써 전기 특성이 변동된다. 전기 특성의 변동은 트랜지스터의 온/오프비의 저하를 초래하기 때문에 정상적인 회로 동작을 유지할 수 없게 되는 문제가 생긴다.
상술한 여러 문제를 감안하여 본 발명의 일 형태는 신뢰성이 뛰어난 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 저소비전력화가 우수한 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없다. 또한 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재에서 이들 외의 과제를 추출할 수 있다.
본 발명의 일 형태는 제 1 입력 단자 및 제 2 입력 단자와, 제 1 출력 단자 및 제 2 출력 단자와, 제 1 배선 및 제 2 배선과, 제 1 내지 제 4 트랜지스터를 가지고, 제 1 트랜지스터는 소스 및 드레인 중 한쪽이 제 1 배선에 전기적으로 접속되고, 게이트 및 백 게이트 중 한쪽이 제 1 입력 단자에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽, 그리고 게이트 및 백 게이트 중 다른 쪽이 제 2 출력 단자에 전기적으로 접속되고, 제 2 트랜지스터는 소스 및 드레인 중 한쪽이 제 1 배선에 전기적으로 접속되고, 게이트 및 백 게이트 중 한쪽이 제 2 입력 단자에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽, 그리고 게이트 및 백 게이트 중 다른 쪽이 제 1 출력 단자에 전기적으로 접속되고, 제 3 트랜지스터는 게이트 및 백 게이트가 제 1 입력 단자에 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 제 1 출력 단자에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 제 2 배선에 전기적으로 접속되고, 제 4 트랜지스터는 게이트 및 백 게이트가 제 2 입력 단자에 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 제 2 출력 단자에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 제 2 배선에 전기적으로 접속되는, 반도체 장치이다.
본 발명의 일 형태는 제 1 입력 단자 및 제 2 입력 단자와, 제 1 출력 단자 및 제 2 출력 단자와, 제 1 내지 제 3 배선과, 제 1 내지 제 8 트랜지스터를 가지고, 제 1 트랜지스터는 소스 및 드레인 중 한쪽이 제 1 배선에 전기적으로 접속되고, 게이트 및 백 게이트 중 한쪽이 제 1 입력 단자에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽, 그리고 게이트 및 백 게이트 중 다른 쪽이 제 2 트랜지스터의 게이트 및 백 게이트에 전기적으로 접속되고, 제 2 트랜지스터는 소스 및 드레인 중 한쪽이 제 2 배선에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 제 2 출력 단자에 전기적으로 접속되고, 제 3 트랜지스터는 소스 및 드레인 중 한쪽이 제 1 배선에 전기적으로 접속되고, 게이트 및 백 게이트 중 한쪽이 제 2 입력 단자에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽, 그리고 게이트 및 백 게이트 중 다른 쪽이 제 4 트랜지스터의 게이트 및 백 게이트에 전기적으로 접속되고, 제 4 트랜지스터는 소스 및 드레인 중 한쪽이 제 2 배선에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 제 1 출력 단자에 전기적으로 접속되고, 제 5 트랜지스터는 게이트 및 백 게이트가 제 1 입력 단자에 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 제 4 트랜지스터의 게이트 및 백 게이트에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 제 3 배선에 전기적으로 접속되고, 제 6 트랜지스터는 게이트 및 백 게이트가 제 1 입력 단자에 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 제 1 출력 단자에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 제 3 배선에 전기적으로 접속되고, 제 7 트랜지스터는 게이트 및 백 게이트가 제 2 입력 단자에 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 제 2 트랜지스터의 게이트 및 백 게이트에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 제 3 배선에 전기적으로 접속되고, 제 8 트랜지스터는 게이트 및 백 게이트가 제 2 입력 단자에 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 제 2 출력 단자에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 제 3 배선에 전기적으로 접속되는 반도체 장치이다.
본 발명의 일 형태에서 제 1 배선에 공급하는 제 1 전위는 제 2 배선에 공급하는 제 2 전위보다 높은 반도체 장치가 바람직하다.
본 발명의 일 형태에서 제 1 내지 제 4 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는 트랜지스터인 반도체 장치가 바람직하다.
본 발명의 일 형태에서 제 1 내지 제 8 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는 트랜지스터인 반도체 장치가 바람직하다.
본 발명의 일 형태에서 금속 산화물은 적어도 In(인듐) 및 Zn(아연) 중 어느 한쪽을 포함하는 반도체 장치가 바람직하다.
본 발명의 일 형태에서 금속 산화물에는 Ga(갈륨)을 포함하는 반도체 장치가 바람직하다.
본 발명의 일 형태는 복수의 스위치 회로와, 복수의 논리 회로를 가지고, 논리 회로는 제 1 입력 단자 및 제 2 입력 단자와, 제 1 출력 단자 및 제 2 출력 단자와, 제 1 내지 제 3 배선과, 제 1 내지 제 8 트랜지스터를 가지고, 제 1 트랜지스터는 소스 및 드레인 중 한쪽이 제 1 배선에 전기적으로 접속되고, 게이트 및 백 게이트 중 한쪽이 제 1 입력 단자에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽, 그리고 게이트 및 백 게이트 중 다른 쪽이 제 2 트랜지스터의 게이트 및 백 게이트에 전기적으로 접속되고, 제 2 트랜지스터는 소스 및 드레인 중 한쪽이 제 2 배선에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 제 2 출력 단자에 전기적으로 접속되고, 제 3 트랜지스터는 소스 및 드레인 중 한쪽이 제 1 배선에 전기적으로 접속되고, 게이트 및 백 게이트 중 한쪽이 제 2 입력 단자에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽, 그리고 게이트 및 백 게이트 중 다른 쪽이 제 4 트랜지스터의 게이트 및 백 게이트에 전기적으로 접속되고, 제 4 트랜지스터는 소스 및 드레인 중 한쪽이 제 2 배선에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 제 1 출력 단자에 전기적으로 접속되고, 제 5 트랜지스터는 게이트 및 백 게이트가 제 1 입력 단자에 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 제 4 트랜지스터의 게이트 및 백 게이트에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 제 3 배선에 전기적으로 접속되고, 제 6 트랜지스터는 게이트 및 백 게이트가 제 1 입력 단자에 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 제 1 출력 단자에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 제 3 배선에 전기적으로 접속되고, 제 7 트랜지스터는 게이트 및 백 게이트가 제 2 입력 단자에 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 제 2 트랜지스터의 게이트 및 백 게이트에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 제 3 배선에 전기적으로 접속되고, 제 8 트랜지스터는 게이트 및 백 게이트가 제 2 입력 단자에 전기적으로 접속되고, 소스 및 드레인 중 한쪽이 제 2 출력 단자에 전기적으로 접속되고, 소스 및 드레인 중 다른 쪽이 제 3 배선에 전기적으로 접속되는 반도체 장치이다.
본 발명의 일 형태에서 제 1 배선에 공급하는 제 1 전위는, 제 2 배선에 공급하는 제 2 전위보다 높은 반도체 장치가 바람직하다.
본 발명의 일 형태에서 제 1 내지 제 8 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는 트랜지스터인 반도체 장치가 바람직하다.
본 발명의 일 형태에서 스위치 회로는 트랜지스터를 가지고, 트랜지스터는 채널 형성 영역에 금속 산화물을 가지는 트랜지스터인 반도체 장치가 바람직하다.
본 발명의 일 형태에서 복수의 스위치 회로 중 어느 하나는, 그것을 비도통 상태로 함으로써 논리 회로 내에 유지된 데이터에 따른 전위를 유지하는 기능을 가지는 반도체 장치가 바람직하다.
본 발명의 일 형태에서 금속 산화물에는 적어도 In(인듐) 또는 Zn(아연)을 포함하는 반도체 장치가 바람직하다.
본 발명의 일 형태에서 금속 산화물에는 Ga(갈륨)을 포함하는 반도체 장치가 바람직하다.
또한 이 이외의 본 발명의 일 형태에 대해서는, 이하에 기술되는 실시형태에서의 설명, 및 도면에 기재된다.
본 발명의 일 형태는 신뢰성이 우수한 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태는 저소비전력화가 뛰어난 반도체 장치를 제공할 수 있다.
또한 이 이외의 본 발명의 일 형태에 대해서는, 이하에 기술되는 실시형태에서의 설명, 및 도면에 기재된다.
도 1의 (A)는 반도체 장치의 구성예를 설명하기 위한 블록도이고, (B)는 반도체 장치의 구성예를 설명하기 위한 회로도이다.
도 2의 (A)는 반도체 장치의 구성예를 설명하기 위한 회로도이고, (B)는 반도체 장치의 구성예를 설명하기 위한 타이밍 차트이고, (C)는 반도체 장치의 구성예를 설명하기 위한 회로 기호의 심벌을 나타낸 도면이다.
도 3의 (A)는 반도체 장치의 구성예를 설명하기 위한 회로 기호이고, (B)는 반도체 장치의 구성예를 설명하기 위한 그래프이다.
도 4는 반도체 장치의 구성예를 설명하기 위한 회로도이다.
도 5의 (A) 및 (B)는 반도체 장치의 구성예를 설명하기 위한 회로도이다.
도 6의 (A)는 반도체 장치의 구성예를 설명하기 위한 회로도이고, (B)는 반도체 장치의 구성예를 설명하기 위한 타이밍 차트이다.
도 7은 반도체 장치의 구성예를 설명하기 위한 회로도이다.
도 8의 (A) 및 (B)는 반도체 장치의 구성예를 설명하기 위한 사시도이다.
도 9의 (A)는 반도체 장치의 구성예를 설명하기 위한 블록도이고, (B) 및 (C)는 반도체 장치의 구성예를 설명하기 위한 회로도이다.
도 10의 (A) 및 (B)는 반도체 장치의 구성예를 설명하기 위한 회로 기호의 심벌을 나타낸 도면이고, (C)는 반도체 장치의 구성예를 설명하기 위한 회로도이고, (D)는 반도체 장치의 구성예를 설명하기 위한 타이밍 차트이다.
도 11의 (A) 내지 (D)는 반도체 장치의 구성예를 설명하기 위한 회로도이다.
도 12의 (A)는 반도체 장치의 구성예를 설명하기 위한 회로도이고, (B)는 반도체 장치의 구성예를 설명하기 위한 회로 기호의 심벌을 나타낸 도면이다.
도 13의 (A)는 반도체 장치의 구성예를 설명하기 위한 회로도이고, (B)는 반도체 장치의 구성예를 설명하기 위한 회로 기호의 심벌을 나타낸 도면이다.
도 14는 반도체 장치의 구성예를 설명하기 위한 타이밍 차트이다.
도 15의 (A) 및 (B)는 반도체 장치의 구성예를 설명하기 위한 회로도이다.
도 16은 반도체 장치의 구성예를 설명하기 위한 회로도이다.
도 17의 (A) 및 (B)는 트랜지스터의 구조예를 도시한 단면도이다.
도 18의 (A)는 트랜지스터의 구조예를 도시한 상면도이고, (B) 및 (C)는 트랜지스터의 구조예를 도시한 단면도이다.
도 19의 (A)는 트랜지스터의 구조예를 도시한 상면도이고, (B) 및 (C)는 트랜지스터의 구조예를 도시한 단면도이다.
도 20의 (A)는 트랜지스터의 구조예를 도시한 상면도이고, (B) 및 (C)는 트랜지스터의 구조예를 도시한 단면도이다.
도 21의 (A)는 트랜지스터의 구조예를 도시한 상면도이고, (B) 및 (C)는 트랜지스터의 구조예를 도시한 단면도이다.
도 22의 (A)는 트랜지스터의 구조예를 도시한 상면도이고, (B) 및 (C)는 트랜지스터의 구조예를 도시한 단면도이다.
도 23의 (A) 내지 (D)는 전자 장치의 구성예를 도시한 도면이다.
도 24의 (A) 및 (B)는 반도체 장치의 동작을 설명하기 위한 그래프이다.
이하에서는 실시형태에 대하여 도면을 참조하여 설명한다. 다만 실시형태는 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한 본 명세서 등에서 '제 1', '제 2', '제 3'이라는 서수사는 구성요소의 혼동을 피하기 위하여 붙인 것이다. 따라서 구성 요소의 개수를 한정하는 것이 아니다. 또한 구성 요소의 순서를 한정하는 것이 아니다. 또한 예를 들어, 본 명세서 등의 실시형태 중 하나에서 "제 1"로 언급된 구성요소가 다른 실시형태 또는 청구범위에서 "제 2"로 언급된 구성요소가 될 수도 있다. 또한 예를 들어, 본 명세서 등의 실시형태 중 하나에서 "제 1"로 언급된 구성요소가 다른 실시형태 또는 청구범위에서 생략될 수도 있다.
또한 도면에서 동일한 요소 또는 같은 기능을 가지는 요소, 동일한 재질의 요소, 또는 동시에 형성되는 요소 등에는 동일한 부호를 붙이는 경우가 있고, 이의 반복적인 설명은 생략하는 경우가 있다.
또한 본 명세서 등에서, 금속 산화물(metal oxide)이란, 넓은 의미로의 금속의 산화물이다. 금속 산화물은, 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 산화물 반도체(Oxide Semiconductor라고도 함) 등으로 분류된다.
예를 들어, 트랜지스터의 채널 형성 영역에 금속 산화물을 사용한 경우, 상기 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 즉 금속 산화물이 증폭 작용, 정류 작용, 및 스위칭 작용 중 적어도 하나를 가지는 경우, 상기 금속 산화물을 금속 산화물 반도체(metal oxide semiconductor)라고 부를 수 있다. 즉 채널 형성 영역에 금속 산화물을 가지는 트랜지스터를 "산화물 반도체 트랜지스터", "OS 트랜지스터"라고 부를 수 있다. 마찬가지로, 상술한 "산화물 반도체를 사용한 트랜지스터"도 채널 형성 영역에 금속 산화물을 가지는 트랜지스터이다.
(실시형태 1)
본 발명의 일 형태인 반도체 장치의 구성예에 대하여 설명한다.
도 1의 (A)는 본 실시형태의 반도체 장치의 블록도이다. 본 실시형태에서 설명하는 반도체 장치(100)는 신호 생성 회로(101) 및 논리 회로(102)로 크게 나눌 수 있다.
또한 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 따라서, 신호 생성 회로(101) 및 논리 회로(102)를 각각 반도체 장치라고 부르는 경우가 있다.
신호 생성 회로(101)는 단자(IN) 및 단자(INB)로부터 입력 신호 및 반전 입력 신호를 출력하는 기능을 가진다. 신호 생성 회로(101)는 Si 트랜지스터로 구성되는 회로(Si/Cir.라고 도시됨)를 가진다. 신호 생성 회로(101)는 CMOS 회로를 사용하여, 순서 회로 및 조합 회로를 사용하여 적절히 설계함으로써 구성할 수 있다.
논리 회로(102)는 OS 트랜지스터로 구성되는 회로(OS/Cir.라고 도시됨)를 가진다. 논리 회로(102)는 조합 회로이다. 일례로서 인버터 회로(NOT 회로라고도 함)이다. 논리 회로(102)는 입력 신호 및 반전 출력 신호에 따라 단자(OUT) 및 단자(OUTB)로부터 출력 신호 및 반전 출력 신호를 출력하는 기능을 가진다.
논리 회로(102)는 OS 트랜지스터로 구성되는 2선식(two-wire)의 조합 회로이다. OS 트랜지스터는 Si 트랜지스터와 달리, 고온 환경하에서의 전기 특성의 변동이 작다. 그러므로 고온 환경하에서도 신뢰성이 우수한 동작이 가능하다.
도 1의 (B)는 논리 회로(102)의 구체적인 회로 구성에 대하여 도시한 회로도이다. 도 1의 (B)에 도시된 논리 회로(102)는 인버터 회로로서 기능하는 2선식의 논리 회로이다.
도 1의 (B)에 도시된 논리 회로(102)는 트랜지스터(111) 내지 트랜지스터(114)를 가진다. 또한 도 1의 (B)에는 고전원 전위(VDD)가 공급되는 배선(VDDL) 및 저전원 전위(VSS)(예를 들어 그라운드 전위)가 공급되는 배선(VSSL)을 도시하였다.
트랜지스터(111)의 게이트 및 백 게이트 중 한쪽은 입력 신호가 공급되는 단자(IN)에 접속된다. 트랜지스터(111)의 소스 및 드레인 중 한쪽은 배선(VDDL)에 접속된다. 트랜지스터(111)의 소스 및 드레인 중 다른 쪽은 반전 출력 신호를 출력하는 단자(OUTB)에 접속된다. 트랜지스터(111)의 게이트 및 백 게이트 중 다른 쪽은 반전 출력 신호를 출력하는 단자(OUTB)에 접속된다. 또한 각 단자는 배선으로 바꿔 읽을 수 있다.
트랜지스터(111)는 게이트에 인가되는 전위에 따라, 도통 상태(온이라고도 함) 또는 비도통 상태(오프라고도 함)가 되고, 단자(OUTB)를 전위(VDD)에 의거한 하이 레벨의 전위로 할지 여부를 제어하는 기능을 가진다. 트랜지스터(111)는 백 게이트에 인가되는 전위에 따라 트랜지스터의 디플리션형(노멀리 온이라고도 함) 또는 인핸스먼트형(노멀리 오프라고도 함)이 제어되는 기능을 가진다. 트랜지스터(111)는 제 1 트랜지스터라고도 한다.
트랜지스터(112)의 게이트 및 백 게이트 중 한쪽은 반전 입력 신호가 공급되는 단자(INB)에 접속된다. 트랜지스터(112)의 소스 및 드레인 중 한쪽은 배선(VDDL)에 접속된다. 트랜지스터(112)의 소스 및 드레인 중 다른 쪽은 출력 신호를 출력하는 단자(OUT)에 접속된다. 트랜지스터(112)의 게이트 및 백 게이트 중 다른 쪽은 출력 신호를 출력하는 단자(OUT)에 접속된다.
트랜지스터(112)는 게이트에 인가되는 전위에 따라 온 또는 오프가 되고, 단자(OUT)를 전위(VDD)에 의거한 하이 레벨의 전위로 할지 여부를 제어하는 기능을 가진다. 트랜지스터(112)는 백 게이트에 인가되는 전위에 따라 트랜지스터의 노멀리 온 또는 노멀리 오프가 제어되는 기능을 가진다. 트랜지스터(112)는 제 2 트랜지스터라고도 한다.
트랜지스터(113)의 게이트 및 백 게이트는 입력 신호가 공급되는 단자(IN)에 접속된다. 또한 트랜지스터(113)의 게이트 및 백 게이트 중 어느 한쪽은 단자(IN)에 접속되는 구성으로 하여도 좋다. 트랜지스터(113)의 소스 및 드레인 중 한쪽은 출력 신호를 출력하는 단자(OUT)에 접속된다. 트랜지스터(113)의 소스 및 드레인 중 다른 쪽은 배선(VSSL)에 접속된다.
트랜지스터(113)는 게이트 및 백 게이트에 인가되는 단자(IN)의 전위에 따라 온 또는 오프가 되고, 단자(OUT)를 전위(VSS)에 의거한 로 레벨의 전위로 할지 여부를 제어하는 기능을 가진다. 트랜지스터(113)는 제 3 트랜지스터라고도 한다.
트랜지스터(114)의 게이트 및 백 게이트는 반전 입력 신호가 공급되는 단자(INB)에 접속된다. 또한 트랜지스터(114)의 게이트 및 백 게이트 중 어느 한쪽이 단자(INB)에 접속되는 구성으로 하여도 좋다. 트랜지스터(114)의 소스 및 드레인 중 한쪽은 반전 출력 신호를 출력하는 단자(OUTB)에 접속된다. 트랜지스터(114)의 소스 및 드레인 중 다른 쪽은 배선(VSSL)에 접속된다.
트랜지스터(114)는 게이트 및 백 게이트에 인가되는 단자(INB)의 전위에 따라 온 또는 오프가 되고, 단자(OUTB)를 전위(VSS)에 의거한 로 레벨의 전위로 할지 여부를 제어하는 기능을 가진다. 트랜지스터(114)는 제 4 트랜지스터(114)라고도 한다.
다음으로 도 1의 (B)에 도시된 논리 회로(102)의 동작에 대하여 도 2의 (A) 내지 (C)를 사용하여 설명한다.
도 2의 (A)에는 도 1의 (B)와 마찬가지의 회로도를 도시하고, 도 2의 (B)에는 도 2의 (A)의 동작을 설명하기 위한 타이밍 차트를 도시하였다.
도 2의 (B)에 도시된 타이밍 차트에서 시각 T1 내지 시각 T2, 및 시각 T3 내지 시각 T4에서, 단자(IN)에 공급하는 입력 신호를 하이 레벨, 단자(INB)에 공급하는 반전 입력 신호를 로 레벨로 한다. 트랜지스터(111)가 노멀리 온, 트랜지스터(113)가 온이 된다. 트랜지스터(112)가 노멀리 오프, 트랜지스터(114)가 오프가 된다. 단자(OUT)가 전위(VSS)에 의거한 로 레벨의 전위가 된다. 단자(OUTB)가 전위(VDD)에 의거한 하이 레벨의 전위가 된다.
상기 구성으로 함으로써, 트랜지스터의 백 게이트에 인가되는 전위를 전환할 수 있다. 예를 들어 도 3의 (A)에 도시된 트랜지스터(115)의 회로 기호에서 트랜지스터의 게이트를 g로 하고, 트랜지스터의 백 게이트를 bg로 하고, 트랜지스터의 소스를 s로 하고, 트랜지스터의 드레인을 d로 한다. 도 3의 (B)는 소스의 전위를 0V로 하였을 때의, 트랜지스터의 드레인을 흐르는 전류(Id)와 게이트의 전압(Vg)과의 관계를 나타낸 그래프이다. 도시된 바와 같이 백 게이트의 전압을 전위(VSS)(Vbg=0)로 함으로써 문턱 전압을 플러스 시프트시켜 노멀리 오프로 할 수 있다. 또한 백 게이트의 전압을 전위(VDD)(Vbg=VDD))로 함으로써 문턱 전압을 마이너스 시프트시켜 노멀리 온으로 할 수 있다.
트랜지스터(111)의 백 게이트에는 하이 레벨의 전위가 인가되고 트랜지스터(112)의 백 게이트에는 로 레벨의 전위가 인가된다. 결과적으로 트랜지스터(111)가 노멀리 온의 트랜지스터가 되고, 트랜지스터(112)가 노멀리 오프의 트랜지스터가 된다. 트랜지스터(111)를 노멀리 온의 트랜지스터로서 기능시킬 수 있기 때문에, 단자(OUTB)에 흐르는 전류량을 증가시킬 수 있다. 또한 트랜지스터(112)를 노멀리 오프의 트랜지스터로서 기능시킬 수 있기 때문에 배선(VDDL)과 배선(VSSL) 사이의 관통 전류를 확실하게 저감할 수 있다.
도 2의 (B)에 도시된 타이밍 차트에서 시각 T2 내지 시각 T3에서는 단자(IN)에 공급하는 입력 신호를 로 레벨, 단자(INB)에 공급하는 반전 입력 신호를 하이 레벨로 한다. 트랜지스터(111)가 노멀리 오프, 트랜지스터(113)가 오프가 된다. 트랜지스터(112)가 노멀리 온, 트랜지스터(114)가 온이 된다. 단자(OUT)가 전위(VDD)에 의거한 하이 레벨의 전위가 된다. 단자(OUTB)가 전위(VSS)에 의거한 로 레벨의 전위가 된다.
트랜지스터(111)의 백 게이트에는 로 레벨의 전위가 인가되고 트랜지스터(112)의 백 게이트에는 하이 레벨의 전위가 인가된다. 결과적으로 트랜지스터(111)가 노멀리 오프의 트랜지스터가 되고 트랜지스터(112)가 노멀리 온의 트랜지스터가 된다. 트랜지스터(111)를 노멀리 오프의 트랜지스터로서 기능시킬 수 있기 때문에 배선(VDDL)과 배선(VSSL) 사이의 관통 전류를 확실하게 저감할 수 있다. 또한 트랜지스터(112)를 노멀리 온의 트랜지스터로서 기능시킬 수 있기 때문에 단자(OUT)에 흐르는 전류량을 증가시킬 수 있다.
또한 도 2의 (A)에 도시된 논리 회로(102)의 회로도는 2선식의 인버터 회로로서의 기능을 가진다. 도 2의 (C)에서는 2선식의 회로 기호의 심벌을 도시하였다.
또한 도 1의 (B)에서는 트랜지스터(111) 및 트랜지스터(112)의 백 게이트 측에 단자(IN) 및 단자(INB)를 접속하는 구성에 대하여 도시하였지만, 도 4에 도시된 논리 회로(102A)의 회로도와 같이 게이트 측에 단자(IN) 및 단자(INB)를 접속하는 구성으로 하여도 좋다.
트랜지스터에서는 게이트 측의 게이트 절연막의 막 두께, 또는 백 게이트 측의 게이트 절연막의 막 두께를 상이한 것으로 한다. 또한 도 1의 (B)와 도 4의 접속을 전환함으로써, 채널 형성 영역에 대한 전계 강도를 조절할 수 있다. 그러므로, 문턱 전압의 시프트량을 조정할 수 있다. 또한 단자(IN) 및 단자(INB)를 접속하는 측에 있는 게이트 절연막은 얇은 것이 바람직하다. 상기 구성으로 함으로써 단자(IN) 및 단자(INB)에 공급되는 입력 신호 및 반전 입력 신호에 의한 스위칭 특성을 우수한 것으로 할 수 있다.
상술한 구성으로 함으로써 OS 트랜지스터로 구성되는 논리 회로를 구비한 반도체 장치는, 신뢰성이 우수한 동작을 실현할 수 있고, 또한 저소비전력화를 도모할 수 있다.
다음으로 도 1의 (B)와 다른 논리 회로의 구성예에 대하여 설명한다.
도 5의 (A)에 도시된 논리 회로(102B)는 도 1의 (B)와 마찬가지로 인버터 회로로서 기능하는 2선식의 논리 회로의 회로도이다.
도 5의 (A)에 도시된 논리 회로(102B)는 트랜지스터(121) 내지 트랜지스터(128)를 가진다. 또한 도 5의 (A)에는 고전원 전위(VDH)가 공급되는 배선(VDHL), 고전원 전위(VDD)가 공급되는 배선(VDDL), 및 저전원 전위(VSS)가 공급되는 배선(VSSL)을 도시하였다. 또한 고전원 전위(VDH)는 고전원 전위(VDD)보다 높은 전위이다.
트랜지스터(121)의 게이트 및 백 게이트 중 한쪽은 입력 신호가 공급되는 단자(IN)에 접속된다. 트랜지스터(121)의 소스 및 드레인 중 한쪽은 배선(VDHL)에 접속된다. 또한 트랜지스터(121)의 소스 및 드레인 중 다른 쪽은, 트랜지스터(122)의 게이트 및 백 게이트에 접속된다. 트랜지스터(121)의 게이트 및 백 게이트 중 다른 쪽은 트랜지스터(122)의 게이트 및 백 게이트에 접속된다.
트랜지스터(121)는 게이트에 인가되는 전위에 따라 온 또는 오프가 되고, 트랜지스터(122)의 게이트 및 백 게이트의 전위를 전위(VDH)에 의거한 전위로 할지 여부를 제어하는 기능을 가진다. 트랜지스터(121)는 백 게이트에 인가되는 전위에 따라 트랜지스터의 노멀리 온 또는 노멀리 오프가 제어되는 기능을 가진다. 트랜지스터(121)는 제 1 트랜지스터라고도 한다.
트랜지스터(122)의 소스 및 드레인 중 한쪽은 배선(VDDL)에 접속된다. 트랜지스터(122)의 소스 및 드레인 중 다른 쪽은 단자(OUTB)에 접속된다.
트랜지스터(122)는 게이트 및 백 게이트에 인가되는 전위에 따라 온 또는 오프가 되고, 단자(OUTB)를 전위(VDD)에 의거한 하이 레벨의 전위로 할지 여부를 제어하는 기능을 가진다. 트랜지스터(122)는 제 2 트랜지스터라고도 한다.
트랜지스터(123)의 게이트 및 백 게이트 중 한쪽은 반전 입력 신호가 공급되는 단자(INB)에 접속된다. 트랜지스터(123)의 소스 및 드레인 중 한쪽은 배선(VDHL)에 접속된다. 트랜지스터(123)의 소스 및 드레인 중 다른 쪽은 트랜지스터(124)의 게이트 및 백 게이트에 접속된다. 트랜지스터(123)의 게이트 및 백 게이트 중 다른 쪽은 트랜지스터(124)의 게이트 및 백 게이트에 접속된다.
트랜지스터(123)는 게이트에 인가되는 전위에 따라 온 또는 오프가 되고, 트랜지스터(124)의 게이트 및 백 게이트의 전위를 전위(VDH)에 의거한 전위로 할지 여부를 제어하는 기능을 가진다. 트랜지스터(123)는 백 게이트에 인가되는 전위에 따라 트랜지스터의 노멀리 온 또는 노멀리 오프가 제어되는 기능을 가진다. 트랜지스터(123)는 제 3 트랜지스터라고도 한다.
트랜지스터(124)의 소스 및 드레인 중 한쪽은 배선(VDDL)에 접속된다. 트랜지스터(124)의 소스 및 드레인 중 다른 쪽은 단자(OUT)에 접속된다.
트랜지스터(124)는 게이트 및 백 게이트에 인가되는 전위에 따라 온 또는 오프가 되고, 단자(OUT)를 전위(VDD)에 의거한 하이 레벨의 전위로 할지 여부를 제어하는 기능을 가진다. 트랜지스터(124)는 제 4 트랜지스터라고도 한다.
트랜지스터(125)의 게이트 및 백 게이트는 입력 신호가 공급되는 단자(IN)에 접속된다. 또한 트랜지스터(125)의 게이트 및 백 게이트 중 어느 한쪽이 단자(IN)에 접속되는 구성으로 하여도 좋다. 트랜지스터(125)의 소스 및 드레인 중 한쪽은 트랜지스터(124)의 게이트와 전기적으로 접속된다. 또한 트랜지스터(125)의 소스 및 드레인 중 다른 쪽은 배선(VSSL)에 접속된다.
트랜지스터(125)는 게이트 및 백 게이트에 인가되는 단자(IN)의 전위에 따라 온 또는 오프가 되고, 트랜지스터(124)의 게이트 및 백 게이트의 전위를 전위(VSS)에 의거한 로 레벨의 전위로 할지 여부를 제어하는 기능을 가진다. 트랜지스터(125)는 제 5 트랜지스터라고도 한다.
트랜지스터(126)의 게이트 및 백 게이트는 입력 신호가 공급되는 단자(IN)에 접속된다. 또한 트랜지스터(126)의 게이트 및 백 게이트 중 어느 한쪽은 단자(IN)에 접속되는 구성으로 하여도 좋다. 트랜지스터(126)의 소스 및 드레인 중 한쪽은 출력 신호를 출력하는 단자(OUT)에 접속된다. 트랜지스터(126)의 소스 및 드레인 중 다른 쪽은 배선(VSSL)에 접속된다.
트랜지스터(126)는 게이트 및 백 게이트에 인가되는 단자(IN)의 전위에 따라 온 또는 오프가 되고, 단자(OUT)를 전위(VSS)에 의거한 로 레벨의 전위로 할지 여부를 제어하는 기능을 가진다. 트랜지스터(126)는 제 6 트랜지스터라고도 한다.
트랜지스터(127)의 게이트 및 백 게이트는 반전 입력 신호가 공급되는 단자(INB)에 접속된다. 또한 트랜지스터(127)의 게이트 및 백 게이트 중 어느 한쪽이 단자(INB)에 접속되는 구성으로 하여도 좋다. 트랜지스터(127)의 소스 및 드레인 중 한쪽은 트랜지스터(122)의 게이트 및 백 게이트에 접속된다. 트랜지스터(127)의 소스 및 드레인 중 다른 쪽은 배선(VSSL)에 접속된다.
트랜지스터(127)는 게이트 및 백 게이트에 인가되는 단자(INB)의 전위에 따라 온 또는 오프가 되고, 트랜지스터(122)의 게이트 및 백 게이트의 전위를 전위(VSS)에 의거한 로 레벨의 전위로 할지 여부를 제어하는 기능을 가진다. 트랜지스터(127)는 제 7 트랜지스터라고도 한다.
트랜지스터(128)의 게이트 및 백 게이트는 반전 입력 신호가 공급되는 단자(INB)에 접속된다. 또한 트랜지스터(128)의 게이트 및 백 게이트 중 어느 한쪽이 단자(INB)에 접속되는 구성으로 하여도 좋다. 트랜지스터(128)의 소스 및 드레인 중 한쪽은 반전 출력 신호를 출력하는 단자(OUTB)에 접속된다. 트랜지스터(128)의 소스 및 드레인 중 다른 쪽은 배선(VSSL)에 접속된다.
트랜지스터(128)는 게이트 및 백 게이트에 인가되는 단자(INB)의 전위에 따라 온 또는 오프가 되고, 단자(OUTB)를 전위(VSS)에 의거한 로 레벨의 전위로 할지 여부를 제어하는 기능을 가진다. 트랜지스터(128)는 제 8 트랜지스터라고도 한다.
또한 도 5의 (A)에서는 트랜지스터(121) 및 트랜지스터(123)의 백 게이트 측에 단자(IN) 및 단자(INB)를 접속하는 구성에 대하여 도시하였지만, 도 5의 (B)에 도시된 논리 회로(102C)의 회로도와 같이 게이트 축에 단자(IN) 및 단자(INB)를 접속하는 구성으로 하여도 좋다.
트랜지스터에서는 게이트 측의 게이트 절연막의 막 두께, 또는 백 게이트 측의 게이트 절연막의 막 두께를 상이하게 한다. 또한 도 5의 (A)와 (B)의 접속을 전환함으로써, 채널 형성 영역에 대한 전계 강도를 조절할 수 있다. 그러므로, 문턱 전압의 시프트량을 조정할 수 있다. 또한 단자(IN) 및 단자(INB)를 접속하는 측에 있는 게이트 절연막은 얇은 것이 바람직하다. 상기 구성으로 함으로써 단자(IN) 및 단자(INB)에 공급되는 입력 신호 및 반전 입력 신호에 의한 스위칭 특성을 우수한 것으로 할 수 있다.
이어서 도 5의 (A)에 도시된 논리 회로(102B)의 동작에 대하여 도 6의 (A) 내지 (B)를 사용하여 설명한다.
도 6의 (A)에는 도 5의 (A)와 마찬가지의 회로도를 도시하고, 도 6의 (B)에는 도 6의 (A)의 동작을 설명하기 위한 타이밍 차트를 도시하였다. 또한 도 6의 (A)에서 트랜지스터(122)의 게이트 및 백 게이트의 노드를 노드(P)로서 도시하였다. 또한 트랜지스터(124)의 게이트 및 백 게이트의 노드를 노드(PB)로서 도시하였다.
도 6의 (B)에 도시된 타이밍 차트에서 시각 T5 내지 시각 T6, 및 시각 T7 내지 시각 T8에서는 단자(IN)에 공급하는 입력 신호를 하이 레벨, 단자(INB)에 공급하는 반전 입력 신호를 로 레벨로 한다. 트랜지스터(121)가 노멀리 온, 트랜지스터(125) 및 트랜지스터(126)가 온이 된다. 트랜지스터(123)가 노멀리 오프, 트랜지스터(127) 및 트랜지스터(128)가 오프가 된다. 노드(P)가 전위(VDH)에 의거한 하이 레벨의 전위가 되고, 트랜지스터(122)가 온이 된다. 노드(PB)가 전위(VSS)에 의거한 로 레벨의 전위가 되고, 트랜지스터(124)가 오프가 된다. 단자(OUT)가 전위(VSS)에 의거한 로 레벨의 전위가 된다. 단자(OUTB)가 전위(VDD)에 의거한 하이 레벨의 전위가 된다.
트랜지스터(121)의 백 게이트에는 하이 레벨의 전위가 인가되고 트랜지스터(123)의 백 게이트에는 로 레벨의 전위가 인가된다. 결과적으로 트랜지스터(121)가 노멀리 온의 트랜지스터가 되고 트랜지스터(123)가 노멀리 오프의 트랜지스터가 된다. 트랜지스터(121)를 노멀리 온의 트랜지스터로서 기능시킬 수 있기 때문에, 트랜지스터(122)의 게이트 및 백 게이트에 흐르는 전류량을 증가시킬 수 있다. 또한 트랜지스터(123)를 노멀리 오프의 트랜지스터로서 기능시킬 수 있기 때문에, 배선(VDHL)과 배선(VSSL) 사이의 관통 전류를 확실하게 저감할 수 있다.
또한 도 6의 (A)에 도시된 구성에서는 노드(P)를 전위(VDD)보다 높은 전위(VDH)에 의거한 전위로 할 수 있다. 그러므로 트랜지스터(122)의 게이트와 소스 사이에 인가되는 전압을 크게 할 수 있고, 문턱 전압만큼의 전압 강하를 작게 할 수 있기 때문에, 보다 확실하게 단자(OUTB)의 전위를 전위(VDD)로 할 수 있다.
도 24의 (A), (B)에는 회로 시뮬레이션을 사용하여 입력 신호(IN), 반전 입력 신호(INB), 출력 신호(OUT), 반전 출력 신호(OUTB)의 파형도를 취득한 그래프를 도시하였다. 도 24의 (A)에서는 전원 전압이 1.2V, 도 24의 (B)에서는 전원 전압이 2.5V이다. 둘 다 입력 신호의 전압(입력 전압)에 따른 출력 신호의 신호(출력 전압)를 얻었다.
도 6의 (B)에 도시된 타이밍 차트에서 시각 T6 내지 시각 T7에서는 단자(IN)에 공급하는 입력 신호를 로 레벨, 단자(INB)에 공급하는 반전 입력 신호를 하이 레벨로 한다. 트랜지스터(121)가 노멀리 오프, 트랜지스터(125) 및 트랜지스터(126)가 오프가 된다. 트랜지스터(123)가 노멀리 온, 트랜지스터(127) 및 트랜지스터(128)가 온이 된다. 노드(P)가 전위(VSS)에 의거한 로 레벨의 전위가 되고, 트랜지스터(122)가 오프가 된다. 노드(PB)가 전위(VDH)에 의거한 하이 레벨의 전위가 되고, 트랜지스터(124)가 온이 된다. 단자(OUT)가 전위(VSS)에 의거한 로 레벨의 전위가 된다. 단자(OUTB)가 전위(VDD)에 의거한 하이 레벨의 전위가 된다.
트랜지스터(121)의 백 게이트에는 로 레벨의 전위가 인가되고 트랜지스터(123)의 백 게이트에는 하이 레벨의 전위가 인가된다. 결과적으로 트랜지스터(121)가 노멀리 오프의 트랜지스터가 되고, 트랜지스터(123)가 노멀리 온의 트랜지스터가 된다. 트랜지스터(121)를 노멀리 오프의 트랜지스터로서 기능시킬 수 있기 때문에, 배선(VDHL)과 배선(VSSL) 사이의 관통 전류를 확실하게 저감할 수 있다. 또한 트랜지스터(123)를 노멀리 온의 트랜지스터로서 기능시킬 수 있기 때문에, 트랜지스터(124)의 게이트 및 백 게이트에 흐르는 전류량을 증가시킬 수 있다.
또한 도 6의 (A)의 구성에서는 노드(PB)를 전위(VDD)보다 높은 전위(VDH)에 의거한 전위로 할 수 있다. 그러므로, 트랜지스터(124)의 게이트와 소스 사이에 인가되는 전압을 크게 할 수 있고, 문턱 전압만큼의 전압 강하를 작게 할 수 있기 때문에, 보다 확실하게 단자(OUTB)의 전위를 전위(VDD)로 할 수 있다.
또한 도 6의 (A)에 도시된 논리 회로(102B)의 회로도는 2선식의 인버터 회로로서의 기능을 가진다. 그러므로 도 2의 (A)와 마찬가지로 도 2의 (C)에 도시된 2선식의 회로 기호의 심벌을 나타낼 수 있다.
상술한 구성으로 함으로써 OS 트랜지스터로 구성되는 논리 회로를 구비한 반도체 장치는, 신뢰성이 우수한 동작을 실현할 수 있고, 또한 저소비전력화를 도모할 수 있다. 또한 출력되는 신호의 전압 강하를 억제한 구성으로 할 수 있다.
또한 상술한 구성을 응용함으로써 기본적인 조합 회로를 구성할 수 있다.
도 7은 도 4에 도시된 구성을 응용한 논리 회로의 회로도이다. 도 7에 도시된 논리 회로(102D)는 트랜지스터(131) 내지 트랜지스터(138)를 가진다. 또한 도 7에는 고전원 전위(VDD)가 공급되는 배선(VDDL), 및 저전원 전위(VSS)가 공급되는 배선(VSSL)을 도시하였다. 단자(IN1), 단자(IN1B), 단자(IN2) 및 단자(IN2B)는 입력 신호를 공급하는 단자이다. 단자(OUT) 및 단자(OUTB)는 출력 신호를 공급하는 단자이다. 단자(OUT)로부터는 입력 신호의 부정 논리곱(반전 입력 신호의 부정 논리합)에 따른 출력 신호가 얻어지고, 단자(OUTB)로부터는 입력 신호의 부정 논리곱(반전 입력 신호의 논리곱)에 따른 출력 신호가 얻어진다. 각 단자에 입력하는 신호를 바꿈으로써 논리 회로의 기능을 전환하여도 좋다. 도 7에 도시된 논리 회로의 진리값표는 표 1과 같이 된다.
[표 1]
Figure 112023133202459-pat00001
상술한 조합 회로를 사용함으로써, 카운터, 직렬 병렬 변환기, 프로세서 등의 복잡한 회로를 실현할 수 있다. 이들 회로는 OS 트랜지스터로 구성할 수 있으므로 고온 환경하에서도 양호한 스위칭 특성을 유지할 수 있다. 또한 관통 전류의 저감에 의한 소비전력의 삭감, 문턱 전압만큼의 전압이 저하되는 것을 억제할 수 있다.
도 8에서는 반도체 장치인 상기 논리 회로를 조합한 IC의 사시도의 일례를 도시하였다.
도 8의 (A)에 IC의 일례를 도시하였다. 도 8의 (A)에 도시된 IC(7000A)는 리드(7001) 및 회로부(7003A)를 가진다. IC(7000A)는 예를 들어 인쇄 기판(7002)에 실장된다. 이와 같은 IC칩이 복수 조합되고, 각각이 인쇄 기판(7002) 위에서 전기적으로 접속됨으로써 전자 부품이 실장된 기판(실장 기판(7004))이 완성된다. 회로부(7003A)에는 상기 실시형태에서 나타낸 각종 회로가 하나의 다이 또는 복수의 다이로 분할되어 제공되어 있다. 회로부(7003A)는 OS 트랜지스터층(7031), 배선층(7032)으로 크게 나누어진다.
또한 OS 트랜지스터층은 단층이어도 좋고, 배선층을 끼워 적층하는 구성으로 하여도 좋다. 구체적으로는 도 8의 (B)에 IC의 다른 예를 도시하였다. 도 8의 (B)에 도시된 IC(7000B)는 리드(7001) 및 회로부(7003B)를 가진다. IC(7000B)는 예를 들어 인쇄 기판(7002)에 실장된다. 이와 같은 IC칩이 복수 조합되고, 각각이 인쇄 기판(7002) 위에서 전기적으로 접속됨으로써 전자 부품이 실장된 기판(실장 기판(7004))이 완성된다. 회로부(7003B)에는 상기 실시형태에 나타낸 각종 회로가 하나의 다이 또는 복수의 다이로 분할되어 제공되어 있다. 회로부(7003A)는 OS 트랜지스터층(7031), 배선층(7032), OS 트랜지스터층(7033)으로 크게 나누어진다. OS 트랜지스터층(7031)은 배선층(7032)을 통하여, OS 트랜지스터층(7033)에 접속된다. OS 트랜지스터층(7033) 위에는, 다른 배선층을 통하여, 또 다른 OS 트랜지스터층을 배치하는 구성으로 할 수도 있다. 복수의 OS 트랜지스터층을 적층하여 제공할 수 있기 때문에 회로부(7003B)의 소형화가 용이하다.
도 8의 (A), (B)에서는 IC(7000A), IC(7000B)의 패키지로서 QFP(Quad Flat Package)를 적용하고 있지만, 패키지의 형태는 이에 한정되지 않는다.
이상, 본 실시형태에 나타낸 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
상기 실시형태 1에서 설명한 반도체 장치와 다른 본 발명의 일 형태인 반도체 장치의 구성에 대하여 설명한다.
도 9의 (A)는 본 실시형태의 반도체 장치의 블록도이다. 본 실시형태에서 설명하는 반도체 장치(100A)는 신호 생성 회로(101) 및 신호 처리 회로(201)로 크게 나눌 수 있다.
또한 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 따라서, 신호 생성 회로(101) 및 신호 처리 회로(201)를 따로따로, 또는 일체로서 반도체 장치라고 부르는 경우가 있다.
신호 생성 회로(101)는 단자(D) 및 단자(Db)로부터 입력 신호 및 반전 입력 신호를 출력하는 기능을 가진다. 신호 생성 회로(101)는 Si 트랜지스터로 구성되는 회로(Si/Cir.라고 도시됨)를 가진다. 신호 생성 회로(101)는 CMOS 회로를 사용하여, 순서 회로 및 조합 회로를 사용하여 적절히 설계함으로써 구성할 수 있다.
신호 처리 회로(201)는 OS 트랜지스터로 구성되는 회로(OS/Cir.라고 도시됨)로 구성된다. 신호 처리 회로(201)는 순서 회로 및 조합 회로를 가진다. 일례로서는 조합 회로는 인버터 회로(NOT 회로라고도 함)나 논리곱 회로(AND 회로) 등이다. 순서 회로는 플립플롭 회로나 카운터 회로 등이다. 신호 처리 회로(201)는 입력 신호 및 반전 입력 신호를 내부 회로에서 처리하여, 단자(Q) 및 단자(Qb)로부터 출력 신호 및 반전 출력 신호로서 출력하는 기능을 가진다.
도 9의 (B)는 신호 처리 회로(201)의 회로의 일례에 대하여 도시한 회로도이다. 도 9의 (B)에 도시된 신호 처리 회로(201)는 순서 회로로서 기능하는 논리 회로(202)(도면 중 Seq.라고 기재됨)와, 조합 회로로서 기능하는 논리 회로(102)(도면 중 Comb.라고 기재됨)를 각각 복수로 조합한 회로 구성을 가진다.
논리 회로(202)는 OS 트랜지스터로 구성되는 2선식의 순서 회로이다. OS 트랜지스터는 Si 트랜지스터와 달리, 고온 환경하에서 전기 특성의 변동이 작다. 그러므로 고온 환경하에서도 신뢰성이 우수한 동작으로 할 수 있다.
도 9의 (C)는 논리 회로(202)의 구체적인 회로 구성에 대하여 도시한 회로도이다. 도 9의 (C)에 도시된 논리 회로(202)는 스위치와 인버터 회로로서 기능하는 논리 회로를 가지는 2선식의 플립플롭 회로이다.
도 9의 (C)에 도시된 논리 회로(202)는 클록 신호(CLK) 또는 반전 클록 신호(CLKb)에 따라 온 또는 오프가 제어되는 스위치 회로(203)와 인버터 회로로서 기능하는 논리 회로(102)를 가진다.
도 9의 (C)에 도시된 논리 회로(102)는 도 2의 (A) 내지 (C)에서 설명한 바와 같이 2선식의 인버터 회로이다. 도 10의 (A)에서는 도 2의 (C)와 마찬가지의 2선식의 회로 기호의 심벌을 도시하였다. 논리 회로(102)는 고전원 전위(VDH)가 공급되는 배선(VDHL), 고전원 전위(VDD)가 공급되는 배선(VDDL), 및 저전원 전위(VSS)가 공급되는 배선(VSSL)에 접속된다. 그러므로 도 2의 (C) 및 도 10의 (A)의 회로 기호의 심벌을 도 10의 (B)에 도시된 회로 기호의 심벌과 같이 나타낼 수도 있다. 또한 도 10의 (B)에서 부여한 배선명은 생략되는 경우도 있다.
도 10의 (C)는 도 6의 (A)에서 설명한 논리 회로(102B)로 나타낼 수 있는, 논리 회로(102)의 구체적인 회로 구성의 회로도이다. 도 10의 (C)에 도시된 논리 회로(102)는 트랜지스터(121) 내지 트랜지스터(128)를 가진다. 또한 도 10의 (C)에는 고전원 전위(VDH)가 공급되는 배선(VDHL), 고전원 전위(VDD)가 공급되는 배선(VDDL), 및 저전원 전위(VSS)가 공급되는 배선(VSSL)을 도시하였다. 또한 고전원 전위(VDH)는 고전원 전위(VDD)보다 높은 전위이다. 또한 도 10의 (C)에서 트랜지스터(122)의 게이트 및 백 게이트의 노드를 노드(P)로서 도시하였다. 또한 트랜지스터(124)의 게이트 및 백 게이트의 노드를 노드(PB)로서 도시하였다.
트랜지스터(121)의 게이트 및 백 게이트 중 한쪽은 입력 신호가 공급되는 단자(IN)에 접속된다. 트랜지스터(121)의 소스 및 드레인 중 한쪽은 배선(VDHL)에 접속된다. 트랜지스터(121)의 소스 및 드레인 중 다른 쪽은 트랜지스터(122)의 게이트 및 백 게이트에 접속된다. 트랜지스터(121)의 게이트 및 백 게이트 중 다른 쪽은 트랜지스터(122)의 게이트 및 백 게이트에 접속된다.
트랜지스터(121)는 게이트에 인가되는 전위에 따라 온 또는 오프가 되고, 트랜지스터(122)의 게이트 및 백 게이트의 전위를 전위(VDH)에 의거한 전위로 할지 여부를 제어하는 기능을 가진다. 트랜지스터(121)는 백 게이트에 인가되는 전위에 따라 트랜지스터의 노멀리 온 또는 노멀리 오프가 제어되는 기능을 가진다. 트랜지스터(121)는 제 1 트랜지스터라고도 한다.
트랜지스터(122)의 소스 및 드레인 중 한쪽은 배선(VDDL)에 접속된다. 트랜지스터(122)의 소스 및 드레인 중 다른 쪽은 단자(OUTB)에 접속된다.
트랜지스터(122)는 게이트 및 백 게이트에 인가되는 전위에 따라 온 또는 오프가 되고, 단자(OUTB)를 전위(VDD)에 의거한 하이 레벨의 전위로 할지 여부를 제어하는 기능을 가진다. 트랜지스터(122)는 제 2 트랜지스터라고도 한다.
트랜지스터(123)의 게이트 및 백 게이트 중 한쪽은 반전 입력 신호가 공급되는 단자(INB)에 접속된다. 트랜지스터(123)의 소스 및 드레인 중 한쪽은 배선(VDHL)에 접속된다. 트랜지스터(123)의 소스 및 드레인 중 다른 쪽은 트랜지스터(124)의 게이트 및 백 게이트에 접속된다. 트랜지스터(123)의 게이트 및 백 게이트 중 다른 쪽은 트랜지스터(124)의 게이트 및 백 게이트에 접속된다.
트랜지스터(123)는 게이트에 인가되는 전위에 따라 온 또는 오프가 되고, 트랜지스터(124)의 게이트 및 백 게이트의 전위를 전위(VDH)에 의거한 전위로 할지 여부를 제어하는 기능을 가진다. 트랜지스터(123)는 백 게이트에 인가되는 전위에 따라 트랜지스터의 노멀리 온 또는 노멀리 오프가 제어되는 기능을 가진다. 트랜지스터(123)는 제 3 트랜지스터라고도 한다.
트랜지스터(124)의 소스 및 드레인 중 한쪽은 배선(VDDL)에 전기적으로 접속된다. 트랜지스터(124)의 소스 및 드레인 중 다른 쪽은 단자(OUT)에 접속된다.
트랜지스터(124)는 게이트 및 백 게이트에 인가되는 전위에 따라 온 또는 오프가 되고, 단자(OUT)를 전위(VDD)에 의거한 하이 레벨의 전위로 할지 여부를 제어하는 기능을 가진다. 또한 트랜지스터(124)는 제 4 트랜지스터라고도 한다.
트랜지스터(125)의 게이트 및 백 게이트는 입력 신호가 공급되는 단자(IN)에 접속된다. 또한 트랜지스터(125)의 게이트 및 백 게이트 중 어느 한쪽이 단자(IN)에 접속되는 구성으로 하여도 좋다. 트랜지스터(125)의 소스 및 드레인 중 한쪽은 트랜지스터(124)의 게이트 및 백 게이트에 접속된다. 트랜지스터(125)의 소스 및 드레인 중 다른 쪽은 배선(VSSL)에 접속된다.
트랜지스터(125)는 게이트 및 백 게이트에 인가되는 단자(IN)의 전위에 따라 온 또는 오프가 되고, 트랜지스터(124)의 게이트 및 백 게이트의 전위를 전위(VSS)에 의거한 로 레벨의 전위로 할지 여부를 제어하는 기능을 가진다. 트랜지스터(125)는 제 5 트랜지스터라고도 한다.
트랜지스터(126)의 게이트 및 백 게이트는 입력 신호가 공급되는 단자(IN)에 접속된다. 또한 트랜지스터(126)의 게이트 및 백 게이트 중 어느 한쪽이 단자(IN)에 접속되는 구성으로 하여도 좋다. 트랜지스터(126)의 소스 및 드레인 중 한쪽은 출력 신호를 출력하는 단자(OUT)에 접속된다. 트랜지스터(126)의 소스 및 드레인 중 다른 쪽은 배선(VSSL)에 접속된다.
트랜지스터(126)는 게이트 및 백 게이트에 인가되는 단자(IN)의 전위에 따라 온 또는 오프가 되고, 단자(OUT)를 전위(VSS)에 의거한 로 레벨의 전위로 할지 여부를 제어하는 기능을 가진다. 트랜지스터(126)는 제 6 트랜지스터라고도 한다.
트랜지스터(127)의 게이트 및 백 게이트는 반전 입력 신호가 공급되는 단자(INB)에 접속된다. 또한 트랜지스터(127)의 게이트 및 백 게이트 중 어느 한쪽이 단자(INB)에 접속되는 구성으로 하여도 좋다. 트랜지스터(127)의 소스 및 드레인 중 한쪽은 트랜지스터(122)의 게이트 및 백 게이트에 접속된다. 트랜지스터(127)의 소스 및 드레인 중 다른 쪽은 배선(VSSL)에 접속된다.
트랜지스터(127)는 게이트 및 백 게이트에 인가되는 단자(INB)의 전위에 따라 온 상태 또는 오프 상태가 되고, 트랜지스터(122)의 게이트 및 백 게이트의 전위를 전위(VSS)에 의거한 로 레벨의 전위로 할지 여부를 제어하는 기능을 가진다. 트랜지스터(127)는 제 7 트랜지스터라고도 한다.
트랜지스터(128)의 게이트 및 백 게이트는 반전 입력 신호가 공급되는 단자(INB)에 접속된다. 또한 트랜지스터(128)의 게이트 및 백 게이트 중 어느 한쪽이 단자(INB)에 접속되는 구성으로 하여도 좋다. 트랜지스터(128)의 소스 및 드레인 중 한쪽은 반전 출력 신호를 출력하는 단자(OUTB)에 접속된다. 트랜지스터(128)의 소스 및 드레인 중 다른 쪽은 배선(VSSL)에 접속된다.
트랜지스터(128)는 게이트 및 백 게이트에 인가되는 단자(INB)의 전위에 따라 온 또는 오프가 되고, 단자(OUTB)를 전위(VSS)에 의거한 로 레벨의 전위로 할지 여부를 제어하는 기능을 가진다. 트랜지스터(128)는 제 8 트랜지스터라고도 한다.
상기 구성으로 함으로써, 도 3의 (A), (B)에서 설명한 바와 같이 트랜지스터의 백 게이트에 인가되는 전위를 전환할 수 있다.
이어서 도 10의 (C)에 도시된 논리 회로(102)의 동작에 대하여 도 10의 (D)를 사용하여 설명한다. 도 10의 (D)에는 도 10의 (C)에 도시된 논리 회로(102)의 동작을 설명하기 위한 타이밍 차트를 도시하였다. 도 10의 (D)에 도시된 타이밍 차트는 도 6의 (B)에서 설명한 타이밍 차트와 마찬가지이다.
도 10의 (C)에 도시된 타이밍 차트에서 시각 T11 내지 시각 T12 및 시각(T13 내지 T14)에서는 단자(IN)에 공급하는 입력 신호를 하이 레벨, 단자(INB)에 공급하는 반전 입력 신호를 로 레벨로 한다. 트랜지스터(121)가 노멀리 온, 트랜지스터(125) 및 트랜지스터(126)가 온이 된다. 트랜지스터(123)가 노멀리 오프, 트랜지스터(127) 및 트랜지스터(128)가 오프가 된다. 노드(P)가 전위(VDH)에 의거한 하이 레벨의 전위가 되고, 트랜지스터(122)가 온이 된다. 노드(PB)가 전위(VSS)에 의거한 로 레벨의 전위가 되고, 트랜지스터(124)가 오프가 된다. 단자(OUT)가 전위(VSS)에 의거한 로 레벨의 전위가 된다. 단자(OUTB)가 전위(VDD)에 의거한 하이 레벨의 전위가 된다.
트랜지스터(121)의 백 게이트에는 하이 레벨의 전위가 인가되고, 트랜지스터(123)의 백 게이트에는 로 레벨의 전위가 인가된다. 결과적으로 트랜지스터(121)가 노멀리 온의 트랜지스터가 되고, 트랜지스터(123)가 노멀리 오프의 트랜지스터가 된다. 트랜지스터(121)를 노멀리 온의 트랜지스터로서 기능시킬 수 있기 때문에, 트랜지스터(122)의 게이트 및 백 게이트에 흐르는 전류량을 증가시킬 수 있다. 또한 트랜지스터(123)를 노멀리 오프의 트랜지스터로서 기능시킬 수 있기 때문에, 배선(VDHL)과 배선(VSSL) 사이의 관통 전류를 확실하게 저감할 수 있다.
또한 도 10의 (C)에 도시된 구성에서는, 노드(P)를 전위(VDD)보다 높은 전위(VDH)에 의거한 전위로 할 수 있다. 그러므로 트랜지스터(122)의 게이트와 소스 사이에 인가되는 전압을 크게 할 수 있고, 문턱 전압만큼의 전압 강하를 작게 할 수 있기 때문에, 보다 확실하게 단자(OUTB)의 전위를 전위(VDD)로 할 수 있다.
도 10의 (D)에 도시된 타이밍 차트에서, 시각 T12 내지 시각 T13에서는 단자(IN)에 공급하는 입력 신호를 로 레벨로 하고, 단자(INB)에 공급하는 반전 입력 신호를 하이 레벨로 한다. 트랜지스터(121)가 노멀리 오프, 트랜지스터(125) 및 트랜지스터(126)가 오프가 된다. 트랜지스터(123)가 노멀리 온, 트랜지스터(127) 및 트랜지스터(128)가 온이 된다. 노드(P)가 전위(VSS)에 의거한 로 레벨의 전위가 되고, 트랜지스터(122)가 오프가 된다. 노드(PB)가 전위(VDH)에 의거한 하이 레벨의 전위가 되고, 트랜지스터(124)가 온이 된다. 단자(OUT)가 전위(VSS)에 의거한 로 레벨의 전위가 된다. 단자(OUTB)가 전위(VDD)에 의거한 하이 레벨의 전위가 된다.
트랜지스터(121)의 백 게이트에는 로 레벨의 전위가 인가되고 트랜지스터(123)의 백 게이트에는 하이 레벨의 전위가 인가된다. 결과적으로 트랜지스터(121)가 노멀리 오프의 트랜지스터가 되고, 트랜지스터(123)가 노멀리 온의 트랜지스터가 된다. 트랜지스터(121)를 노멀리 오프의 트랜지스터로서 기능시킬 수 있기 때문에, 배선(VDHL)과 배선(VSSL) 사이의 관통 전류를 확실하게 저감할 수 있다. 또한 트랜지스터(123)를 노멀리 온의 트랜지스터로서 기능시킬 수 있기 때문에, 트랜지스터(124)의 게이트 및 백 게이트에 흐르는 전류량을 증가시킬 수 있다.
또한 도 10의 (C)에 도시된 구성에서는 노드(PB)를 전위(VDD)보다 높은 전위(VDH)에 의거한 전위로 할 수 있다. 그러므로 트랜지스터(124)의 게이트와 소스 사이에 인가되는 전압을 크게 할 수 있고, 문턱 전압만큼의 전압 강하를 작게 할 수 있기 때문에, 보다 확실하게 단자(OUTB)의 전위를 전위(VDD)로 할 수 있다.
또한 도 9의 (C)에 도시된 스위치 회로(203)는 2선식의 스위치를 가진다. 구체적으로는 단자(IN)와 단자(OUT) 사이, 및 단자(INB)와 단자(OUTB) 사이에서 온 또는 오프를 제어하는 2개의 트랜지스터를 가진다. 도 11의 (A)에서는 클록 신호(CLK)에 의하여 온 또는 오프가 제어되는 2선식의 스위치의 회로 기호의 심벌을 도시하였다.
도 11의 (A)에 도시된 스위치 회로(203)는 도 11의 (B)에 도시된 스위치 회로(203A)와 같이 클록 신호(CLK)를 공급하는 배선과 각 트랜지스터의 게이트를 접속시켜 온 또는 오프를 제어하는 구성으로 할 수 있다.
또한 다른 구성으로서 도 11의 (C)에 도시된 구성으로 하여도 좋다. 도 11의 (C)에 도시된 스위치 회로(203B)는 클록 신호(CLK)를 공급하는 배선과는 별도로 백 게이트에 신호(BG)를 공급하는 배선을 제공하고, 게이트 및 백 게이트에 공급하는 신호에 따라 온 또는 오프를 제어하는 구성으로 할 수 있다. 신호(BG)는 트랜지스터의 문턱 전압을 제어하기 위한 전위를 공급하는 신호다. 상기 구성으로 함으로써, 트랜지스터의 온 또는 오프를 제어하는 것과 함께 트랜지스터의 문턱 전압의 제어를 도모할 수 있다.
또한 다른 구성으로서 도 11의 (D)에 도시된 구성으로 하여도 좋다. 도 11의 (D)에 도시된 스위치 회로(203C)는 클록 신호(CLK)를 공급하는 배선과, 각 트랜지스터의 게이트 및 백 게이트를 접속시켜 온 또는 오프를 제어하는 구성으로 할 수 있다. 상기 구성으로 함으로써, 트랜지스터의 스위칭 특성을 우수한 것으로 할 수 있다.
상술한 구성으로 함으로써 OS 트랜지스터로 구성되는 논리 회로를 구비한 반도체 장치는 신뢰성이 우수한 동작을 실현할 수 있고, 또한 저소비전력화를 도모할 수 있다. 또한 출력되는 신호의 전압 강하를 억제한 구성으로 할 수 있다.
이어서 상술한 구성과 다른 구성에 대하여 설명한다.
도 12의 (A)는 도 10의 (B)에 도시된 구성을 응용한 논리 회로의 회로도이다. 도 12의 (A)에 도시된 논리 회로(102E)는 트랜지스터(151) 내지 트랜지스터(165)를 가진다. 또한 도 12의 (A)에는 고전원 전위(VDH)가 공급되는 배선(VDHL), 고전원 전위(VDD)가 공급되는 배선(VDDL), 및 저전원 전위(VSS)가 공급되는 배선(VSSL)을 도시하였다. 단자(IN1), 단자(IN1B), 단자(IN2) 및 단자(IN2B)는 입력 신호를 공급하는 단자이다. 단자(OUT) 및 단자(OUTB)는 출력 신호를 공급하는 단자이다. 단자(OUT)에서는 입력 신호의 부정 논리곱(반전 입력 신호의 부정 논리합)에 따른 출력 신호가 얻어지고, 단자(OUTB)에서는 입력 신호의 부정 논리곱(반전 입력 신호의 부정 논리곱)에 따른 출력 신호가 얻어진다. 각 단자에 입력하는 신호를 바꿈으로써 논리 회로의 기능을 전환하여도 좋다. 도 12의 (A)에 도시된 논리 회로의 진리값표는 상기 실시형태 1에서 설명한 표 1과 마찬가지이다.
도 12의 (A)에 도시된 논리 회로(102D)는 2선식의 NAND 회로이다. 도 12의 (B)에는 2선식의 NAND 회로의 회로 기호의 심벌을 도시하였다. 또한 도 12의 (B)에서 부여한 배선명은 생략되는 경우도 있다.
상술한 조합 회로를 사용함으로써 카운터, 직렬 병렬 변환기, 프로세서 등의 복잡한 회로를 실현할 수 있다. 이들 회로는 OS 트랜지스터로 구성할 수 있으므로 고온 환경하에서도 양호한 스위칭 특성을 유지할 수 있다. 또한 관통 전류의 저감에 의한 소비전력 삭감, 문턱 전압만큼의 전압 강하의 억제 등을 도모할 수 있다.
또한 다른 구성예로서 도 13의 (A)에는 전원 전압의 공급을 정지하더라도 데이터의 유지를 가능하게 함으로써 파워 게이팅이 가능한 논리 회로(202A)의 회로도를 도시하였다. 논리 회로(202A)는 논리 회로(102) 및 스위치 회로(203) 외에 리셋 신호(RST) 및 반전 리셋 신호(RSTb)가 입력되는 논리 회로(102E), 파워 게이팅 신호(PG) 및 신호(BG)가 공급되는 스위치 회로(203D)를 가진다.
스위치 회로(203D)는 신호(PG)에 따라 온 또는 오프가 제어된다. 신호(PG)는 파워 게이팅 시에 데이터를 유지하기 위한 신호이다. 스위치 회로(203D)를 구성하는 트랜지스터는 다른 논리 회로와 마찬가지로 OS 트랜지스터로 한다. OS 트랜지스터는 오프 전류가 매우 작다. 그러므로 스위치 회로(203D)가 가지는 트랜지스터를 오프로 함으로써 도 13의 (A)에 도시된 노드(SN) 및 노드(SNb)에 논리 회로(202A)에 공급된 데이터에 따른 전하를 유지할 수 있다.
도 13의 (A)에 도시된 논리 회로(202A)는 비동기 리셋형이며, 파워 게이팅 기능을 가지는 플립플롭 회로로서 기능한다. 도 13의 (B)에서는 도 13의 (A)의 회로 기호의 심벌을 도시하였다.
다음으로 도 13의 (A)에 도시된 논리 회로(202A)의 동작에 대하여 도 14를 사용하여 설명한다. 도 14에는 도 13의 (A)에 도시된 논리 회로(202A)의 동작을 설명하기 위한 타이밍 차트를 도시하였다. 도 14에서는 신호 처리의 실행 시(Run), 데이터 백업 시(BK), 파워 게이팅 시(PG), 데이터 리커버리 시(Recovery)를 각각 도시하였다.
도 14에 도시된 타이밍 차트에서 시각 T21 내지 시각 T22에서는 신호 처리의 실행 상태로부터 데이터 백업 상태로 이행한다. 이때, 신호(BG)를 로 레벨로 하여 스위치 회로(203D)가 가지는 트랜지스터를 노멀리 오프 상태로 한다. 그리고 시각 T22 내지 시각 T23에서는 신호(PG)를 로 레벨로 한다. 노드(SN) 및 노드(SNb)에 접속된 용량 소자에는 데이터에 따른 전하가 유지된다.
시각 T23 내지 시각 T24에서는 전압(VDD) 및 전압(VDH)을 로 레벨로 하여, 전원선들 사이에 흐르는 전류를 없앨 수 있다. 이 동안, 노드(SN) 및 노드(SNb)에 접속된 용량 소자에는 데이터에 따른 전하가 유지된다. OS 트랜지스터는 신호(BG)가 로 레벨이기 때문에 노멀리 오프 상태이다. 그러므로, 노드(SN) 및 노드(SNb)에 접속된 용량 소자에는 데이터에 따른 전하가 계속 유지된다.
시각 T24 내지 시각 T25에서는 파워 게이팅 상태로부터 데이터 리커버리 상태로 이행한다. 이때, 로 레벨로 한 전압(VDD) 및 전압(VDH)을 공급하는 배선의 전위를 전압(VDD) 및 전압(VDH)으로 되돌린다. OS 트랜지스터는 신호(BG)가 로 레벨이기 때문에 노멀리 오프 상태이다. 그러므로 노드(SN) 및 노드(SNb)에 접속된 용량 소자에는 데이터에 따른 전하가 계속 유지된다.
시각 T25 내지 시각 T26에서는 클록 신호(CLK)를 하이 레벨로 한다. 그러므로, 노드(SN) 및 노드(SNb)에 유지된 데이터에 따른 전하에 따른 신호가 노드(SN) 및 노드(SNb)에 접속된 논리 회로(102)로부터 논리 회로(102E)에 출력된다.
시각 T26 내지 시각 T27에서는 클럭 신호(CLK)를 로 레벨로 하여 신호(BG) 및 신호(PG)를 하이 레벨로 한다. 노드(SN) 및 노드(SNb)에 데이터를 유지하기 직전의 상태로 되돌아간다. 그리고, 시각 T27 이후, 각 클록 신호(CLK) 및 반전 클록 신호(CLKb)를 공급하여 신호 처리를 실행시킨다.
논리 회로(202A)는 상기 설명한 논리 회로(102) 및 논리 회로(102E) 등을 가진다. 그러므로 배선(VDHL)과 배선(VSSL) 사이의 관통 전류를 확실하게 저감할 수 있다.
또한 도 13의 (A)에서 설명한 구성은 도 15의 (A)에 도시된 회로도에도 실현할 수 있다. 즉 논리 회로(202B)와 같이 반전 입력 신호 및 반전 출력 신호를 전달하는 배선을 생략한 구성에서도 실현할 수 있다. 마찬가지로, 도 15의 (B)에 도시된 논리 회로(202C)의 회로도와 같이, NAND 회로를 NOR 회로로 바꾼 구성으로 하여도 실현할 수 있다.
또한 다른 구성예로서 도 16에 도시된 논리 회로(202D)는 상기 설명한 논리 회로를 응용한 2비트의 카운터(비동기 리셋 기능을 가짐)의 구성예의 회로도이다. 도 16에 도시된 회로 구성은 상기 설명한 상이한 기능을 가지는 논리 회로를 조합함으로써 실현할 수 있다.
이상, 본 실시형태에 나타낸 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 상기 실시형태에서 설명한 반도체 장치에 적용할 수 있는 OS 트랜지스터의 구성예에 대하여 설명한다.
<트랜지스터의 구조예>
도 17의 (A) 내지 (C)는 일례로서 도시된 OS 트랜지스터인 트랜지스터(500)의 단면도이다. 도 17의 (A)는 트랜지스터(500)의 채널 길이 방향의 단면도이고, 도 17의 (B)는 트랜지스터(500)의 채널 폭 방향의 단면도이다.
트랜지스터(500)는 채널 형성 영역에 금속 산화물을 가지는 트랜지스터(OS 트랜지스터)이다. 트랜지스터(500)는, 200℃ 등의 고온 환경하에서도 양호한 스위칭 특성을 얻을 수 있으므로 고온 환경하에서도 신뢰성이 우수한 반도체 장치로 할 수 있다. 또한 오프 전류의 저감을 도모할 수 있기 때문에 고온 환경하에서도 저소비전력화가 도모된 반도체 장치로 할 수 있다.
도 17의 (A) 및 (B)에 도시된 단면도에서는 절연체(512), 절연체(514), 및 절연체(516)가 순차적으로 적층하여 제공된다. 절연체(512), 절연체(514), 및 절연체(516) 중 어느 것에는 산소나 수소에 대하여 배리어성이 있는 물질을 사용하는 것이 바람직하다.
예를 들어 절연체(514)에는 하층의 기판 등으로부터 트랜지스터(500)를 제공하는 영역으로 수소나 불순물이 확산되지 않도록 하는 배리어성을 가지는 막을 사용하는 것이 바람직하다.
수소에 대한 배리어성을 가지는 막의 일례로서, CVD법으로 형성한 질화 실리콘을 사용할 수 있다. 또한 수소에 대한 배리어성을 가지는 막으로서, 예를 들어 절연체(514)에는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히 산화 알루미늄은 산소 및 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 양쪽에 대하여 막을 투과시키지 않는 차단 효과가 높다. 따라서 산화 알루미늄은 트랜지스터의 제작 공정 중 및 제작 후에서 수소, 수분 등의 불순물의 트랜지스터(500)로의 혼입을 방지할 수 있다. 또한 트랜지스터(500)를 구성하는 산화물로부터의 산소의 방출을 억제할 수 있다. 그러므로, 트랜지스터(500)에 대한 보호막으로서 사용하는 것에 적합하다.
또한 예를 들어 절연체(512) 및 절연체(516)에는 비교적 유전율이 낮은 재료를 층간막으로 함으로써, 배선 간에 생기는 기생 용량을 저감할 수 있다. 예를 들어, 절연체(512) 및 절연체(516)로서 산화 실리콘막이나 산화질화 실리콘막 등을 사용할 수 있다.
절연체(516)의 위쪽에는 트랜지스터(500)가 제공되어 있다.
도 17의 (A), (B)에 도시된 바와 같이, 또한 트랜지스터(500)는 절연체(516) 위에 배치된 절연체(520)와, 절연체(520) 위에 배치된 절연체(522)와, 절연체(522) 위에 제공된 절연체(524)와, 절연체(524) 위에 배치된 산화물(530a)과, 산화물(530a) 위에 배치된 산화물(530b)과, 산화물(530b) 위에 서로 떨어져 배치된 도전체(542a) 및 도전체(542b)와, 도전체(542a) 및 도전체(542b) 위에 배치되고 도전체(542a)와 도전체(542b) 사이에 중첩하여 개구가 형성된 절연체(580)와, 개구 내에 배치된 도전체(560)와, 산화물(530b), 도전체(542a), 도전체(542b), 및 절연체(580)와 도전체(560) 사이에 배치된 절연체(550)와, 산화물(530b), 도전체(542a), 도전체(542b), 및 절연체(580)와 절연체(550) 사이에 배치된 산화물(530c)을 가진다.
또한 도 17의 (A), (B)에 도시된 바와 같이, 산화물(530a), 산화물(530b), 도전체(542a), 및 도전체(542b)와 절연체(580) 사이에 절연체(544)가 배치되는 것이 바람직하다. 또한 도 17의 (A), (B)에 도시된 바와 같이, 도전체(560)는 절연체(550)의 내측에 제공된 도전체(560a)와 도전체(560a)의 내측에 매립되도록 제공된 도전체(560b)를 가지는 것이 바람직하다. 또한 도 17의 (A), (B)에 도시된 바와 같이 절연체(580), 도전체(560), 및 절연체(550) 위에 절연체(574)가 배치되는 것이 바람직하다.
또한 이하에서 산화물(530a), 산화물(530b), 및 산화물(530c)을 합쳐서 산화물(530)이라고 하는 경우가 있다. 또한 도전체(542a) 및 도전체(542b)를 통틀어 도전체(542)라고 하는 경우가 있다.
또한 트랜지스터(500)에서는 채널이 형성되는 영역과 그 근방에서 산화물(530a), 산화물(530b), 및 산화물(530c)의 3층을 적층하는 구성에 대하여 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어, 산화물(530b)의 단층, 산화물(530b)과 산화물(530a)의 2층 구조, 산화물(530b)과 산화물(530c)의 2층 구조, 또는 4층 이상의 적층 구조를 제공하는 구성으로 하여도 좋다. 또한 트랜지스터(500)에서는 도전체(560)를 2층의 적층 구조로서 나타내었지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 도전체(560)가 단층 구조이어도 좋고, 3층 이상의 적층 구조이어도 좋다. 또한 도 17의 (A), (B)에 도시된 트랜지스터(500)는 일례이고, 이 구조에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
여기서 도전체(560)는 트랜지스터의 게이트 전극으로서 기능하고, 도전체(542a) 및 도전체(542b)는 각각 소스 전극 또는 드레인 전극으로서 기능한다. 상술한 바와 같이, 도전체(560)는 절연체(580)의 개구 및 도전체(542a)와 도전체(542b)에 끼워진 영역에 매립되도록 형성된다. 도전체(560), 도전체(542a), 및 도전체(542b)의 배치는 절연체(580)의 개구에 대하여 자기 정합(self-aligned)적으로 선택된다. 즉 트랜지스터(500)에서 게이트 전극을 소스 전극과 드레인 전극 사이에 자기 정합적으로 배치할 수 있다. 따라서, 도전체(560)를 위치를 맞추기 위한 마진을 제공하지 않고 형성할 수 있기 때문에, 트랜지스터(500)의 점유 면적의 축소를 도모할 수 있다. 이로써 반도체 장치의 미세화, 고집적화를 도모할 수 있다.
한 도전체(560)가 도전체(542a)와 도전체(542b) 사이의 영역에 자기 정합적으로 형성되기 때문에, 도전체(560)는 도전체(542a) 또는 도전체(542b)와 중첩되는 영역을 가지지 않는다. 이로써 도전체(560)와 도전체(542a) 및 도전체(542b) 사이에 형성되는 기생 용량을 저감할 수 있다. 따라서 트랜지스터(500)의 스위칭 속도를 향상시켜, 높은 주파수 특성을 가지게 할 수 있다.
절연체(550)는 게이트 절연막으로서의 기능을 가진다.
여기서 산화물(530)과 접하는 절연체(524)는 화학량론적 조성을 충족시키는 산소보다 많은 산소를 포함하는 절연체를 사용하는 것이 바람직하다. 즉 절연체(524)에는 과잉 산소 영역이 형성되는 것이 바람직하다. 이와 같은 과잉 산소를 포함하는 절연체를 산화물(530)에 접하여 제공함으로써, 산화물(530) 내의 산소 결손을 저감시키고, 트랜지스터(500)의 신뢰성을 향상시킬 수 있다.
과잉 산소 영역을 가지는 절연체로서, 구체적으로는 가열에 의하여 일부의 산소가 이탈되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소가 이탈되는 산화물이란 TDS(Thermal Desorption Spectroscopy) 분석에서 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 1.0×1019atoms/cm3 이상, 더 바람직하게는 2.0×1019atoms/cm3 이상, 또는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한 상기 TDS 분석 시에서의 막의 표면 온도로서는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 400℃ 이하의 범위가 바람직하다.
또한 절연체(524)가 과잉 산소 영역을 가지는 경우, 절연체(522)는 산소(예를 들어 산소 원자, 산소 분자 등)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 것이 바람직하다.
절연체(522)가 산소나 불순물의 확산을 억제하는 기능을 가짐으로써, 산화물(530)이 가지는 산소는 절연체(520) 측으로 확산되지 않아 바람직하다.
절연체(522)에는 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3) 또는(Ba, Sr)TiO3(BST) 등의 소위 high-k 재료를 포함하는 절연체를 단층 또는 적층으로 사용하는 것이 바람직하다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연막의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 게이트 절연막으로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위의 저감이 가능하게 된다.
특히, 불순물 및 산소 등의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료인 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용하는 것이 좋다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체로서, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이와 같은 재료를 사용하여 절연체(522)를 형성한 경우, 절연체(522)는 산화물(530)로부터의 산소의 방출이나 트랜지스터(500)의 주변부로부터 산화물(530)로의 수소 등의 불순물의 혼입을 억제하는 층으로서 기능한다.
또는 이들 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
또한 절연체(520)는 열적으로 안정적인 것이 바람직하다. 예를 들어 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에, high-k 재료의 절연체와 절연체(520)를 조합함으로써, 열적으로 안정적이며 비유전율이 높은 적층 구조로 할 수 있다.
또한 절연체(520), 절연체(522), 및 절연체(524)가 2층 이상의 적층 구조를 가져도 좋다. 그 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다.
트랜지스터(500)는 채널 형성 영역을 포함하는 산화물(530)에 산화물 반도체로서 기능하는 금속 산화물을 사용하는 것이 바람직하다. 예를 들어, 산화물(530)로서 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하면 좋다. 또한 산화물(530)로서 In-Ga 산화물, In-Zn 산화물을 사용하여도 좋다.
산화물(530)에서, 채널 형성 영역으로서 기능하는 금속 산화물로서는, 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상의 것을 사용하는 것이 바람직하다. 이와 같이, 밴드 갭이 큰 금속 산화물을 사용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
산화물(530)은 산화물(530b) 아래에 산화물(530a)을 가짐으로써, 산화물(530a)보다 아래쪽에 형성된 구조물로부터 산화물(530b)로의 불순물의 확산을 억제할 수 있다. 또한 산화물(530b) 위에 산화물(530c)을 가짐으로써, 산화물(530c)보다 위쪽에 형성된 구조물로부터 산화물(530b)로의 불순물의 확산을 억제할 수 있다.
또한 산화물(530)은, 각 금속 원자의 원자수비가 상이한 산화물로 이루어지는 적층 구조를 가지는 것이 바람직하다. 구체적으로는, 산화물(530a)에 사용하는 금속 산화물에서 구성 원소 중의 원소 M의 원자수비가 산화물(530b)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(530a)에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가 산화물(530b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(530b)에 사용하는 금속 산화물에서 원소 M에 대한 In의 원자수비가 산화물(530a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다. 또한 산화물(530c)은 산화물(530a) 또는 산화물(530b)에 사용할 수 있는 금속 산화물을 사용할 수 있다.
또한 산화물(530a) 및 산화물(530c)의 전도대 하단의 에너지가 산화물(530b)의 전도대 하단의 에너지보다 높은 것이 바람직하다. 또한 바꿔 말하면 산화물(530a) 및 산화물(530c)의 전자 친화력이 산화물(530b)의 전자 친화력보다 작은 것이 바람직하다.
여기서 산화물(530a), 산화물(530b), 및 산화물(530c)의 접합부에서 전도대 하단의 에너지 준위는 완만하게 변화된다. 바꿔 말하면 산화물(530a), 산화물(530b), 및 산화물(530c)의 접합부에서의 전도대 하단의 에너지 준위는 연속적으로 변화 또는 연속 접합한다고도 할 수 있다. 이와 같이 하기 위해서는, 산화물(530a)과 산화물(530b)의 계면 및 산화물(530b)과 산화물(530c)의 계면에서 형성되는 혼합층의 결함 준위 밀도를 낮게 하는 것이 좋다.
구체적으로는 산화물(530a)과 산화물(530b), 산화물(530b)과 산화물(530c)이 산소 이외에 공통의 원소를 가짐으로써(주성분으로 함으로써) 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어, 산화물(530b)이 In-Ga-Zn 산화물인 경우, 산화물(530a) 및 산화물(530c)로서 In-Ga-Zn 산화물, Ga-Zn 산화물, 산화 갈륨 등을 사용하는 것이 좋다.
이때, 캐리어의 주된 경로는 산화물(530b)이다. 산화물(530a), 산화물(530c)을 상술한 구성으로 함으로써, 산화물(530a)과 산화물(530b)의 계면, 및 산화물(530b)과 산화물(530c)의 계면에서의 결함 준위 밀도를 낮게 할 수 있다. 그러므로, 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아지고, 트랜지스터(500)는 높은 온 전류를 얻을 수 있다.
산화물(530b) 위에는 소스 전극 및 드레인 전극으로서 기능하는 도전체(542)(도전체(542a) 및 도전체(542b))가 제공된다. 도전체(542)로서는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 등에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물 등을 사용하는 것이 바람직하다. 또한 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 란타넘과 니켈을 포함한 산화물은 산화되기 어려운 도전성 재료, 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다.
또한 도 17의 (A)에 도시된 바와 같이, 산화물(530)의 도전체(542)와의 계면과 그 근방에는, 저저항 영역으로서 영역(543)(영역(543a) 및 영역(543b))이 형성되는 경우가 있다. 이때, 영역(543a)은 소스 영역 및 드레인 영역 중 한쪽으로서 기능하고, 영역(543b)은 소스 영역 및 드레인 영역 중 다른 쪽으로서 기능한다. 또한 영역(543a)과 영역(543b) 사이에 끼워지는 영역에 채널 형성 영역이 형성된다.
산화물(530)과 접하도록 상기 도전체(542)를 제공함으로써, 영역(543)의 산소 농도가 저감되는 경우가 있다. 또한 영역(543)에, 도전체(542)에 포함되는 금속과, 산화물(530)의 성분을 포함하는 금속 화합물층이 형성되는 경우가 있다. 이와 같은 경우, 영역(543)의 캐리어 밀도가 증가하여 영역(543)은 저저항 영역이 된다.
절연체(544)는 도전체(542)를 덮도록 제공되고, 도전체(542)의 산화를 억제한다. 이때, 절연체(544)는 산화물(530)의 측면을 덮어 절연체(524)와 접하도록 제공되어도 좋다.
절연체(544)로서 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 또는 마그네슘 등에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다.
특히, 절연체(544)로서 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체인, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 특히, 하프늄 알루미네이트는 산화 하프늄막보다 내열성이 높다. 그러므로, 나중의 공정에서의 열 처리에서 결정화되기 어렵기 때문에 바람직하다. 또한 도전체(542)에 내산화성을 가지는 재료 또는 산소를 흡수하여도 현저히 도전성이 저하되지 않는 재료를 사용하눈 경우, 절연체(544)는 필수적인 구성이 아니다. 요구되는 트랜지스터 특성에 따라 적절히 설계하면 좋다.
절연체(550)는 게이트 절연막으로서 기능한다. 절연체(550)는 산화물(530c)의 내측(상면 및 측면)에 접하여 배치되는 것이 바람직하다. 절연체(550)는 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성되는 것이 바람직하다. 예를 들어, 승온 이탈 가스 분석법(TDS 분석)에서 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 1.0×1019atoms/cm3 이상, 더 바람직하게는 2.0×1019atoms/cm3 이상, 또는 3.0×1020atoms/cm3 이상인 산화물막이다. 또한 상기 TDS 분석 시의 막의 표면 온도로서는 100℃ 이상 700℃ 이하의 범위가 바람직하다.
구체적으로는, 과잉 산소를 포함하는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 포함하는 산화 실리콘을 사용할 수 있다. 특히 산화 실리콘 및 산화질화 실리콘은 열에 대하여 안정적이기 때문에 바람직하다.
가열에 의하여 산소가 방출되는 절연체를 절연체(550)로서 산화물(530c)의 상면에 접하여 제공함으로써, 절연체(550)로부터 산화물(530c)을 통하여 산화물(530b)의 채널 형성 영역에 효과적으로 산소를 공급할 수 있다. 또한 절연체(524)와 마찬가지로, 절연체(550) 내의 물 또는 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다. 절연체(550)의 막 두께는 1nm 이상 20nm 이하로 하는 것이 바람직하다.
또한 절연체(550)가 가지는 과잉 산소를 효율적으로 산화물(530)에 공급하기 위하여, 절연체(550)와 도전체(560) 사이에 금속 산화물을 제공하여도 좋다. 상기 금속 산화물은 절연체(550)로부터 도전체(560)로의 산소 확산을 억제하는 것이 바람직하다. 산소의 확산을 억제하는 금속 산화물을 제공함으로써, 절연체(550)로부터 도전체(560)로의 과잉 산소의 확산이 억제된다. 즉, 산화물(530)에 공급하는 과잉 산소량의 감소를 억제할 수 있다. 또한 과잉 산소로 인한 도전체(560)의 산화를 억제할 수 있다. 상기 금속 산화물로서는, 절연체(544)에 사용할 수 있는 재료를 사용하면 좋다.
게이트 전극으로서 기능하는 도전체(560)는, 도 17의 (A), (B)에서는 2층 구조로서 도시하였지만, 단층 구조이어도 좋고 3층 이상의 적층 구조이어도 좋다.
도전체(560a)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 도전체(560a)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(550)에 포함되는 산소에 의하여 도전체(560b)가 산화하여 도전율이 저하되는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다.
또한 도전체(560b)는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(560b)는 배선으로서도 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어, 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한 도전체(560b)는 적층 구조로 하여도 좋고, 예를 들어 타이타늄, 질화 타이타늄과 상기 도전성 재료의 적층 구조로 하여도 좋다.
절연체(580)는 절연체(544)를 개재(介在)하여 도전체(542) 위에 제공된다. 절연체(580)는 과잉 산소 영역을 가지는 것이 바람직하다. 예를 들어, 절연체(580)로서 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 또는 수지 등을 가지는 것이 바람직하다. 특히 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 바람직하다. 특히 산화 실리콘 및 공공을 가지는 산화 실리콘은 나중의 공정에서 용이하게 과잉 산소 영역을 형성할 수 있으므로 바람직하다.
절연체(580)는 과잉 산소 영역을 가지는 것이 바람직하다. 가열에 의하여 산소가 방출되는 절연체(580)를 산화물(530c)과 접하여 제공함으로써, 절연체(580) 내의 산소를 산화물(530c)을 통하여 산화물(530)로 효율적으로 공급할 수 있다. 또한 절연체(580) 내의 물 또는 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다.
절연체(580)의 개구는 도전체(542a)와 도전체(542b) 사이의 영역과 중첩하여 형성된다. 이에 의하여, 도전체(560)는 절연체(580)의 개구, 및 도전체(542a)와 도전체(542b) 사이에 끼워진 영역에 매립되도록 형성된다.
반도체 장치를 미세화함에 있어서, 게이트 길이를 짧게 하는 것이 요구되지만, 도전체(560)의 도전성이 낮아지지 않도록 할 필요가 있다. 이를 위하여 도전체(560)의 막 두께를 두껍게 하면, 도전체(560)는 종횡비가 높은 형상이 될 수 있다. 본 실시형태에서는, 도전체(560)를 절연체(580)의 개구에 매립되도록 제공하기 때문에, 도전체(560)를 종횡비가 높은 형상으로 하여도 공정 중에 도전체(560)가 무너지는 일 없이 형성할 수 있다.
절연체(574)는 절연체(580)의 상면, 도전체(560)의 상면, 및 절연체(550)의 상면에 접하여 제공되는 것이 바람직하다. 절연체(574)를 스퍼터링법으로 성막함으로써, 절연체(550) 및 절연체(580)에 과잉 산소 영역을 제공할 수 있다. 이로써 이 과잉 산소 영역으로부터 산화물(530) 내에 산소를 공급할 수 있다.
예를 들어, 절연체(574)로서 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 또는 마그네슘 등에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다.
특히, 산화 알루미늄은 배리어성이 높고, 0.5nm 이상 3.0nm 이하의 박막이어도, 수소 및 질소의 확산을 억제할 수 있다. 따라서, 스퍼터링법으로 성막한 산화 알루미늄은 산소 공급원이면서 수소 등의 불순물의 배리어막으로서의 기능도 가질 수 있다.
또한 절연체(574) 위에 층간막으로서 기능하는 절연체(581)를 제공하는 것이 바람직하다. 절연체(581)는 절연체(524) 등과 마찬가지로, 막 내의 물 또는 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다.
또한 절연체(581), 절연체(574), 절연체(580), 및 절연체(544)에 형성된 개구에 도전체(540a) 및 도전체(540b)를 배치한다. 도전체(540a) 및 도전체(540b)는 도전체(560)를 사이에 두고 대향하여 제공된다. 도전체(540a) 및 도전체(540b)는 트랜지스터(500)와 접속되는 플러그 또는 배선으로서의 기능을 가진다.
본 구조를 사용함으로써, 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치에서, 전기 특성의 변동을 억제하면서 신뢰성을 향상시킬 수 있다. 또는 온 전류가 큰 산화물 반도체를 가지는 트랜지스터를 제공할 수 있다. 또는 오프 전류가 작은 산화물 반도체를 가지는 트랜지스터를 제공할 수 있다. 또는 소비전력이 저감된 반도체 장치를 제공할 수 있다. 또는 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치에서 미세화 또는 고집적화를 도모할 수 있다.
또한 본 실시형태에 나타내는 반도체 장치의 트랜지스터(500)는 상기 구조에 한정되는 것은 아니다. 이하 트랜지스터(500)에 사용할 수 있는 구조예에 대하여 설명한다.
<트랜지스터의 구조예 1>
도 18의 (A), (B), 및 (C)를 사용하여 트랜지스터(510A)의 구조예에 대하여 설명한다. 도 18의 (A)는 트랜지스터(510A)의 상면도이다. 도 18의 (B)는 도 18의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 18의 (C)는 도 18의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 18의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
도 18의 (A), (B), 및 (C)에는 트랜지스터(510A)와, 층간막으로서 기능하는 절연체(511), 절연체(512), 절연체(514), 절연체(516), 절연체(580), 절연체(582), 및 절연체(584)를 나타내었다. 또한 트랜지스터(510A)와 전기적으로 접속되고, 콘택트 플러그로서 기능하는 도전체(546)(도전체(546a) 및 도전체(546b))를 나타내었다.
트랜지스터(510A)는 게이트 전극으로서 기능하는 도전체(560)(도전체(560a) 및 도전체(560b))와, 게이트 절연막으로서 기능하는 절연체(550)와, 채널이 형성되는 영역을 가지는 산화물(530)(산화물(530a), 산화물(530b), 및 산화물(530c))과, 소스 및 드레인 중 한쪽으로서 기능하는 도전체(542a)와, 소스 및 드레인 중 다른 쪽으로서 기능하는 도전체(542b)와, 절연체(574)를 가진다.
또한 도 18의 (A), (B), 및 (C)에 도시된 트랜지스터(510A)에서는 산화물(530c), 절연체(550), 및 도전체(560)가 절연체(580)에 제공된 개구부 내에 절연체(574)를 개재하여 배치된다. 또한 산화물(530c), 절연체(550), 및 도전체(560)는 도전체(542a)와 도전체(542b) 사이에 배치된다.
절연체(511) 및 절연체(512)는 층간막으로서 기능한다.
층간막으로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는(Ba,Sr)TiO3(BST) 등의 절연체를 단층 또는 적층으로 사용할 수 있다. 또는 이들 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
예를 들어 절연체(511)는 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터(510A)에 혼입되는 것을 억제하는 배리어막으로서 기능하는 것이 바람직하다. 따라서 절연체(511)에는 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또한 예를 들어 절연체(511)로서 산화 알루미늄이나 질화 실리콘 등을 사용하여도 좋다. 상기 구성에 의하여 수소, 물 등의 불순물이 절연체(511)보다 기판 측으로부터 트랜지스터(510A) 측으로 확산되는 것을 억제할 수 있다.
예를 들어 절연체(512)는 절연체(511)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
트랜지스터(510A)에서 도전체(560)는 게이트 전극으로서 기능하는 경우가 있다.
절연체(514) 및 절연체(516)는 절연체(511) 또는 절연체(512)와 마찬가지로 층간막으로서 기능한다. 예를 들어 절연체(514)는 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터(510A)에 혼입되는 것을 억제하는 배리어막으로서 기능하는 것이 바람직하다. 상기 구성에 의하여 수소, 물 등의 불순물이 절연체(514)보다 기판 측으로부터 트랜지스터(510A) 측으로 확산되는 것을 억제할 수 있다. 또한 예를 들어 절연체(516)는 절연체(514)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
또한 절연체(522)는 배리어성을 가지는 것이 바람직하다. 절연체(522)가 배리어성을 가짐으로써, 트랜지스터(510A)의 주변부로부터 트랜지스터(510A)로의 수소 등의 불순물의 혼입을 억제하는 층으로서 기능한다.
절연체(522)에는 예를 들어 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트), 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는(Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함하는 절연체를 단층 또는 적층으로 사용하는 것이 바람직하다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연막의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 게이트 절연막으로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위의 저감이 가능하게 된다.
예를 들어 절연체(521)는 열적으로 안정적인 것이 바람직하다. 예를 들어 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에, high-k 재료의 절연체와 절연체(522)를 조합함으로써, 열적으로 안정적이며 비유전율이 높은 적층 구조로 할 수 있다.
채널 형성 영역으로서 기능하는 영역을 가지는 산화물(530)은 산화물(530a)과, 산화물(530a) 위의 산화물(530b)과, 산화물(530b) 위의 산화물(530c)을 가진다. 산화물(530b) 아래에 산화물(530a)을 가짐으로써, 산화물(530a)보다 아래쪽에 형성된 구조물로부터 산화물(530b)로의 불순물의 확산을 억제할 수 있다. 또한 산화물(530b) 위에 산화물(530c)을 가짐으로써, 산화물(530c)보다 위쪽에 형성된 구조물로부터 산화물(530b)로의 불순물의 확산을 억제할 수 있다. 산화물(530)로서 상술한 금속 산화물의 1종인 산화물 반도체를 사용할 수 있다.
또한 산화물(530c)은 절연체(580)에 제공된 개구부 내에 절연체(574)를 개재하여 제공되는 것이 바람직하다. 절연체(574)가 배리어성을 가지는 경우, 절연체(580)로부터의 불순물이 산화물(530)로 확산되는 것을 억제할 수 있다.
도전체(542)는 한쪽이 소스 전극으로서 기능하고 다른 쪽이 드레인 전극으로서 기능한다.
도전체(542a)와 도전체(542b)에는 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 또는 텅스텐 등의 금속, 또는 이를 주성분으로 하는 합금을 사용할 수 있다. 특히 질화 탄탈럼 등의 금속 질화물막은 수소 또는 산소에 대한 배리어성이 있고, 또한 내산화성이 높기 때문에 바람직하다.
또한 도 18의 (A), (B), 및 (C)에는 단층 구조를 나타내었지만, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 질화 탄탈럼막과 텅스텐막을 적층하는 것이 좋다. 또한 타이타늄막과 알루미늄막을 적층하여도 좋다. 또한 텅스텐막 위에 알루미늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 타이타늄막 위에 구리막을 적층하는 2층 구조, 텅스텐막 위에 구리막을 적층하는 2층 구조로 하여도 좋다.
또한 타이타늄막 또는 질화 타이타늄막과, 그 타이타늄막 또는 질화 타이타늄막 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 그 위에 타이타늄막 또는 질화 타이타늄막을 더 형성하는 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막과, 그 몰리브데넘막 또는 질화 몰리브데넘막 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 그 위에 몰리브데넘막 또는 질화 몰리브데넘막을 더 형성하는 3층 구조 등이 있다. 또한 산화 인듐, 산화 주석, 또는 산화 아연을 포함하는 투명 도전 재료를 사용하여도 좋다.
또한 도전체(542) 위에 배리어층을 제공하여도 좋다. 배리어층은 산소 또는 수소에 대하여 배리어성을 가지는 물질을 사용하는 것이 바람직하다. 상기 구성에 의하여 절연체(574)를 성막할 때 도전체(542)가 산화되는 것을 억제할 수 있다.
배리어층에는 예를 들어 금속 산화물을 사용할 수 있다. 특히 산화 알루미늄, 산화 하프늄, 산화 갈륨 등, 산소나 수소에 대하여 배리어성이 있는 절연막을 사용하는 것이 바람직하다. 또한 CVD법으로 형성한 질화 실리콘을 사용하여도 좋다.
배리어층을 가짐으로써 도전체(542)의 재료 선택의 폭을 넓힐 수 있다. 예를 들어, 도전체(542)에 텅스텐이나 알루미늄 등의 내산화성이 낮으면서도 도전성이 높은 재료를 사용할 수 있다. 또한 예를 들어 성막 또는 가공이 쉬운 도전체를 사용할 수 있다.
절연체(550)는 게이트 절연막으로서 기능한다. 절연체(550)는 절연체(580)에 제공된 개구부 내에 산화물(530c) 및 절연체(574)를 개재하여 제공되는 것이 바람직하다.
트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연막의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 이 경우, 절연체(550)는 적층 구조로 하여도 좋다. 게이트 절연막으로서 기능하는 절연체를 high-k 재료와 열적으로 안정적인 재료의 적층 구조로 함으로써, 물리 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위의 저감이 가능하게 된다. 또한 열적으로 안정적이며 비유전율이 높은 적층 구조로 할 수 있다.
게이트 전극으로서 기능하는 도전체(560)는 도전체(560a) 및 도전체(560a) 위의 도전체(560b)를 가진다. 도전체(560a)에는 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또한 본 명세서에서, 불순물 또는 산소의 확산을 억제하는 기능이란, 상기 불순물 및 상기 산소 중 어느 하나 또는 모두의 확산을 억제하는 기능으로 한다.
도전체(560a)가 산소의 확산을 억제하는 기능을 가짐으로써, 도전체(560b)의 재료 선택성을 향상시킬 수 있다. 즉 도전체(560a)를 가짐으로써, 도전체(560b)의 산화가 억제되고, 도전율이 저하되는 것을 방지할 수 있다.
산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 또한 도전체(560a)로서, 산화물(530)로서 사용할 수 있는 산화물 반도체를 사용할 수 있다. 그 경우, 도전체(560b)를 스퍼터링법으로 성막함으로써, 도전체(560a)의 전기 저항값을 저하시켜 도전체로 할 수 있다. 이것을 OC(Oxide Conductor) 전극이라고 부를 수 있다.
도전체(560b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(560)는 배선으로서 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어, 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한 도전체(560b)는 적층 구조로 하여도 좋고, 예를 들어 타이타늄, 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
절연체(580)와 트랜지스터(510A) 사이에 절연체(574)를 배치한다. 절연체(574)에는 물 또는 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연성 재료를 사용하면 좋다. 예를 들어, 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 또한 이 외에도, 예를 들어 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 혹은 질화 실리콘 등을 사용할 수 있다.
절연체(574)를 가짐으로써, 절연체(580)가 가지는 물 및 수소 등의 불순물이 산화물(530c), 절연체(550)를 통하여 산화물(530b)로 확산되는 것을 억제할 수 있다. 또한 절연체(580)가 가지는 과잉 산소에 의하여, 도전체(560)가 산화되는 것을 억제할 수 있다.
절연체(580), 절연체(582), 및 절연체(584)는 층간막으로서 기능한다.
절연체(582)는 절연체(514)와 마찬가지로, 물 또는 수소 등의 불순물이 외부로부터 트랜지스터(510A)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다.
또한 절연체(580) 및 절연체(584)는 절연체(516)와 마찬가지로, 절연체(582)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
또한 트랜지스터(510A)는 절연체(580), 절연체(582), 및 절연체(584)에 매립된 도전체(546) 등의 플러그나 배선을 통하여 다른 구조와 전기적으로 접속되어도 좋다.
또한 도전체(546)의 재료로서는, 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를 단층으로, 또는 적층하여 사용할 수 있다. 예를 들어 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하다. 또는 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써 배선 저항을 낮출 수 있다.
예를 들어, 도전체(546)로서는, 예를 들어 수소 및 산소에 대하여 배리어성을 가지는 도전체인 질화 탄탈럼 등과, 도전성이 높은 텅스텐의 적층 구조를 사용함으로써, 배선으로서의 도전성을 유지한 채, 외부로부터의 불순물의 확산을 억제할 수 있다.
상기 구조를 가짐으로써, 온 전류가 큰 산화물 반도체를 가지는 트랜지스터를 가지는 반도체 장치를 제공할 수 있다. 또는 오프 전류가 작은 산화물 반도체를 가지는 트랜지스터를 가지는 반도체 장치를 제공할 수 있다. 또는 전기 특성의 변동을 억제하여, 안정된 전기 특성을 가지면서 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
<트랜지스터의 구조예 2>
도 19의 (A), (B), 및 (C)를 사용하여 트랜지스터(510B)의 구조예에 대하여 설명한다. 도 19의 (A)는 트랜지스터(510B)의 상면도이다. 도 19의 (B)는 도 19의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 19의 (C)는 도 19의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 19의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 구성 요소를 생략하여 도시하였다.
트랜지스터(510B)는 트랜지스터(510A)의 변형예이다. 따라서 설명의 반복을 방지하기 위하여 트랜지스터(510A)와 상이한 점에 대하여 주로 설명한다.
트랜지스터(510B)는 도전체(542)(도전체(542a) 및 도전체(542b))와 산화물(530c), 절연체(550), 및 도전체(560)가 중첩되는 영역을 가진다. 상기 구조로 함으로써, 온 전류가 큰 트랜지스터를 제공할 수 있다. 또한 제어성이 높은 트랜지스터를 제공할 수 있다.
게이트 전극으로서 기능하는 도전체(560)는 도전체(560a) 및 도전체(560a) 위의 도전체(560b)를 가진다. 도전체(560a)에는 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
도전체(560a)가 산소의 확산을 억제하는 기능을 가짐으로써, 도전체(560b)의 재료 선택성을 향상시킬 수 있다. 즉 도전체(560a)를 가짐으로써, 도전체(560b)의 산화가 억제되고, 도전율이 저하되는 것을 방지할 수 있다.
또한 도전체(560)의 상면 및 측면, 절연체(550)의 측면, 및 산화물(530c)의 측면을 덮도록 절연체(574)를 제공하는 것이 바람직하다. 또한 절연체(574)에는 물 또는 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연성 재료를 사용하면 좋다. 예를 들어, 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 또한 이 외에도, 예를 들어 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 혹은 질화 실리콘 등을 사용할 수 있다.
절연체(574)를 제공함으로써 도전체(560)의 산화를 억제할 수 있다. 또한 절연체(574)를 가짐으로써 절연체(580)가 가지는 물 및 수소 등의 불순물이 트랜지스터(510B)로 확산되는 것을 억제할 수 있다.
또한 도전체(546)와 절연체(580) 사이에 배리어성을 가지는 절연체(576)(절연체(576a) 및 절연체(576b))를 배치하여도 좋다. 절연체(576)를 제공함으로써, 절연체(580)의 산소가 도전체(546)와 반응하여 도전체(546)가 산화되는 것을 억제할 수 있다.
또한 배리어성을 가지는 절연체(576)를 제공함으로써, 플러그나 배선에 사용되는 도전체의 재료 선택의 폭을 넓힐 수 있다. 예를 들어 산소를 흡수하는 성질을 가지면서도 도전성이 높은 금속 재료를 도전체(546)에 사용함으로써, 저소비전력의 반도체 장치를 제공할 수 있다. 구체적으로는 텅스텐이나 알루미늄 등의 내산화성이 낮으면서도 도전성이 높은 재료를 사용할 수 있다. 또한 예를 들어 성막 또는 가공이 쉬운 도전체를 사용할 수 있다.
<트랜지스터의 구조예 3>
도 20의 (A), (B), 및 (C)를 사용하여 트랜지스터(510C)의 구조예에 대하여 설명한다. 도 20의 (A)는 트랜지스터(510C)의 상면도이다. 도 20의 (B)는 도 20의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 20의 (C)는 도 20의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 20의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(510C)는 트랜지스터(510A)의 변형예이다. 따라서 설명의 반복을 방지하기 위하여 트랜지스터(510A)와 상이한 점에 대하여 주로 설명한다.
도 20의 (A), (B), 및 (C)에 도시된 트랜지스터(510C)는 도전체(542a)와 산화물(530b) 사이에 도전체(547a)가 배치되고, 도전체(542b)와 산화물(530b) 사이에 도전체(547b)가 배치되어 있다. 여기서 도전체(542a)(도전체(542b))는 도전체(547a)(도전체(547b))의 상면 및 도전체(560) 측의 측면을 넘어 연장되고, 산화물(530b)의 상면에 접하는 영역을 가진다. 여기서, 도전체(547)에는 도전체(542)에 사용될 수 있는 도전체를 사용하면 좋다. 또한 도전체(547)의 막 두께는 적어도 도전체(542)보다 두꺼운 것이 바람직하다.
도 20의 (A), (B), 및 (C)에 도시된 트랜지스터(510C)는 상기와 같은 구성을 가짐으로써 트랜지스터(510A)보다 도전체(542)를 도전체(560)에 가깝게 할 수 있다. 또는 도전체(542a)의 단부 및 도전체(542b)의 단부와 도전체(560)를 중첩시킬 수 있다. 이로써, 트랜지스터(510C)의 실질적인 채널 길이를 짧게 하여, 온 전류 및 주파수 특성의 향상을 도모할 수 있다.
또한 도전체(547a)(도전체(547b))는 도전체(542a)(도전체(542b))와 중첩하여 제공되는 것이 바람직하다. 이와 같은 구성으로 함으로써, 도전체(546a)(도전체(546b))를 매립하는 개구를 형성하는 에칭에 있어서 도전체(547a)(도전체(547b))가 스토퍼로서 기능하고 산화물(530b)이 오버 에칭되는 것을 방지할 수 있다.
또한 도 20의 (A), (B), 및 (C)에 도시된 트랜지스터(510C)는 절연체(544) 위에 접하여 절연체(545)를 배치하는 구성으로 하여도 좋다. 절연체(544)로서는 물 또는 수소 등의 불순물이나 과잉 산소가 절연체(580) 측으로부터 트랜지스터(510C)에 혼입하는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 절연체(545)로서는 절연체(544)에 사용할 수 있는 절연체를 사용할 수 있다. 또한 절연체(544)로서는 예를 들어 질화 알루미늄, 질화 알루미늄 타이타늄, 질화 타이타늄, 질화 실리콘 또는 질화산화 실리콘 등의 질화물 절연체를 사용하여도 좋다.
<트랜지스터의 구조예 4>
도 21의 (A), (B), 및 (C)를 사용하여 트랜지스터(510D)의 구조예에 대하여 설명한다. 도 21의 (A)는 트랜지스터(510D)의 상면도이다. 도 21의 (B)는 도 21의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 21의 (C)는 도 21의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 21의 (A)의 상면도에서는 도면을 명료화하기 위하여 요소를 일부 생략하여 도시하였다.
트랜지스터(510D)는 상기 트랜지스터의 변형예이다. 따라서 설명의 반복을 피하기 위하여 상기 트랜지스터와 상이한 점에 대하여 주로 설명한다.
도 21의 (A) 내지 (C)에서는 산화물(530c) 위에 절연체(550)를 가지고, 절연체(550) 위에 금속 산화물(552)을 가진다. 또한 금속 산화물(552) 위에 도전체(560)를 가지고, 도전체(560) 위에 절연체(570)를 가진다. 또한 절연체(570) 위에 절연체(571)를 가진다.
금속 산화물(552)은 산소 확산을 억제하는 기능을 가지는 것이 바람직하다. 절연체(550)와 도전체(560) 사이에 산소의 확산을 억제하는 금속 산화물(552)을 제공함으로써 도전체(560)로의 산소의 확산이 억제된다. 즉 산화물(530)로 공급되는 산소량의 감소를 억제할 수 있다. 또한 산소로 인한 도전체(560)의 산화를 억제할 수 있다.
또한 금속 산화물(552)은 게이트의 일부로서의 기능을 가져도 좋다. 예를 들어 산화물(530)로서 사용할 수 있는 산화물 반도체를 금속 산화물(552)로서 사용할 수 있다. 그 경우, 도전체(560)를 스퍼터링법으로 성막함으로써, 금속 산화물(552)의 전기 저항값을 저하시켜 도전층으로 할 수 있다. 이것을 OC(Oxide Conductor) 전극이라고 부를 수 있다.
또한 금속 산화물(552)은 게이트 절연막의 일부로서의 기능을 가지는 경우가 있다. 따라서, 절연체(550)에 산화 실리콘이나 산화질화 실리콘을 사용하는 경우, 금속 산화물(552)은 비유전율이 높은 high-k 재료인 금속 산화물을 사용하는 것이 바람직하다. 상기 적층 구조로 함으로써, 열에 대하여 안정적이며 비유전율이 높은 적층 구조로 할 수 있다. 따라서 물리적 막 두께를 유지한 채, 트랜지스터 동작 시에 인가하는 게이트 전위의 저감화가 가능하게 된다. 또한 게이트 절연막으로서 기능하는 절연층의 등가 산화막 두께(EOT)의 박막화가 가능하게 된다.
트랜지스터(510D)에서, 금속 산화물(552)을 단층으로 나타내었지만, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어 게이트 전극의 일부로서 기능하는 금속 산화물과 게이트 절연막의 일부로서 기능하는 금속 산화물을 적층하여 제공하여도 좋다.
금속 산화물(552)을 가짐으로써, 게이트 전극으로서 기능하는 경우에는 도전체(560)로부터의 전계의 영향을 약하게 하지 않고, 트랜지스터(510D)의 온 전류의 향상을 도모할 수 있다. 또는 게이트 절연막으로서 기능하는 경우에는, 절연체(550)와 금속 산화물(552)의 물리적인 두께에 의하여 도전체(560)와 산화물(530) 사이의 거리를 유지함으로써, 도전체(560)와 산화물(530) 사이의 누설 전류를 억제할 수 있다. 따라서 절연체(550) 및 금속 산화물(552)의 적층 구조를 제공함으로써, 도전체(560)와 산화물(530) 사이의 물리적인 거리 및 도전체(560)로부터 산화물(530)에 가해지는 전계 강도를 용이하게 적절히 조정할 수 있다.
구체적으로는, 산화물(530)에 사용할 수 있는 산화물 반도체를 저저항화시킴으로써, 금속 산화물(552)로서 사용할 수 있다. 또는 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 또는 마그네슘 등 중에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다.
특히 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연층인 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 특히, 하프늄 알루미네이트는 산화 하프늄막보다 내열성이 높다. 그러므로, 나중의 공정에서의 열 처리에서 결정화되기 어렵기 때문에 바람직하다. 또한 금속 산화물(552)은 필수적인 구성이 아니다. 요구되는 트랜지스터 특성에 따라 적절히 설계하면 좋다.
절연체(570)는 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연성 재료를 사용하면 좋다. 예를 들어, 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 이로써, 절연체(570)보다 위쪽으로부터의 산소로 도전체(560)가 산화되는 것을 억제할 수 있다. 또한 절연체(570)보다 위쪽으로부터의 물 또는 수소 등의 불순물이 도전체(560) 및 절연체(550)를 통하여 산화물(230)에 혼입하는 것을 억제할 수 있다.
절연체(571)는 하드 마스크로서 기능한다. 절연체(571)를 제공함으로써, 도전체(560)를 가공할 때, 도전체(560)의 측면이 실질적으로 수직, 구체적으로는 도전체(560)의 측면과 기판 표면이 이루는 각을 75° 이상 100° 이하, 바람직하게는 80° 이상 95° 이하로 할 수 있다.
또한 절연체(571)에 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연성 재료를 사용함으로써, 배리어층으로서의 기능을 겸비시켜도 좋다. 그 경우, 절연체(570)는 제공하지 않아도 된다.
절연체(571)를 하드 마스크로서 사용하여 절연체(570), 도전체(560), 금속 산화물(552), 절연체(550), 및 산화물(530c)의 일부를 선택적으로 제거함으로써, 이들 측면을 실질적으로 일치시키고, 또한 산화물(530b)의 표면의 일부를 노출시킬 수 있다.
또한 트랜지스터(510D)는 노출된 산화물(530b) 표면의 일부에 영역(531a) 및 영역(531b)을 가진다. 영역(531a) 및 영역(531b) 중 한쪽은 소스 영역으로서 기능하고, 다른 쪽은 드레인 영역으로서 기능한다.
영역(531a) 및 영역(531b)의 형성은 예를 들어 이온 주입법, 이온 도핑법, 플라스마 잠입 이온 주입법, 또는 플라스마 처리 등을 사용하여, 노출된 산화물(530b) 표면에 인 또는 보론 등의 불순물 원소를 도입함으로써 실현할 수 있다. 또한 본 실시형태 등에서 "불순물 원소"란 주성분 원소 이외의 원소를 가리킨다.
또한 산화물(530b) 표면의 일부를 노출시킨 후에 금속막을 성막하고, 그 후 가열 처리함으로써, 상기 금속막에 포함되는 원소를 산화물(530b)로 확산시켜 영역(531a) 및 영역(531b)을 형성할 수도 있다.
산화물(530b)의 불순물 원소가 도입된 영역은 전기 저항률이 저하한다. 그러므로 영역(531a) 및 영역(531b)을 '불순물 영역' 또는 '저저항 영역'이라고 하는 경우가 있다.
절연체(571) 및/또는 도전체(560)를 마스크로서 사용함으로써, 영역(531a) 및 영역(531b)을 자기 정합(셀프 얼라인먼트)적으로 형성할 수 있다. 따라서, 영역(531a) 및/또는 영역(531b)과 도전체(560)가 중첩되지 않으므로, 기생 용량을 저감할 수 있다. 또한 채널 형성 영역과 소스 드레인 영역(영역(531a) 또는 영역(531b)) 사이에 오프셋 영역이 형성되지 않는다. 영역(531a) 및 영역(531b)을 자기 정합(셀프 얼라인먼트)적으로 형성함으로써, 온 전류의 증가, 문턱 전압의 저감, 동작 주파수의 향상 등을 실현할 수 있다.
또한 오프 전류를 더 저감하기 위하여 채널 형성 영역과 소스 드레인 영역 사이에 오프셋 영역을 제공하여도 좋다. 오프셋 영역이란, 전기 저항률이 높은 영역이고, 상술한 불순물 원소의 도입이 수행되지 않는 영역이다. 오프셋 영역의 형성은, 절연체(575)의 형성 후에 상술한 불순물 원소의 도입을 수행함으로써 실현할 수 있다. 이 경우, 절연체(575)도 절연체(571) 등과 마찬가지로 마스크로서 기능한다. 따라서, 산화물(530b)의 절연체(575)와 중첩되는 영역에 불순물 원소가 도입되지 않고, 상기 영역의 전기 저항률을 높게 유지할 수 있다.
또한 트랜지스터(510D)는 절연체(570), 도전체(560), 금속 산화물(552), 절연체(550), 및 산화물(530c)의 측면에 절연체(575)를 가진다. 절연체(575)는 비유전율이 낮은 절연체인 것이 바람직하다. 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공(空孔)을 가지는 산화 실리콘, 또는 수지 등인 것이 바람직하다. 특히 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 공공을 가지는 산화 실리콘을 절연체(575)에 사용하면, 추후의 공정에서 절연체(575) 중에 과잉 산소 영역을 용이하게 형성할 수 있기 때문에 바람직하다. 또한 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 바람직하다. 또한 절연체(575)는 산소를 확산시키는 기능을 가지는 것이 바람직하다.
또한 트랜지스터(510D)는 절연체(575), 산화물(530) 위에 절연체(574)를 가진다. 절연체(574)는 스퍼터링법을 사용하여 성막되는 것이 바람직하다. 스퍼터링법을 사용함으로써, 물 또는 수소 등의 불순물이 적은 절연체를 성막할 수 있다. 예를 들어, 절연체(574)로서 산화 알루미늄을 사용하는 것이 좋다.
또한 스퍼터링법을 사용한 산화막은 피성막 구조체에서 수소를 추출하는 경우가 있다. 따라서 절연체(574)가 산화물(230) 및 절연체(575)로부터 수소 및 물을 흡수함으로써, 산화물(230) 및 절연체(575)의 수소 농도를 저감할 수 있다.
<트랜지스터의 구조예 5>
도 22의 (A) 내지 (C)를 사용하여 트랜지스터(510E)의 구조예에 대하여 설명한다. 도 22의 (A)는 트랜지스터(510E)의 상면도이다. 도 22의 (B)는 도 22의 (A)에 일점쇄선 L1-L2로 나타낸 부분의 단면도이다. 도 22의 (C)는 도 22의 (A)에 일점쇄선 W1-W2로 나타낸 부분의 단면도이다. 또한 도 22의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
트랜지스터(510E)는 상기 트랜지스터의 변형예이다. 따라서 설명의 반복을 피하기 위하여 상기 트랜지스터와 상이한 점에 대하여 주로 설명한다.
도 22의 (A) 내지 (C)에서는 도전체(542)를 제공하지 않고, 노출된 산화물(530b) 표면의 일부에 영역(531a) 및 영역(531b)을 가진다. 영역(531a) 및 영역(531b) 중 한쪽은 소스 영역으로서 기능하고, 다른 쪽은 드레인 영역으로서 기능한다. 또한 산화물(530b)과 절연체(574) 사이에 절연체(573)를 가진다.
도 22의 (A) 내지 (C)에 도시된 영역(531)(영역(531a) 및 영역(531b))은 산화물(530b)에 하기 원소가 첨가된 영역이다. 영역(531)은 예를 들어 더미 게이트를 사용함으로써 형성할 수 있다.
구체적으로는 산화물(530b) 위에 더미 게이트를 제공하고, 상기 더미 게이트를 마스크로서 사용하고, 상기 산화물(530b)을 저저항화시키는 원소를 첨가하면 좋다. 즉 산화물(530)이 더미 게이트와 중첩되지 않은 영역에 상기 원소가 첨가되어 영역(531)이 형성된다. 또한 상기 원소의 첨가 방법으로서는 이온화된 원료 가스를 질량 분리하여 첨가하는 이온 주입법, 이온화된 원료 가스를 질량 분리하지 않고 첨가하는 이온 도핑법, 플라스마 잠입 이온 주입법 등을 사용할 수 있다.
또한 산화물(530)을 저저항화시키하는 원소로서는 대표적으로는 붕소 또는 인을 들 수 있다. 또한 수소, 탄소, 질소, 플루오린, 황, 염소, 타이타늄, 희가스 등을 사용하여도 좋다. 희가스의 대표적인 예로서는 헬륨, 네온, 아르곤, 크립톤, 및 제논 등이 있다. 상기 원소의 농도는 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry) 등을 사용하여 측정하면 좋다.
특히, 붕소 및 인은 비정질 실리콘 또는 저온 폴리실리콘의 제조 라인의 장치를 사용할 수 있기 때문에 바람직하다. 기존의 설비를 전용할 수 있어, 설비 투자를 억제할 수 있다.
이어서, 산화물(530b) 및 더미 게이트 위에 절연체(573)가 되는 절연막 및 절연체(574)가 되는 절연막을 성막하여도 좋다. 절연체(573)가 되는 절연막 및 절연체(574)가 되는 절연막을 적층하여 제공함으로써, 영역(531)과 산화물(530c) 및 절연체(550)가 중첩되는 영역을 제공할 수 있다.
구체적으로는 절연체(574)가 되는 절연막 위에 절연체(580)가 되는 절연막을 제공한 후, 절연체(580)가 되는 절연막에 CMP(Chemical Mechanical Polishing) 처리를 수행함으로써, 절연체(580)가 되는 절연막의 일부를 제거하여 더미 게이트를 노출시킨다. 이어서 더미 게이트를 제거할 때, 더미 게이트와 접하는 절연체(573)의 일부도 제거하는 것이 좋다. 따라서, 절연체(580)에 제공된 개구부의 측면에는 절연체(574) 및 절연체(573)가 노출되고, 상기 개구부의 저면에는 산화물(530b)에 제공된 영역(531)의 일부가 노출된다. 다음으로 상기 개구부에 산화물(530c)이 되는 산화막, 절연체(550)가 되는 절연막, 및 도전체(560)가 되는 도전막을 순차적으로 성막한 후, 절연체(580)가 노출될 때까지 CMP 처리 등에 의하여 산화물(530c)이 되는 산화막, 절연체(550)가 되는 절연막, 및 도전체(560)가 되는 도전막의 일부를 제거함으로써, 도 22의 (A) 내지 (C)에 도시된 트랜지스터를 형성할 수 있다.
또한 절연체(573) 및 절연체(574)는 필수적인 구성이 아니다. 요구되는 트랜지스터 특성에 따라 적절히 설계하면 좋다.
도 22의 (A) 내지 (C)에 도시된 트랜지스터에는 기존의 장치를 전용할 수 있고, 또한 도전체(542)를 제공하지 않기 때문에 비용의 저감을 도모할 수 있다.
또한 본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 상기 실시형태에서 설명한 반도체 장치를 사용할 수 있는 전자 장치의 일례에 대하여 설명한다.
본 발명의 일 형태에 따른 반도체 장치는 다양한 전자 장치에 탑재할 수 있다. 특히 본 발명의 일 형태에 따른 반도체 장치는 고온 환경하에서 취급되는 것이 상정되는 전자 장치 내의 제어 프로세서용의 IC로서 사용할 수 있다. 전자 장치의 예로서는 예를 들어 차량 등의 이동체 외에 청소기, 전자 레인지, 전자 오븐, 밥솥, 온수기, IH 조리기, 워터 서버, 에어컨을 포함하는 냉난방 기구, 세탁기, 건조기, 오디오 비주얼 기기(audio visual appliance) 등을 들 수 있다.
도 23의 (A) 내지 (D)에는 전자 장치의 예를 도시하였다.
도 23의 (A)는 이동체의 일례인 자동차(5700)를 도시한 도면이다. 상기 실시형태에서 설명한 반도체 장치는 자동차(5700) 내의 센서나 작동기(actuator) 등의 장치를 제어하는 제어 시스템에 사용할 수 있다.
도 23의 (B)는 이동체의 일례인 전동 이륜차(5800)를 도시한 도면이다. 상기 실시형태에서 설명한 반도체 장치는 전동 이륜차(5800) 내의 센서나 작동기 등을 제어하는 제어 시스템, 또는 배터리의 매니지먼트 시스템에 사용할 수 있다.
또한 상기에서는 이동체의 일례로서 자동차, 전동 이륜차에 대하여 설명하였지만, 이동체는 자동차, 전동 이륜차에 한정되지 않는다. 예를 들어 이동체로서는 전철, 모노레일, 선박, 비행체(헬리콥터, 무인 항공기(드론), 비행기, 로켓) 등을 들 수도 있고, 이들 이동체에 본 발명의 일 형태에 따른 반도체 장치를 적용할 수 있다.
도 23의 (C)는 전자 장치의 일례인 전자 레인지(5900)를 도시한 것이다. 상술한 실시형태에서 설명한 반도체 장치는 전자 레인지(5900) 내의 전류를 흘리기 위한 파워 디바이스를 제어하기 위한 제어용 IC 등에 사용할 수 있다.
도 23의 (D)는 전자 장치의 일례인 전기 냉동 냉장고(6000)를 도시한 것이다. 상기 실시형태에서 설명한 반도체 장치는 전기 냉동 냉장고(6000) 내의 전류를 흘리기 위한 파워 디바이스를 제어하기 위한 제어용 IC 등에 사용할 수 있다.
본 발명의 일 형태에 따른 반도체 장치는 고온 환경하에서도 신뢰성이 우수한 동작을 가능하게 하는 것과 동시에 저소비전력화를 도모할 수 있다. 또한 전자 장치의 저소비전력화를 도모할 수 있다.
또한 본 실시형태는 본 명세서에 기재된 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(본 명세서 등의 기재에 관한 부기)
상기 실시형태 및 실시형태에서의 각 구성의 설명에 대하여, 이하에서 부기한다.
각 실시형태에 기재된 구성은 다른 실시형태에 기재된 구성과 적절히 조합하여 본 발명의 일 형태로 할 수 있다. 또한 하나의 실시형태 중에 복수의 구성예가 나타내어지는 경우에는, 구성예를 적절히 조합할 수 있다.
또한 어떤 하나의 실시형태에서 기재하는 내용(일부 내용이어도 좋음)은, 그 실시형태에서 설명하는 다른 내용(일부 내용이어도 좋음) 및/또는 하나 또는 복수의 다른 실시형태에서 설명하는 내용(일부 내용이어도 좋음)에 대하여 적용, 조합, 또는 치환 등을 수행할 수 있다.
또한 실시형태에서 설명하는 내용이란 각각의 실시형태에서 다양한 도면을 사용하여 설명하는 내용, 또는 명세서에 기재되는 문장을 사용하여 설명하는 내용을 가리킨다.
또한 어떤 하나의 실시형태에서 설명하는 도면(일부이어도 좋음)은, 그 도면의 다른 부분, 그 실시형태에서 설명하는 다른 도면(일부이어도 좋음), 및/또는 하나 또는 복수의 다른 실시형태에서 설명하는 도면(일부이어도 좋음)과 조합함으로써, 더 많은 도면을 구성할 수 있다.
또한 본 명세서 등에서, 블록도에서는 구성 요소를 기능마다 분류하고, 서로 독립적인 블록으로서 나타내었다. 그러나 실제의 회로 등에서는 구성 요소를 기능마다 분류하기가 어렵고, 하나의 회로에 복수의 기능이 관련되는 경우나, 복수의 회로에 하나의 기능이 관련되는 경우가 있을 수 있다. 따라서 블록도의 블록은, 명세서에서 설명한 구성 요소에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
또한 도면에서 크기, 층의 두께, 또는 영역은 설명의 편의상 임의의 크기로 나타낸 것이다. 따라서 그 스케일에 반드시 한정되는 것은 아니다. 또한 도면은 명확성을 기하기 위하여 모식적으로 나타낸 것이며, 도면에 나타난 형상 또는 값 등에 한정되지 않는다. 예를 들어 노이즈로 인한 신호, 전압, 또는 전류의 편차, 혹은 타이밍의 어긋남으로 인한 신호, 전압, 또는 전류의 편차 등을 포함할 수 있다.
본 명세서 등에서 트랜지스터의 접속 관계를 설명하는 경우, "소스 및 드레인 중 한쪽"(또는 제 1 전극 또는 제 1 단자), "소스 및 드레인 중 다른 쪽"(또는 제 2 전극 또는 제 2 단자)이라는 표기를 사용한다. 이는 트랜지스터의 소스와 드레인은 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문이다. 또한 트랜지스터의 소스와 드레인이라는 호칭은, 소스(드레인) 단자나 소스(드레인) 전극 등, 상황에 따라 적절히 바꿔 말할 수 있다.
또한 본 명세서 등에서 "전극"이나 "배선"이라는 용어는 이들 구성요소를 기능적으로 한정하는 것이 아니다. 예를 들어 "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한 "전극"이나 "배선"이라는 용어는 복수의 "전극"이나 "배선"이 일체가 되어 형성되어 있는 경우 등도 포함한다.
또한 본 명세서 등에서 전압과 전위는 적절히 바꿔 말할 수 있다. 전압은 기준이 되는 전위로부터의 전위차를 말하고, 예를 들어 기준이 되는 전위가 그라운드 전압(접지 전압)인 경우, 전압을 전위라고 바꿔 말할 수 있다. 그라운드 전위는 반드시 0V를 의미하는 것은 아니다. 또한 전위는 상대적인 것이고, 기준이 되는 전위에 따라서는 배선 등에 인가되는 전위를 변화시키는 경우가 있다.
또한 본 명세서 등에서 "막", "층" 등이라는 어구는, 경우에 따라 또는 상황에 따라 서로 교체할 수 있다. 예를 들어 "도전층"이라는 용어를 "도전막"이라는 용어로 변경할 수 있는 경우가 있다. 또는 예를 들어 "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
본 명세서 등에서 스위치란, 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 가지는 것을 말한다. 또는, 스위치란, 전류를 흘리는 경로를 선택하고 전환하는 기능을 가지는 것을 말한다.
본 명세서 등에서 채널 길이란, 예를 들어 트랜지스터의 상면도에서 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트가 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인 사이의 거리를 말한다.
본 명세서 등에서 채널 폭이란, 예를 들어 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 대향하는 부분의 길이를 말한다.
본 명세서 등에서 A와 B가 접속되어 있다란, A와 B가 직접 접속되어 있는 것 외에, 전기적으로 접속되어 있는 것을 포함하는 것으로 한다. 여기서 A와 B가 전기적으로 접속되어 있다란, A와 B 사이에 어떠한 전기적 작용을 가지는 대상물이 존재할 때, A와 B 사이에서 전기 신호의 수수를 가능하게 하는 것을 말한다.
IN1: 단자, IN2B: 단자, L1-L2: 일점쇄선, T1: 시각, T2: 시각, T3: 시각, T4: 시각, T5: 시각, T6: 시각, T7: 시각, T8: 시각, T11: 시각, T12: 시각, T13: 시각, T14: 시각, T21: 시각, T22: 시각, T23: 시각, T24: 시각, T25: 시각, T26: 시각, T27: 시각, 100: 반도체 장치, 100A: 반도체 장치, 101: 신호 생성 회로, 102: 논리 회로, 102B: 논리 회로, 102C: 논리 회로, 102D: 논리 회로, 102E: 논리 회로, 111: 트랜지스터, 112: 트랜지스터, 113: 트랜지스터, 114: 트랜지스터, 115: 트랜지스터, 121: 트랜지스터, 122: 트랜지스터, 123: 트랜지스터, 124: 트랜지스터, 125: 트랜지스터, 126: 트랜지스터, 127: 트랜지스터, 128: 트랜지스터, 131: 트랜지스터, 138: 트랜지스터, 151: 트랜지스터, 165: 트랜지스터, 201: 신호 처리 회로, 202: 논리 회로, 202A: 논리 회로, 202B: 논리 회로, 202C: 논리 회로, 202D: 논리 회로, 203: 스위치 회로, 203A: 스위치 회로, 203B: 스위치 회로, 203C: 스위치 회로, 203D: 스위치 회로, 230: 산화물, 300: 트랜지스터, 500: 트랜지스터, 510A: 트랜지스터, 510B: 트랜지스터, 510C: 트랜지스터, 510D: 트랜지스터, 510E: 트랜지스터, 511: 절연체, 512: 절연체, 514: 절연체, 516: 절연체, 520: 절연체, 521: 절연체, 522: 절연체, 524: 절연체, 530: 산화물, 530a: 산화물, 530b: 산화물, 530c: 산화물, 531: 영역, 531a: 영역, 531b: 영역, 540a: 도전체, 540b: 도전체, 542: 도전체, 542a: 도전체, 542b: 도전체, 543: 영역, 543a: 영역, 543b: 영역, 544: 절연체, 545: 절연체, 546: 도전체, 546a: 도전체, 546b: 도전체, 547: 도전체, 547a: 도전체, 547b: 도전체, 550: 절연체, 552: 금속 산화물, 560: 도전체, 560a: 도전체, 560b: 도전체, 570: 절연체, 571: 절연체, 573: 절연체, 574: 절연체, 575: 절연체, 576: 절연체, 576a: 절연체, 576b: 절연체, 580: 절연체, 581: 절연체, 582: 절연체, 584: 절연체, 5700: 자동차, 5800: 전동 이륜차, 5900: 전자 레인지, 6000: 전기 냉동 냉장고, 7000A: IC, 7000B: IC, 7001: 리드, 7002: 인쇄 기판, 7003A: 회로부, 7003B: 회로부, 7004: 실장 기판, 7031: OS 트랜지스터층, 7032: 배선층, 7033: OS 트랜지스터층

Claims (3)

  1. 반도체 장치로서,
    제 1 트랜지스터 내지 제 8 트랜지스터와, 제 1 배선 및 제 2 배선을 가지고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 1 출력 단자와 전기적으로 접속되고,
    상기 제 1 트랜지스터의 제 1 게이트는 제 1 입력 단자와 전기적으로 접속되고,
    상기 제 1 트랜지스터의 제 2 게이트는 상기 제 1 입력 단자와 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 2 배선과 전기적으로 접속되고,
    상기 제 2 트랜지스터의 제 1 게이트는 제 2 입력 단자와 전기적으로 접속되고,
    상기 제 2 트랜지스터의 제 2 게이트는 상기 제 2 입력 단자와 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 배선과 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 다른 쪽은 제 2 출력 단자와 전기적으로 접속되고,
    상기 제 3 트랜지스터의 제 1 게이트는 제 3 입력 단자와 전기적으로 접속되고,
    상기 제 3 트랜지스터의 제 2 게이트는 상기 제 3 입력 단자와 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 2 배선과 전기적으로 접속되고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 2 출력 단자와 전기적으로 접속되고,
    상기 제 4 트랜지스터의 제 1 게이트는 제 4 입력 단자와 전기적으로 접속되고,
    상기 제 4 트랜지스터의 제 2 게이트는 상기 제 4 입력 단자와 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 출력 단자와 전기적으로 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 1 배선과 전기적으로 접속되고,
    상기 제 5 트랜지스터의 제 1 게이트는 상기 제 3 입력 단자와 전기적으로 접속되고,
    상기 제 5 트랜지스터의 제 2 게이트는 상기 제 1 출력 단자와 전기적으로 접속되고,
    상기 제 6 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 1 출력 단자와 전기적으로 접속되고,
    상기 제 6 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 1 배선과 전기적으로 접속되고,
    상기 제 6 트랜지스터의 제 1 게이트는 상기 제 4 입력 단자와 전기적으로 접속되고,
    상기 제 6 트랜지스터의 제 2 게이트는 상기 제 1 출력 단자와 전기적으로 접속되고,
    상기 제 7 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 8 트랜지스터의 소스 및 드레인 중 한쪽과 전기적으로 접속되고,
    상기 제 7 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 1 배선과 전기적으로 접속되고,
    상기 제 7 트랜지스터의 제 1 게이트는 상기 제 1 입력 단자와 전기적으로 접속되고,
    상기 제 7 트랜지스터의 제 2 게이트는 상기 제 2 출력 단자와 전기적으로 접속되고,
    상기 제 8 트랜지스터의 소스 및 드레인 중 다른 쪽은 상기 제 2 출력 단자와 전기적으로 접속되고,
    상기 제 8 트랜지스터의 제 1 게이트는 상기 제 2 입력 단자와 전기적으로 접속되고,
    상기 제 8 트랜지스터의 제 2 게이트는 상기 제 2 출력 단자와 전기적으로 접속되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 배선에 공급되는 제 1 전위는 상기 제 2 배선에 공급되는 제 2 전위보다 높은, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 트랜지스터 내지 상기 제 8 트랜지스터의 각각은 채널 형성 영역에 금속 산화물을 가지는, 반도체 장치.
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