CN107464840A - 半导体器件及其制造方法 - Google Patents

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布兰丁·迪里耶
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Abstract

在制造半导体器件的方法中，第一半导体层和第二半导体层交替堆叠的堆叠结构形成在衬底上方。堆叠结构形成为鳍结构。牺牲栅极结构形成在鳍结构上方。鳍结构的被牺牲栅极结构覆盖的部分是沟道区。通过施加热量熔化第一半导体层，从而从沟道区去除第一半导体层并且形成由第一半导体的材料制成的源极/漏极区。形成介电层以覆盖源极/漏极区和牺牲栅极结构。去除牺牲栅极结构以暴露位于鳍结构的沟道区中的第二半导体层。在位于沟道区中的暴露的第二半导体层周围形成栅极介电层和栅电极层。本发明实施例涉及半导体集成电路，且更具体地涉及具有全环栅结构的半导体器件及其制造方法。

Description

半导体器件及其制造方法
技术领域
本发明实施例涉及半导体集成电路，且更具体地涉及具有全环栅结构的半导体器件及其制造方法。
背景技术
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如包括鳍式FET(Fin FET)和具有纳米线的全环栅(GAA)FET的多栅极场效应晶体管(FET)的三维设计的发展。在FinFET中，栅电极与沟道区的三个侧表面相邻，栅极介电层插入栅电极和沟道区之间。由于栅极结构在三个表面上围绕(包裹)鳍，晶体管基本上具有控制通过鳍或沟道区的电流的三个栅极。不幸的是，第四面，沟道的底部远离栅电极，因此没有在紧密的栅极控制下。相反，在GAAFET中，沟道区的全部侧表面均被栅电极围绕，由于更陡的亚阈值电流摆幅(SS)和更小的漏致势垒降低(DIBL)，这允许更充分的耗尽并且导致更少的短沟道效应。
随着晶体管尺寸持续地按比例缩小至亚10-15nm技术节点，需要进一步的改进GAAFET。
发明内容
根据本发明的一个实施例，提供了一种制造半导体器件的方法，包括：在衬底上方形成在第一方向上交替堆叠的第一半导体层和第二半导体层的堆叠结构；将所述堆叠结构图案化为在垂直于所述第一方向的第二方向上延伸的鳍结构；在所述鳍结构上方形成牺牲栅极结构，使得所述牺牲栅极结构覆盖所述鳍结构的部分，所述鳍结构的被所述牺牲栅极结构覆盖的所述部分是沟道区；通过施加热量熔化所述第一半导体层，从而从所述沟道区去除所述第一半导体层并且形成由所述第一半导体的材料制成的源极/漏极区；形成介电层以覆盖所述源极/漏极区和所述牺牲栅极结构；去除所述牺牲栅极结构以暴露位于所述鳍结构的所述沟道区中的所述第二半导体层；以及在位于所述沟道区中的暴露的所述第二半导体层周围形成栅极介电层和栅电极层，其中所述第一半导体层的熔点低于所述第二半导体层的熔点，以及所述施加热量不熔化所述第二半导体层。
根据本发明的另一实施例，还提供了一种制造半导体器件的方法，包括：在衬底上方形成在第一方向上交替堆叠的第一半导体层和第二半导体层的堆叠结构；将所述堆叠结构图案化为在垂直于所述第一方向的第二方向上延伸的鳍结构；形成隔离绝缘层，使得所述鳍结构的上部从所述隔离绝缘层暴露并且所述鳍结构的下部嵌入在所述隔离绝缘层中；在所述鳍结构上方形成牺牲栅极结构，使得所述牺牲栅极结构覆盖所述鳍结构的部分，所述鳍结构的被所述牺牲栅极结构覆盖的所述部分是沟道区；在所述牺牲栅极结构和未被所述牺牲栅极结构覆盖的所述鳍结构上方形成侧壁间隔件层；通过去除形成在未被所述牺牲栅极结构覆盖的所述鳍结构上的所述侧壁间隔件层以及去除所述第一半导体层和所述第二半导体层来使未被所述牺牲栅极结构覆盖的所述鳍结构凹进至所述衬底内；通过施加热量熔化所述第一半导体层，从而从所述沟道区去除所述第一半导体层并且形成由所述第一半导体的材料制成的源极/漏极区；形成介电层以覆盖所述源极/漏极区和所述牺牲栅极结构；去除所述牺牲栅极结构以暴露位于所述鳍结构的所述沟道区中的所述第二半导体层；以及在位于所述沟道区中的暴露的所述第二半导体层周围形成栅极介电层和栅电极层，其中所述第一半导体层的熔点低于所述第二半导体层的熔点，以及所述施加热量不熔化所述第二半导体层。
根据本发明的又一实施例，还提供了一种半导体器件，包括：设置在衬底上方的第一沟道层；设置在所述衬底上方的第一源极/漏极区；设置在所述第一沟道层上并且围绕所述第一沟道层的栅极介电层；以及设置在所述栅极介电层上并且围绕所述第一沟道层的栅电极层，其中：所述第一沟道层包括由第一半导体材料制成的半导体引线，所述第一源极/漏极区包括与所述第一半导体材料不同的第二半导体材料，以及所述第一源极/漏极区具有锥形结构，使得所述第一源极/漏极区的厚度随着与所述栅电极层的距离的增加而减小。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。需要强调的是，根据行业的标准实践，各个部件未按比例绘制，并且仅用于说明目的。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。
图1至图19C示出了根据本发明的一个实施例的用于制造GAA FET器件的示例性顺序工艺。
图20示出了一些半导体材料的熔点。
具体实施方式
以下公开内容提供了许多不同的实施例或实例以实现本发明的不同特征。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简明和清楚，各个部件可任意地以不同比例绘制。
此外，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。此外，术语“由...制成”可意指“包括”或“由...组成”。
图1至图19C示出了根据本发明的一个实施例的用于制造GAA FET器件的示例性顺序工艺。应该理解，可以在图1到图19C所示的工艺之前、期间和/或之后提供额外的操作，并且对于方法的额外的实施例，可将下面描述的一些操作替换或消除。操作/工艺的顺序可交换。
如图1所示，准备了衬底10。在一些实施例中，将杂质离子(掺杂剂)注入到半导体衬底10内以形成阱区。接下来，实施离子注入以防止穿透效应。在其他实施例中，未实施离子注入。
在一个实施例中，衬底10包括位于其至少表面部分的单晶半导体层。衬底10可以包括单晶半导体材料，诸如(但不限于)：Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP。在本实施例中，衬底10由Si制成。
衬底10可以包括位于其表面区域中的一个或多个缓冲层(未示出)。缓冲层可以用于逐渐改变从衬底到源极/漏极区的晶格常数。可以通过外延生长单晶半导体材料形成缓冲层，诸如(但不限于)：Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP。在具体实施例中，衬底10包括外延生长在硅衬底10上的硅锗(SiGe)缓冲层(未示出)。硅锗缓冲层的锗浓度可以从用于最底部缓冲层的30％(原子百分比)的锗增加到用于最顶部缓冲层的70％(原子百分比)的锗。此外，在一些实施例中，锗表面层(未示出)进一步外延形成在Si层上的缓冲层上。
衬底10可以包括已适当掺杂有杂质(例如，p-型或n-型电导率)的各个区域。例如，掺杂剂12是用于n型FinFET的硼(BF2)和用于p型FinFET的磷。
在图2中,堆叠半导体层形成在衬底10上方。堆叠半导体层包括第一半导体层20和第二半导体层25。此外，掩模层15形成在堆叠层上方。
第一半导体层20和第二半导体层25由具有彼此不同的晶格常数和彼此不同的熔点的材料制成，并可以包括一个或多个Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP层。
在一些实施例中，第一半导体层20和第二半导体层25由Si化合物、SiGe、Ge或Ge化合物制成。在本发明中，“M化合物”或“基于M的化合物”意思是大部分的化合物是M。在一些实施例中,第一半导体层20是SixGe1-x或Ge(x＝0)以及第二半导体层25是SiyGe1-y或Si(y＝1.0),其中x<y。在特定实施例中，第一半导体层20是Ge以及第二半导体层25是SixGe1-x，其中，0.1≤x≤0.32。在一些实施例中，第一半导体层20和第二半导体层25的至少一个由III-V族化合物半导体材料制成。
第一半导体层20的熔点低于第二半导体层25的熔点。第一半导体层20的熔点和第二半导体层25的熔点的差值为20℃或更多。在一些实施例中，该差值为50℃或更多，以及在特定实施例中，该差值为100℃或更多。图20中示出了各种材料的熔点。
在图2中，设置了5层第一半导体层20和6层第二半导体层25。然而，层数不限于5，并且可以小到1(每层)，并且在一些实施例中，形成2到10层的第一半导体层和2到10层的第二半导体层。通过调整堆叠层的数量，可以调整GAA FET器件的驱动电流。在一些实施例中，堆叠结构的最顶层是第二半导体层25。
第一半导体层20和第二半导体层25外延形成在衬底10上方。第一半导体层20的厚度可以等于或大于第二半导体层25的厚度，在一些实施例中，第一半导体层20的厚度在从约3nm至10nm的范围，并且在其他实施例中在从约4nm至约8nm的范围。在一些实施例中，第二半导体层25的厚度在从约1nm至8nm的范围，并且在其他实施例中在从约2nm至约6nm的范围。第一或第二半导体层的每个的厚度可以相同或不同。
在一些实施例中，底部的第一半导体层(最靠近衬底10的层)比其他的第一半导体层厚。在一些实施例中，底部的第一半导体层的厚度在从约10nm至50nm的范围，并且在其他实施例中在从约20nm至约40nm的范围。
在一些实施例中，掩模层15包括第一掩模层15A和第二掩模层15B。第一掩模层15A是由氧化硅制成的焊盘氧化物层，该焊盘氧化物层可以通过热氧化来形成。第二掩模层15B由氮化硅(SiN)制成，该氮化硅通过包括低压CVD(LPCVD)和等离子体增强CVD(PECVD)的化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)或其他合适的工艺来形成。通过包括光刻和蚀刻的图案化操作将掩模层15图案化为掩模图案。
其后,如图3所示,通过使用图案化的掩模层图案化第一和第二半导体层20、25的堆叠层,使得堆叠层形成为沿着X方向延伸的鳍结构30。在图3中，沿着Y方向布置两个鳍结构30。但是，鳍结构的数量不限制于，并可以小至1和3或更多。在一些实施例中，可以在鳍结构30的两侧上形成一个或多个伪鳍结构，以提高图案化操作中的图案保真度。
如图3所示，鳍结构30具有由堆叠半导体层20、25和阱部11组成的上部。
在一些实施例中，鳍结构的上部沿着Y方向的宽度W1在从约1nm至约20nm的范围内，以及在其他实施例中，W1可以在从约2nm至约10nm的范围内。鳍结构的高度H1(在Z方向上)在从约100nm至约200nm的范围内。
在形成鳍结构之后，在衬底上方形成包括一个或多个绝缘材料层的绝缘材料层41，使得鳍结构完全嵌入在绝缘层41中。用于绝缘层41的绝缘材料可以包括通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动的CVD形成的氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiCN、掺氟的硅酸盐玻璃(FSG)或低k介电材料。在形成绝缘层41之后可以实施退火操作。然后，如图4所示，实施诸如化学机械抛光(CMP)方法的平坦化操作和/或回蚀刻方法，从而使得最上面的第二半导体层25的顶面从绝缘材料层41暴露。
在一些实施例中，在形成如图4所示的绝缘材料层41之前在图3的结构上方形成第一衬层35,以在随后的工艺中保护鳍结构免受氧化。在一些实施例中，第一衬层35由SiN或基于氮化硅的材料(例如,SiON、SiCN或SiOCN)制成。
其后，如图5所示，凹进绝缘材料层41以形成隔离绝缘层40，从而暴露鳍结构30的上部。随着该操作，鳍结构30通过隔离绝缘层40彼此电隔离开，隔离绝缘层40也称作浅沟槽隔离(STI)。
在图5所示的实施例中，凹进绝缘材料层41直到暴露最下面的第一半导体材料层20。在其他实施例中，还部分地暴露阱层11的上部。第一半导体层20是牺牲层(随后被部分地去除)，以及第二半导体层25随后形成在GAA FET的沟道层内。
如图6所示,在形成隔离绝缘层40之后,形成牺牲栅极介电层52。牺牲栅极介电层52包括一个或多个诸如基于氧化硅的材料的绝缘材料层。在一个实施例中，通过使用CVD形成氧化硅。牺牲栅极介电层52的厚度在约1nm至约5nm的范围内。
图7示出了在暴露的鳍结构30上方形成牺牲栅极结构50之后的结构。牺牲栅极结构包括牺牲栅电极54和牺牲栅极介电层52。在鳍结构的部分(将成为沟道区)上方形成牺牲栅极结构50。牺牲栅极结构限定了GAA FET的沟道区。
如图7所示,通过在鳍结构上方毯式沉积牺牲介电层52，形成牺牲栅极结构50。然后，在牺牲栅极介电层上和鳍结构上方毯式沉积牺牲栅电极层，使得鳍结构完全嵌入牺牲栅电极层中。牺牲栅电极层包括硅，诸如多晶硅或非晶硅。在一些实施例中，牺牲栅电极层的厚度在约100nm至约200nm的范围内。在一些实施例中，牺牲栅电极层经受平坦化操作。使用CVD(包括LPCVD和PECVD)、PVD、ALD或其他合适的工艺沉积牺牲栅极介电层和牺牲栅电极层。然后,在牺牲栅电极层上方形成掩模层。掩模层包括焊盘SiN层56和氧化硅掩模层58。
然后,如图7所示，在掩模层上实施图案化操作,将牺牲栅电极层图案化为牺牲栅极结构50。牺牲栅极结构包括牺牲栅极介电层52、牺牲栅电极层54(例如，多晶硅)、焊盘SiN层56和氧化硅掩模层58。如图7所示,通过图案化牺牲栅极结构,第一和第二半导体层的堆叠层部分地暴露在牺牲栅极结构的相对两侧上,从而,限定源极/漏极区。在本发明中，源极和漏极可交换使用并且源极和漏极的结构基本相同。在图7中，形成一个牺牲栅极结构，牺牲栅极结构的数量不限于1。在一些实施例中，沿着X方向布置两个或更多的牺牲栅极结构。在特定实施例中，可以在牺牲栅极结构的两侧上形成一个或多个伪牺牲栅极结构，以提高图案保真度。牺牲栅极结构在第二方向上的宽度W2在从约5nm至约100nm的范围内，以及在其他实施例中，W2可以在从约10nm至约20nm的范围内。
如图8所示,在形成牺牲栅极结构之后,通过使用CVD或其他合适的方法共形地形成用于侧壁间隔件55的绝缘材料的毯状层53。以共形地方式沉积毯状结构53，使得毯状结构53形成为在各个表面(诸如侧壁、水平面和牺牲栅极结构的顶部)上具有相同的厚度。在一些实施例中，SiGe层53沉积为具有从约2nm至约10nm的厚度。在一个实施例中，毯式层53的绝缘材料是基于氮化硅的材料，诸如SiN、SiON、SiOCN或SiCN和它们的组合。
此外，如图9A至9C所示，侧壁间隔件55形成在牺牲栅极结构的相对两侧壁上，以及随后，使S/D区的鳍结构凹进至隔离绝缘层40的顶面下面。图9B是对应于图9A的区域A1和线X1-X1的截面图；以及图9C是对应于图9A的线Y1-Y1的截面图。在图9B中,示出了一个牺牲栅极结构50和临近的牺牲栅极结构50’的底部部分的截面,牺牲栅极结构50’在图9A中未示出。
在形成毯式结构53之后，例如，使用反应离子蚀刻(RIE)在毯式结构53上实施各向异性蚀刻。在各向异性蚀刻期间，从水平面上去除了大部分的绝缘材料，在垂直面(诸如，牺牲栅极结构的侧壁和暴露的鳍结构的侧壁)上保留了介电间隔件层。掩模层58可以从侧壁间隔件暴露。在一些实施例中，可以随后实施各向同性蚀刻以从暴露的鳍结构30的S/D区的上部去除绝缘材料。
随后，通过使用干蚀刻和/或湿蚀刻，使S/D区的鳍结构凹进至隔离绝缘层40的顶面下面。如图9A和9C所示，部分地保留形成在暴露的鳍结构的S/D区上的侧壁间隔件55。在其他实施例中，完全去除形成在暴露的鳍结构的S/D区上的侧壁间隔件55。在这个阶段，如图9B所示,位于牺牲栅极结构下方的第一和第二半导体层20、25的堆叠层的端部具有基本平坦的面,该面与侧壁间隔件55的侧壁齐平。在一些实施例中，轻微地水平地蚀刻第一和第二半导体层20、25的堆叠层的端部。在特定实施例中，没有凹进S/D区。
随后，如图10所示，实施热操作(退火)以熔化第一半导体层20，从而从牺牲栅极结构下方的沟道区去除第一半导体层20。
在一些实施例中，当第一半导体层20由Ge制成以及第二半导体层25由SixGe1-x(x＝0.25)制成时，将结构(衬底10)加热至约1000℃。如图10所示,通过施加热量,Ge层20熔化并从堆叠结构流出,并且在冷却后,熔化过的(再结晶)Ge形成源极/漏极区20F。因为SixGe1-x的熔点高于Ge的熔点(见图20),因此SixGe1-x第二半导体层25保持完整。源极/漏极区20F具有锥形结构，使得源极/漏极区的厚度随着与牺牲栅极结构的距离增加而减小。
通过激光退火和/或快速热退火实施熔化第一半导体层20的热工艺。激光退火和/或快速热退火中的温度设置调整为这样的温度：熔化第一半导体层20但不熔化第二半导体层25。在大气压下，在惰性气体(诸如He、Ar、N2和/或H2)环境中实施热工艺，持续约1-5分钟。在一些实施例中，使用减压(reduced pressure)环境。
如图11所示,如果源极/漏极区20F的体积不足，则在源极/漏极区20F上形成额外的源极/漏极半导体层27。外延形成额外的源极/漏极半导体层27。额外的源极/漏极半导体层27的材料可以与第一半导体层20(源极/漏极区20F)相同或不同。在一些实施例中，没有形成额外的源极/漏极半导体层27。可以使用CVD、ALD或分子束外延(MBE)通过外延生长方法形成额外的源极/漏极半导体层27。在下文中,额外的源极/漏极半导体层27和源极/漏极区20F的组合称为源极/漏极结构80。
图12示出了在形成源极/漏极(S/D)结构80之后的立体图。如图12所示，在一些实施例中，临近的S/D结构80在隔离绝缘层上方合并。此外,在特定的实施例中,形成空隙82。
随后,如图13所示,形成第二衬层90,然后形成层间介电(ILD)层95。第二衬层90由诸如SiN的基于氮化硅的材料制成，并在随后的蚀刻操作中用作接触蚀刻停止层。
用于ILD层95的材料包括诸如氧化硅、SiCOH和SiOC的含有Si、O、C和/或H的化合物。
在形成ILD层95之后，实施诸如CMP的平坦化工艺以暴露牺牲栅电极层54的顶部。
其后，如图14A和14B所示，去除牺牲栅电极层54和牺牲栅极介电层52，从而暴露第二半导体层25。
在牺牲栅极结构的去除期间，ILD层95保护S/D结构80。可以使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅极结构。当牺牲栅电极层54是多晶硅以及ILD层95是氧化硅，可以使用诸如TMAH溶液的湿蚀刻剂选择性去除牺牲栅电极层54。其后，使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅极介电层52。
在一些实施例中，如图10所解释的，在从沟道区去除第一半导体层20中,没有从沟道区完全去除第一半导体层20。在这种情况下，在去除牺牲栅极结构50后，通过干蚀刻和/或湿蚀刻去除沟道区中的残留的第一半导体层。当第一半导体层20是Ge以及第二半导体层25是SiGe时，可以使用诸如(但不限于)氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、乙二胺邻苯二酚(EPD)、氢氧化钾(KOH)溶液、氯化氢(HCl)溶液或热氨水的湿蚀刻剂选择性地去除残留的第一半导体层20。
如图15所示，在暴露第二半导体层25的引线之后，在每个沟道层(第二半导体层25的引线)周围形成栅极介电层102，以及在栅极介电层102上形成栅电极层104。
在特定实施例中，栅极介电层102包括一层或多层介电材料，诸如氧化硅、氮化硅或高k介电材料、其他合适的介电材料和/或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或它们的组合。在一些实施例中，栅极介电层102包括形成在沟道层和介电材料之间的界面层。
可以通过CVD、ALD或任何合适的方法形成栅极介电层102。在一个实施例中，使用诸如ALD的高共形沉积工艺形成栅极介电层102以确保在每个沟道层周围形成具有均匀厚度的栅极介电层。在一些实施例中，栅极介电层102的厚度在约1nm至约6nm的范围内。
在栅极介电层102上形成栅电极层104以围绕每个沟道层。栅电极104包括一层或多层导电材料，导电材料诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合。
可以通过CVD、ALD、电镀或其他合适的方法形成栅电极层104。栅电极层也沉积在ILD层95的顶面上方。例如，在ILD层上方形成栅极介电层和栅电极层，然后通过使用CMP平坦化栅极介电层和栅电极层直到暴露ILD层95的顶面。
如图15所示,在平坦化操作之后,凹进栅电极层104并且在凹进的栅电极104上方形成覆盖绝缘层106。覆盖绝缘层包括诸如SiN的基于氮化硅的材料的一层或多层。可以通过沉积绝缘材料以及随后的平坦化操作形成覆盖绝缘层106。
在本发明的特定实施例中，一个或多个功函调整层(未示出)可以插在栅极介电层102与栅电极104之间。功函调整层由导电材料制成，诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或者这些材料的两种或多种的多层。对于n沟道FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函调整层，而对于p沟道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种用作功函调整层。功函调整层可以通过ALD、PVD、CVD、电子束蒸发或其他适当的工艺来形成。在特定实施例中，可以使用不同的金属层分别地形成用于n沟道FET和p沟道FET的功函调整层。
随后，如图16所示，通过使用干蚀刻在ILD层95中形成接触孔110。在一些实施例中，蚀刻S/D结构80的上部。
如图17所示，在S/D结构80上方形成硅化物层120。硅化物层包括WSi、CoSi、NiSi、TiSi、MoSi和TaSi的一种或多种。然后,如图18所示，在接触孔中形成导电材料130。导电材料130包括Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN的一种或多种。
图19A至图19C示出了图18中的结构的截面图。图19A示出了沿着Y方向切割栅极的截面图，图19B示出了沿着X方向切割栅极的截面图以及图19C示出了沿着Y方向切割S/D区的截面图。
如图19A所示，由第二半导体层25制成的引线在Z方向堆叠。应该注意，当去除第一半导体层20时，也可以蚀刻第二半导体层25，并且因此，第二半导体层25的角是圆的。界面层102A包裹环绕引线的每个，以及栅极介电层102B覆盖界面层102A。在图19A中,虽然包裹环绕一个引线的栅极介电层102B与包裹环绕临近的引线的栅极介电层102B接触，该结构不限于图19A。在其他实施例中,栅电极104也包裹环绕被界面层102A和栅极介电层102B覆盖的引线的每个。
应当理解，GAA FET可经历另外的CMOS工艺以形成诸如接触件/通孔、互连金属层、介电层、钝化层等的多种部件。
本文描述的各个实施例或实例提供若干优于现有技术的优点。例如，在本发明中，由于通过熔化去除第一半导体层20，因此可以对于第二半导体层25的较高的选择性,来去除第一半导体层20。
应该理解，本文不必讨论所有优点，没有特定优势是所有实施例或实例都必需的，并且其他实施例或实例可提供不同优点。
根据本发明的一个方面，在制造半导体器件的方法中，在衬底上方形成在第一方向上交替堆叠的第一半导体层和第二半导体层的堆叠结构。将堆叠结构图案化为在垂直于第一方向的第二方向上延伸的鳍结构。在鳍结构的上方形成牺牲栅极结构，使得牺牲栅极结构覆盖鳍结构的部分。鳍结构的被牺牲栅极结构覆盖的部分是沟道区。通过施加热量熔化第一半导体层，从而从沟道区去除第一半导体层并且形成由第一半导体的材料制成的源极/漏极区。形成介电层以覆盖源极/漏极区和牺牲栅极结构。去除牺牲栅极结构以暴露位于鳍结构的沟道区中的第二半导体层。在位于沟道区中的暴露的第二半导体层周围形成栅极介电层和栅电极层。第一半导体层的熔点低于第二半导体层的熔点，并且施加热量不熔化第二半导体层。
根据本发明的另一方面，在制造半导体器件的方法中，在衬底上方形成在第一方向上交替堆叠的第一半导体层和第二半导体层的堆叠结构。将堆叠结构图案化为在垂直于第一方向的第二方向上延伸的鳍结构。形成隔离绝缘层，使得鳍结构的上部从隔离绝缘层暴露并且鳍结构的下部嵌入在隔离绝缘层中。在鳍结构的上方形成牺牲栅极结构，使得牺牲栅极结构覆盖鳍结构的部分。鳍结构的被牺牲栅极结构覆盖的部分是沟道区。侧壁间隔件层形成在牺牲栅极结构和未被牺牲栅极结构覆盖的鳍结构上方。通过去除第一和第二半导体层以及形成在鳍结构上的侧壁间隔件使未被牺牲栅极结构覆盖的鳍结构凹进到衬底内。通过去除形成在未被牺牲栅极结构覆盖的鳍结构上的侧壁间隔件以及去除第一半导体层和第二半导体层来使未被牺牲栅极结构覆盖的鳍结构凹进至衬底内。去除牺牲栅极结构以暴露位于鳍结构的沟道区中的第二半导体层。在位于沟道区中的暴露的第二半导体层周围形成栅极介电层和栅电极层。第一半导体层的熔点低于第二半导体层的熔点，并且施加热量不能熔化第二半导体层。
根据本发明的另一方面，半导体器件包括：设置在衬底上方的第一沟道层，设置在衬底上方的第一源极/漏极区，设置在第一沟道层上并围绕第一沟道层的栅极介电层，以及设置在栅极介电层上并且围绕第一沟道层的栅电极层。第一沟道层包括由第一半导体材料制成的半导体引线。第一源极/漏极区包括与第一半导体材料不同的第二半导体材料。第一源极/漏极区具有锥形结构，使得第一源极/漏极区的厚度随着与栅电极层的距离增加而减小。
根据本发明的一个实施例，提供了一种制造半导体器件的方法，包括：在衬底上方形成在第一方向上交替堆叠的第一半导体层和第二半导体层的堆叠结构；将所述堆叠结构图案化为在垂直于所述第一方向的第二方向上延伸的鳍结构；在所述鳍结构上方形成牺牲栅极结构，使得所述牺牲栅极结构覆盖所述鳍结构的部分，所述鳍结构的被所述牺牲栅极结构覆盖的所述部分是沟道区；通过施加热量熔化所述第一半导体层，从而从所述沟道区去除所述第一半导体层并且形成由所述第一半导体的材料制成的源极/漏极区；形成介电层以覆盖所述源极/漏极区和所述牺牲栅极结构；去除所述牺牲栅极结构以暴露位于所述鳍结构的所述沟道区中的所述第二半导体层；以及在位于所述沟道区中的暴露的所述第二半导体层周围形成栅极介电层和栅电极层，其中所述第一半导体层的熔点低于所述第二半导体层的熔点，以及所述施加热量不熔化所述第二半导体层。
在上述方法中，所述堆叠结构中的最上层是所述第二半导体层的一层。
在上述方法中，所述第一半导体层的所述熔点和所述第二半导体层的所述熔点的差值为20℃或更多。
在上述方法中，所述第一半导体层由Ge或SixGe1-x制成，以及所述第二半导体层由Si或SiyGe1-y制成，其中，x<y。
在上述方法中，所述第一半导体层由Ge制成，以及所述第二半导体层由SixGe1-x制成，其中，0.1≤x≤0.32。
在上述方法中，其中：所述第一半导体层的厚度在从4nm至8nm的范围内，所述第二半导体层的厚度在从2nm至6nm的范围内，以及
所述第一半导体层的所述厚度大于所述第二半导体层的所述厚度。
在上述方法中，所述第一半导体层的厚度大于所述第二半导体层的厚度。
在上述方法中，所述鳍结构的宽度在从2nm至10nm的范围内。
在上述方法中，所述第一半导体层和所述第二半导体层的至少一个包括III-V族半导体。
在上述方法中，所述牺牲栅极结构在垂直于所述第一方向和所述第二方向的第三方向上延伸，所述牺牲栅极结构在所述第二方向上的宽度在从10nm至100nm的范围内。
根据本发明的另一实施例，还提供了一种制造半导体器件的方法，包括：在衬底上方形成在第一方向上交替堆叠的第一半导体层和第二半导体层的堆叠结构；将所述堆叠结构图案化为在垂直于所述第一方向的第二方向上延伸的鳍结构；形成隔离绝缘层，使得所述鳍结构的上部从所述隔离绝缘层暴露并且所述鳍结构的下部嵌入在所述隔离绝缘层中；在所述鳍结构上方形成牺牲栅极结构，使得所述牺牲栅极结构覆盖所述鳍结构的部分，所述鳍结构的被所述牺牲栅极结构覆盖的所述部分是沟道区；在所述牺牲栅极结构和未被所述牺牲栅极结构覆盖的所述鳍结构上方形成侧壁间隔件层；通过去除形成在未被所述牺牲栅极结构覆盖的所述鳍结构上的所述侧壁间隔件层以及去除所述第一半导体层和所述第二半导体层来使未被所述牺牲栅极结构覆盖的所述鳍结构凹进至所述衬底内；通过施加热量熔化所述第一半导体层，从而从所述沟道区去除所述第一半导体层并且形成由所述第一半导体的材料制成的源极/漏极区；形成介电层以覆盖所述源极/漏极区和所述牺牲栅极结构；去除所述牺牲栅极结构以暴露位于所述鳍结构的所述沟道区中的所述第二半导体层；以及在位于所述沟道区中的暴露的所述第二半导体层周围形成栅极介电层和栅电极层，其中所述第一半导体层的熔点低于所述第二半导体层的熔点，以及所述施加热量不熔化所述第二半导体层。
在上述方法中，通过激光退火实施所述施加热量。
在上述方法中，通过快速热退火实施所述施加热量。
在上述方法中，在惰性气体环境中实施所述施加热量。
在上述方法中，还包括，在熔化所述第一半导体层之后以及在形成所述介电层之前，在所述源极/漏极区上形成额外的源极/漏极半导体层。
在上述方法中，位于所述源极/漏极区上的所述额外的源极/漏极半导体层的材料与所述第一半导体层相同。
在上述方法中，位于所述源极/漏极区上的所述额外的源极/漏极半导体层的材料与所述第一半导体层不相同。
在上述方法中，其中：在去除所述第一半导体层中,所述第一半导体层没有从所述沟道区完全去除，以及所述方法还包括，在去除所述牺牲栅极结构之后以及在形成所述栅极介电层之前，去除保留在所述沟道区中的所述第一半导体层。
根据本发明的又一实施例，还提供了一种半导体器件，包括：设置在衬底上方的第一沟道层；设置在所述衬底上方的第一源极/漏极区；设置在所述第一沟道层上并且围绕所述第一沟道层的栅极介电层；以及设置在所述栅极介电层上并且围绕所述第一沟道层的栅电极层，其中：所述第一沟道层包括由第一半导体材料制成的半导体引线，所述第一源极/漏极区包括与所述第一半导体材料不同的第二半导体材料，以及所述第一源极/漏极区具有锥形结构，使得所述第一源极/漏极区的厚度随着与所述栅电极层的距离的增加而减小。
在上述半导体器件中：所述源极/漏极区由Ge或SixGe1-x制成，以及所述半导体引线由Si或SiyGe1-y制成，其中，x<y。
上面论述了若干实施例的部件，以便本领域技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (1)

1.一种制造半导体器件的方法，包括：
在衬底上方形成在第一方向上交替堆叠的第一半导体层和第二半导体层的堆叠结构；
将所述堆叠结构图案化为在垂直于所述第一方向的第二方向上延伸的鳍结构；
在所述鳍结构上方形成牺牲栅极结构，使得所述牺牲栅极结构覆盖所述鳍结构的部分，所述鳍结构的被所述牺牲栅极结构覆盖的所述部分是沟道区；
通过施加热量熔化所述第一半导体层，从而从所述沟道区去除所述第一半导体层并且形成由所述第一半导体的材料制成的源极/漏极区；
形成介电层以覆盖所述源极/漏极区和所述牺牲栅极结构；
去除所述牺牲栅极结构以暴露位于所述鳍结构的所述沟道区中的所述第二半导体层；以及
在位于所述沟道区中的暴露的所述第二半导体层周围形成栅极介电层和栅电极层，其中
所述第一半导体层的熔点低于所述第二半导体层的熔点，以及
所述施加热量不熔化所述第二半导体层。
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