CN115206881A - 制造半导体装置的方法 - Google Patents

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CN115206881A
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pattern
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mask pattern
protrusion
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李敬雨
崔珉权
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

公开了一种半导体装置制造方法，所述方法包括以下步骤：在基底上形成层间介电层和下掩模层；在下掩模层上形成在第一方向上彼此间隔开的第一上掩模图案和第二上掩模图案，其中，第一上掩模图案和第二上掩模图案中的每个具有在第二方向上延伸的线部和从线部突出的第一突出部；形成覆盖第一上掩模图案的线部的侧壁和第二上掩模图案的线部的侧壁的间隔件以及填充第一上掩模图案的第一突出部和第二上掩模图案的第一突出部之间的空间的填充图案；蚀刻下掩模层以形成下掩模图案；蚀刻层间介电层以在层间介电层上形成槽；以及在槽中形成布线。

Description

制造半导体装置的方法
本申请要求于2021年4月6日在韩国知识产权局提交的第10-2021-0044789号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
实施例涉及一种制造半导体装置的方法，更具体地，涉及一种制造包括场效应晶体管的半导体装置的方法。
背景技术
半导体装置可以包括具有金属氧化物半导体场效应晶体管(MOSFET)的集成电路。随着半导体装置的尺寸和设计规则逐渐减小，MOSFET的尺寸也逐渐缩小。MOSFET的缩小可能会使半导体装置的操作特性劣化。因此，已经研究了在克服与半导体装置的高度集成相关的问题的同时制造具有优异性能的半导体装置的方法。
发明内容
根据实施例，一种制造半导体装置的方法可以包括以下步骤：在基底上顺序地形成层间介电层和下掩模层；在下掩模层上形成在第一方向上彼此间隔开的第一上掩模图案和第二上掩模图案，第一上掩模图案和第二上掩模图案中的每个具有在与第一方向相交的第二方向上延伸的线部以及从线部突出第一突出部，第一上掩模图案的第一突出部和第二上掩模图案的第一突出部彼此相邻；形成间隔件和填充图案，间隔件覆盖第一上掩模图案的线部的侧壁和第二上掩模图案中的线部的侧壁，并且填充图案填充位于第一上掩模图案的第一突出部与第二上掩模图案的第一突出部之间的空间；使用第一上掩模图案、第二上掩模图案、间隔件和填充图案作为蚀刻掩模来蚀刻下掩模层以形成多个下掩模图案；使用下掩模图案作为蚀刻掩模来蚀刻层间介电层，以在层间介电层上形成多个槽；以及在槽中形成多条布线。
根据实施例，一种制造半导体装置的方法可以包括以下步骤：在基底上顺序地形成层间介电层和下掩模层；在下掩模层上形成在第一方向上彼此间隔开的第一上掩模图案和第二上掩模图案，第一上掩模图案和第二上掩模图案中的每个具有在与第一方向相交的第二方向上延伸的线部以及从线部突出的突出部，第一上掩模图案的突出部和第二上掩模图案的突出部彼此相邻；形成覆盖下掩模层、第一上掩模图案和第二上掩模图案的间隔件层；使间隔件层经历回蚀工艺以形成间隔件和填充图案；使用第一上掩模图案、第二上掩模图案、间隔件和填充图案作为蚀刻掩模来蚀刻下掩模层以形成多个下掩模图案；使用下掩模图案作为蚀刻掩模来蚀刻层间介电层，以在层间介电层上形成多个槽；以及在槽中形成多条布线。可以在第一上掩模图案的突出部与第二上掩模图案的突出部之间形成第一空间。可以在第一上掩模图案的线部与第二上掩模图案的线部之间形成第二空间。第一空间可以在第一方向上保持恒定的宽度并且在第二方向上延伸。间隔件层可以完全填充第一空间并且部分填充第二空间。
根据实施例，一种制造半导体装置的方法可以包括以下步骤：在基底上顺序地形成层间介电层和下掩模层；在下掩模层上形成上掩模层；在上掩模层上形成多个光致抗蚀剂图案；使用光致抗蚀剂图案作为蚀刻掩模来蚀刻上掩模层，以形成在第一方向上彼此间隔开的第一上掩模图案和第二上掩模图案，并且第一上掩模图案和第二上掩模图案中的每个具有在与第一方向相交的第二方向上延伸的线部以及从线部突出的第一突出部，第一上掩模图案的第一突出部和第二上掩模图案的第一突出部彼此相邻；形成覆盖下掩模层、第一上掩模图案和第二上掩模图案的间隔件层；使间隔件层经历回蚀工艺以形成间隔件和填充图案，间隔件覆盖第一上掩模图案的线部的侧壁和第二上掩模图案中的线部的侧壁，并且填充图案填充位于第一上掩模图案的第一突出部与第二上掩模图案的第一突出部之间的空间；使用第一上掩模图案、第二上掩模图案、间隔件和填充图案作为蚀刻掩模来蚀刻下掩模层以形成多个下掩模图案；使用下掩模图案作为蚀刻掩模来蚀刻层间介电层，以在层间介电层上形成多个槽；以及在槽中形成多条布线。
附图说明
通过参照附图详细描述示例性实施例，特征对于本领域技术人员将变得明显。
图1示出了根据实施例的半导体装置的平面图。
图2A、图2B、图2C和图2D示出了分别沿着图1的线A-A'、B-B'、C-C'和D-D'截取的剖视图。
图3示出了分别位于图1的第一布线轨迹、第二布线轨迹和第三布线轨迹上的第一下线、第二下线和第三下线的平面图。
图4、图7、图10、图12、图14和图16示出了根据实施例的制造半导体装置的方法中的各阶段的平面图。
图5A、图8A、图11A、图13A、图15A和图17A示出了分别沿着图4的线A-A'、图7的线A-A'、图10的线A-A'、图12的线A-A'、图14的线A-A'和图16的线A-A'截取的剖视图。
图5B、图8B、图11B、图13B、图15B和图17B示出了分别沿着图4的线B-B'、图7的线B-B'、图10的线B-B'、图12的线B-B'、图14的线B-B'和图16的线B-B'截取的剖视图。
图6示出了图4的结构上的光致抗蚀剂图案的平面图。
图9示出了图7的结构上的上掩模图案的平面图。
图18A、图18B、图18C和图18D示出了分别沿着示出了根据实施例的半导体装置的图1的线A-A'、B-B'、C-C'和D-D'截取的剖视图。
具体实施方式
图1示出了根据实施例的半导体装置的平面图。图2A、图2B、图2C和图2D示出了分别沿着图1的线A-A'、B-B'、C-C'和D-D'截取的剖视图。
参照图1和图2A至图2D，可以在基底100上设置多个逻辑单元LC1和LC2。基底100可以是化合物半导体基底或者包括例如硅、锗或硅锗的半导体基底。例如，基底100可以是硅基底。
逻辑单元LC1和LC2可以包括(例如)在第二方向D2上彼此相邻地定位的第一逻辑单元LC1和第二逻辑单元LC2。第一逻辑单元LC1和第二逻辑单元LC2中的每个可以具有包括在逻辑电路中的逻辑晶体管。第一逻辑单元LC1和第二逻辑单元LC2中的每个可以包括PMOSFET区域PR和NMOSFET区域NR。PMOSFET区域PR和NMOSFET区域NR可以在第一方向D1上彼此间隔开。
PMOSFET区域PR和NMOSFET区域NR可以由形成在基底100的上部上的第二沟槽TR2限定。第二沟槽TR2可以位于PMOSFET区域PR与NMOSFET区域NR之间。PMOSFET区域PR和NMOSFET区域NR可以跨第二沟槽TR2在第一方向D1上彼此间隔开。
第一有源图案AP1和第二有源图案AP2可以分别设置在PMOSFET区域PR和NMOSFET区域NR上。第一有源图案AP1和第二有源图案AP2可以在第二方向D2上平行延伸。第一有源图案AP1和第二有源图案AP2可以是基底100的在竖直方向(或第三方向D3)上突出的部分。第一沟槽TR1可以限定在相邻的第一有源图案AP1之间和相邻的第二有源图案AP2之间。第一沟槽TR1可以比第二沟槽TR2浅。
器件隔离层ST可以填充第一沟槽TR1和第二沟槽TR2。第一有源图案AP1和第二有源图案AP2可以具有从器件隔离层ST竖直向上突出的上部(见图2D)。第一有源图案AP1和第二有源图案AP2中的每个可以在其上部具有鳍形形状。器件隔离层ST可以不覆盖第一有源图案AP1的上部和第二有源图案AP2的上部中的任一者。器件隔离层ST可以覆盖第一有源图案AP1的下侧壁和第二有源图案AP2的下侧壁。
第一源极/漏极图案SD1可以设置在第一有源图案AP1的上部上。第一凹槽RS1可以形成在第一有源图案AP1的上部上。第一源极/漏极图案SD1可以设置在对应的第一凹槽RS1中。第一源极/漏极图案SD1可以是具有第一导电类型(例如，p型)的杂质区域。第一沟道图案CH1可以置于一对第一源极/漏极图案SD1之间。第一沟道图案CH1可以使一对第一源极/漏极图案SD1彼此连接。
第二源极/漏极图案SD2可以设置在第二有源图案AP2的上部上。第二凹槽RS2可以形成在第二有源图案AP2的上部上。第二源极/漏极图案SD2可以设置在对应的第二凹槽RS2中。第二源极/漏极图案SD2可以是具有第二导电类型(例如，n型)的杂质区域。第二沟道图案CH2可以置于一对第二源极/漏极图案SD2之间。第二沟道图案CH2可以使一对第二源极/漏极图案SD2彼此连接。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以是通过选择性外延生长工艺形成的外延图案。例如，第一源极/漏极图案SD1和第二源极/漏极图案SD2可以具有与第一沟道图案CH1的顶表面和第二沟道图案CH2的顶表面共面的顶表面。在另一示例中，第一源极/漏极图案SD1和第二源极/漏极图案SD2可以具有比第一沟道图案CH1的顶表面和第二沟道图案CH2的顶表面高的顶表面。
第一源极/漏极图案SD1可以包括晶格常数大于基底100的半导体元件的晶格常数的半导体元件(例如，SiGe)。因此，所述一对第一源极/漏极图案SD1可以向其间的第一沟道图案CH1提供压缩应力。第二源极/漏极图案SD2可以包括与基底100的半导体元件相同的半导体元件(例如，Si)。
栅电极GE可以被设置为在第一方向D1上延伸，同时跨越第一有源图案AP1和第二有源图案AP2。栅电极GE可以沿着第二方向D2以第一间距P1布置。栅电极GE可以与第一沟道图案CH1和第二沟道图案CH2竖直叠置。栅电极GE中的每个可以围绕第一沟道图案CH1和第二沟道图案CH2中的每个的顶表面和相对的侧壁。
参照图2D，栅电极GE可以设置在第一沟道图案CH1的第一顶表面TS1上和第一沟道图案CH1的至少一个第一侧壁SW1上。栅电极GE可以设置在第二沟道图案CH2的第二顶表面TS2上和第二沟道图案CH2的至少一个第二侧壁SW2上。例如，根据一些实施例的晶体管可以是三维场效应晶体管(例如，FinFET(鳍式场效应晶体管))，其中，栅电极GE三维地围绕第一沟道图案CH1和第二沟道图案CH2。
一对栅极间隔件GS可以位于栅电极GE中的每个的相对的侧壁上。栅极间隔件GS可以沿着栅电极GE在第一方向D1上延伸。栅极间隔件GS可以具有比栅电极GE的顶表面高的顶表面。栅极间隔件GS的顶表面可以与将在下面讨论的第一层间介电层110的顶表面共面。栅极间隔件GS可以包括例如SiCN、SiCON和SiN中的至少一种。可选地，栅极间隔件GS可以各自包括由例如SiCN、SiCON和SiN中的至少两种形成的多层。
栅极覆盖图案GP可以设置在栅电极GE上。栅极覆盖图案GP可以沿着栅电极GE在第一方向D1上延伸。栅极覆盖图案GP可以包括相对于将在下面讨论的第一层间介电层110和第二层间介电层120具有蚀刻选择性的材料。例如，栅极覆盖图案GP可以包括例如SiON、SiCN、SiCON和SiN中的至少一种。
栅极介电层GI可以置于栅电极GE与第一有源图案AP1之间以及栅电极GE与第二有源图案AP2之间。栅极介电层GI可以沿着栅电极GE的底表面延伸。例如，栅极介电层GI可以覆盖第一沟道图案CH1的第一顶表面TS1和第一侧壁SW1。栅极介电层GI可以覆盖第二沟道图案CH2的第二顶表面TS2和第二侧壁SW2。栅极介电层GI可以覆盖栅电极GE下方的器件隔离层ST的顶表面(见图2D)。
在一些实施例中，栅极介电层GI可以包括例如氧化硅层、氮氧化硅层和高k介电层中的一个或更多个。高k介电层可以包括介电常数大于氧化硅层的介电常数的材料。例如，高k介电材料可以包括氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种。
在一些实施例中，半导体装置可以包括使用负电容器的负电容场效应晶体管。例如，栅极介电层GI可以包括呈现铁电性质的铁电材料层和呈现顺电性质的顺电材料层。
铁电材料层可以具有负电容，并且顺电材料层可以具有正电容。例如，当两个或更多个电容器串联连接时，并且当每个电容器具有正电容时，总电容可以减小为小于每个电容器的电容。相对地，当串联连接的两个或更多个电容器中的至少一个具有负电容时，总电容可以具有增大为大于每个电容器的电容的绝对值的正值。
当具有负电容的铁电材料层与具有正电容的顺电材料层串联连接时，串联连接的铁电材料层和顺电材料层的总电容可以增大。总电容的增大可以用于允许包括铁电材料层的晶体管在室温下具有小于约60mV/dec的亚阈值摆幅。
铁电材料层可以具有铁电性质。铁电材料层可以包括例如氧化铪、氧化铪锆、氧化钡锶钛和氧化铅锆钛中的至少一种。例如，氧化铪锆可以是其中氧化铪掺杂有锆(Zr)的材料。在另一示例中，氧化铪锆可以是铪(Hf)、锆(Zr)和氧(O)的化合物。
铁电材料层还可以包括掺杂到其中的杂质。例如，杂质可以包括铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和锡(Sn)中的至少一种。包括在铁电材料层中的杂质的类型可以根据包括在铁电材料层中的铁电材料而改变。
当铁电材料层包括氧化铪时，铁电材料层可以包括诸如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)和钇(Y)的杂质中的至少一种。
当杂质是铝(Al)时，铁电材料层可以包括约3原子百分比至约8原子百分比的铝。在本说明书中，杂质的比率可以是铝与铪和铝的总和的比率。
当杂质是硅(Si)时，铁电材料层可以包括约2原子百分比至约10原子百分比的硅。当杂质是钇(Y)时，铁电材料层可以包括约2原子百分比至约10原子百分比的钇。当杂质是钆(Gd)时，铁电材料层可以包括约1原子百分比至约7原子百分比的钆。当杂质是锆(Zr)时，铁电材料层可以包括约50原子百分比至约80原子百分比的锆。
顺电材料层可以具有顺电性质。顺电材料层可以包括例如氧化硅和高k金属氧化物中的至少一种。包括在顺电材料层中的金属氧化物可以包括例如氧化铪、氧化锆和氧化铝中的至少一种，但是实施例不限于此。
铁电材料层和顺电材料层可以包括相同的材料。铁电材料层可以具有铁电性质，但顺电材料层可以不具有铁电性质。例如，当铁电材料层和顺电材料层包括氧化铪时，包括在铁电材料层中的氧化铪可以具有与包括在顺电材料层中的氧化铪的晶体结构不同的晶体结构。
铁电材料层可以具有呈铁电性质的厚度。铁电材料层的厚度可以在例如约0.5nm至约10nm的范围内，但是实施例不限于此。因为铁电材料其自身具有呈铁电性质的临界厚度，所以铁电材料层的厚度可以取决于铁电材料。
例如，栅极介电层GI可以包括单个铁电材料层。在另一示例中，栅极介电层GI可以包括彼此间隔开的多个铁电材料层。栅极介电层GI可以具有其中多个铁电材料层与多个顺电材料层交替堆叠的堆叠结构。
栅电极GE可以包括含金属图案。例如，栅电极GE可以包括第一金属图案和在第一金属图案上的第二金属图案。第一金属图案可以设置在栅极介电层GI上，并且可以与第一沟道图案CH1和第二沟道图案CH2相邻。第一金属图案可以包括控制晶体管的阈值电压的逸出功金属。可以调节第一金属图案的厚度和组成以实现期望的阈值电压。
第一金属图案可以包括金属氮化物层。例如，第一金属图案可以包括氮(N)以及钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)中的至少一种金属。第一金属图案还可以包括碳(C)。第一金属图案可以包括多个堆叠的逸出功金属层。
第二金属图案可以包括电阻小于第一金属图案的电阻的金属。例如，第二金属图案可以包括钨(W)、铝(Al)、钛(Ti)和钽(Ta)中的至少一种金属。
第一层间介电层110可以设置在基底100上。第一层间介电层110可以覆盖栅极间隔件GS以及第一源极/漏极图案SD1和第二源极/漏极图案SD2。第一层间介电层110可以具有与栅极覆盖图案GP的顶表面和栅极间隔件GS的顶表面基本共面的顶表面。第一层间介电层110可以在其上设置有覆盖栅极覆盖图案GP的第二层间介电层120。第三层间介电层130可以设置在第二层间介电层120上。第四层间介电层140可以设置在第三层间介电层130上。例如，第一层间介电层110至第四层间介电层140可以包括氧化硅层。
第一逻辑单元LC1和第二逻辑单元LC2中的每个可以在其相对侧上设置有在第二方向D2上彼此面对的一对分离结构DB。例如，分离结构DB可以设置在第一逻辑单元LC1与第二逻辑单元LC2之间的边界上。分离结构DB可以平行于栅电极GE在第一方向D1上延伸。分离结构DB及其相邻的栅电极GE可以以与第一间距P1相同的间距布置。
分离结构DB可以穿透第一层间介电层110和第二层间介电层120，并且可以延伸到第一有源图案AP1和第二有源图案AP2中。分离结构DB可以穿透第一有源图案AP1和第二有源图案AP2中的每个的上部。分离结构DB可以使第一逻辑单元LC1的PMOSFET区域PR与第二逻辑单元LC2的PMOSFET区域PR和第一逻辑单元LC1的NMOSFET区域NR与第二逻辑单元LC2的NMOSFET区域NR分离。
有源接触件AC可以被设置为穿透第一层间介电层110和第二层间介电层120，并且相应地与第一源极/漏极图案SD1和第二源极/漏极图案SD2电连接。可以在栅电极GE的相对侧上设置一对有源接触件AC。当在平面中观察时，有源接触件AC可以具有在第一方向D1上延伸的条形形状。
有源接触件AC可以是自对准接触件。例如，栅极覆盖图案GP和栅极间隔件GS可以用于以自对准方式形成有源接触件AC。有源接触件AC可以覆盖例如栅极间隔件GS的侧壁的至少一部分。尽管未示出，但是有源接触件AC可以覆盖栅极覆盖图案GP的顶表面的一部分。
硅化物图案SC可以对应地置于有源接触件AC与第一源极/漏极图案SD1之间以及有源接触件AC与第二源极/漏极图案SD2之间。有源接触件AC可以通过硅化物图案SC电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2中的一个。硅化物图案SC可以包括金属硅化物(例如，硅化钛、硅化钽、硅化钨、硅化镍和硅化钴中的至少一种)。
可以设置栅极接触件GC以穿透第二层间介电层120和栅极覆盖图案GP并与栅电极GE电连接。例如，参照图2B，上介电图案UIP可以填充有源接触件AC中的每个的上部，该上部与栅极接触件GC相邻。因此，可以防止工艺故障(例如，由栅极接触件GC与其相邻的有源接触件AC之间的接触引起的电短路)。
有源接触件AC和栅极接触件GC中的每个可以包括导电图案FM和围绕导电图案FM的阻挡图案BM。例如，导电图案FM可以包括铝、铜、钨、钼和钴中的至少一种金属。阻挡图案BM可以覆盖导电图案FM的侧壁和底表面。阻挡图案BM可以包括金属层和金属氮化物层的组合。金属层可以包括钛、钽、钨、镍、钴和铂中的至少一种。金属氮化物层可以包括氮化钛(TiN)层、氮化钽(TaN)层、氮化钨(WN)层、氮化镍(NiN)层、氮化钴(CoN)层和氮化铂(PtN)层中的至少一种。
第一金属层M1可以设置在第三层间介电层130中。第一金属层M1可以包括第一电力线MPR1和第二电力线MPR2、第一下线MI1至第五下线MI5以及下过孔VI1。下过孔VI1可以设置在第一电力线MPR1和第二电力线MPR2以及第一下线MI1至第五下线MI5下方。
第一电力线MPR1和第二电力线MPR2可以在第二方向D2上平行延伸，同时跨越第一逻辑单元LC1和第二逻辑单元LC2。漏极电压VDD和源极电压VSS可以分别施加到第一电力线MPR1和第二电力线MPR2。
参照图1，在第一逻辑单元LC1和第二逻辑单元LC2中的每个上，第一单元边界CB1可以被限定为在第二方向D2上延伸。在与第一单元边界CB1的位置相对的位置上，第二单元边界CB2可以被限定为在第二方向D2上延伸。第一单元边界CB1可以在其上设置有漏极电压VDD被施加到其的第一电力线MPR1。例如，漏极电压VDD被施加到其的第一电力线MPR1可以沿着第一单元边界CB1在第二方向D2上延伸。第二单元边界CB2可以在其上设置有源极电压VSS或接地电压被施加到其的第二电力线MPR2。例如，源极电压VSS被施加到其的第二电力线MPR2可以沿着第二单元边界CB2在第二方向D2上延伸。
第一下线MI1至第五下线MI5可以位于第一电力线MPR1与第二电力线MPR2之间。例如，第一布线轨迹MTR1至第五布线轨迹MTR5可以限定在第一电力线MPR1与第二电力线MPR2之间。第一布线轨迹MTR1至第五布线轨迹MTR5可以在第二方向D2上平行延伸。第一下线MI1至第五下线MI5可以沿着第一方向D1以第二间距P2布置。第二间距P2可以小于第一间距P1。
一条或更多条第一下线MI1可以位于第一布线轨迹MTR1上，一条或更多条第二下线MI2可以位于第二布线轨迹MTR2上，一条或更多条第三下线MI3可以位于第三布线轨迹MTR3上，一条或更多条第四下线MI4可以位于第四布线轨迹MTR4上，一条或更多条第五下线MI5可以位于第五布线轨迹MTR5上。第一下线MI1至第五下线MI5可以分别沿着第一布线轨迹MTR1至第五布线轨迹MTR5在第二方向D2上平行延伸。当在平面中观察时，第一下线MI1至第五下线MI5中的每条可以沿着第二方向D2具有线性形状或条形形状。
第一宽度W1可以被指定为第一电力线MPR1和第二电力线MPR2中的每条的例如在第一方向D1上的线宽。第二宽度W2可以被指定为第一下线MI1至第五下线MI5中的每条例如在第一方向D1上的线宽。第二宽度W2可以小于第一宽度W1(见图2C)。例如，第二宽度W2可以小于约12nm，并且第一宽度W1可以大于约12nm。
下过孔VI1可以置于有源接触件AC与第一电力线MPR1和第二电力线MPR2之间。下过孔VI1可以置于第一下线MI1至第五下线MI5与有源接触件AC和栅极接触件GC之间。例如，第一电力线MPR1和第二电力线MPR2以及第一下线MI1至第五下线MI5可以包括金属(例如，铜(Cu)、铝(Al)、钌(Ru)、钴(Co)、钨(W)和钼(Mo)中的至少一种)。
第一金属层M1的线MPR1、MPR2和MI1至MI5中的某条线及其下面的下过孔VI1可以通过单独的工艺形成。例如，第一金属层M1的线MPR1、MPR2和MI1至MI5以及下过孔VI1可以各自通过单镶嵌工艺(single damascene process)形成。根据一些实施例，可以采用亚20nm工艺来制造半导体装置。
第二金属层M2可以设置在第四层间介电层140中。第二金属层M2可以包括上线M2_I。上线M2_I中的每条可以具有在第一方向D1上延伸的线性形状或条形形状。例如，上线M2_I可以在第一方向D1上平行延伸。
第二金属层M2还可以包括上过孔VI2。上过孔VI2可以设置在上线M2_I下方。上过孔VI2可以对应地置于上线M2_I与第一金属层M1的线MPR1、MPR2和MI1至MI5之间。
第二金属层M2的上线M2_I及其下面的上过孔VI2可以在同一工艺中形成为单件。例如，可以采用双镶嵌工艺来同时形成上线M2_I与第二金属层M2的上过孔VI2。上线M2_I可以包括金属(例如，铜(Cu)、铝(Al)、钌(Ru)、钴(Co)、钨(W)和钼(Mo)中的至少一种)。
在一些实施例中，金属层(例如，M3、M4、M5等)可以另外堆叠在第四层间介电层140上。堆叠的金属层中的每个可以包括布线。
图3示出了分别位于图1的第一布线轨迹、第二布线轨迹和第三布线轨迹上的第一下线、第二下线和第三下线的平面图。参照图3，位于第一布线轨迹MTR1上的第一下线MI1可以包括第一线MI1a和第二线MI1b。
第一线MI1a可以在其尖端处具有第一端EN1，并且第二线MI1b可以在其尖端处具有第二端EN2。第一线MI1a的第一端EN1和第二线MI1b的第二端EN2可以在第二方向D2上彼此面对。
可以在第一线MI1a的第一端EN1与第二线MI1b的第二端EN2之间提供第一距离TIT1。第一距离TIT1可以是第一线MI1a的尖端与第二线MI1b的尖端之间(即，尖端到尖端)的距离。第一距离TIT1可以相对大。第一距离TIT1可以大于将在下面讨论的第二距离TIT2。
可以向第一线MI1a的第一端EN1和第二线MI1b的第二端EN2赋予弯曲轮廓。例如，第一线MI1a的第一端EN1可以具有与第二线MI1b的第二端EN2的曲率基本相同的曲率。在另一示例中，第一线MI1a的第一端EN1可以具有与第二线MI1b的第二端EN2的曲率不同的曲率。
位于第二布线轨迹MTR2上的第二下线MI2可以包括第三线MI2a和第四线MI2b。
第三线MI2a可以在其尖端处具有第三端EN3，并且第四线MI2b可以在其尖端处具有第四端EN4。第三线MI2a的第三端EN3和第四线MI2b的第四端EN4可以在第二方向D2上彼此面对。
可以在第三线MI2a的第三端EN3与第四线MI2b的第四端EN4之间提供第二距离TIT2。第二距离TIT2可以是第三线MI2a的尖端与第四线MI2b的尖端之间的距离。第二距离TIT2可以相对小。第二距离TIT2可以小于将在下面讨论的第三距离TIT3。
可以向第三线MI2a的第三端EN3和第四线MI2b的第四端EN4赋予弯曲轮廓。例如，第三线MI2a的第三端EN3可以具有与第四线MI2b的第四端EN4的曲率基本相同的曲率。在另一示例中，第三线MI2a的第三端EN3可以具有与第四线MI2b的第四端EN4的曲率不同的曲率。
位于第三布线轨迹MTR3上的第三下线MI3可以包括第五线MI3a和第六线MI3b。
第五线MI3a可以在其尖端处具有第五端EN5，并且第六线MI3b可以在其尖端处具有第六端EN6。第五线MI3a的第五端EN5和第六线MI3b的第六端EN6可以在第二方向D2上彼此面对。
可以在第五线MI3a的第五端EN5与第六线MI3b的第六端EN6之间提供第三距离TIT3。第三距离TIT3可以是第五线MI3a的尖端与第六线MI3b的尖端之间的距离。第一距离TIT1、第二距离TIT2和第三距离TIT3可以彼此不同。
可以向第五线MI3a的第五端EN5和第六线MI3b的第六端EN6赋予弯曲轮廓。例如，第五线MI3a的第五端EN5可以具有与第六线MI3b的第六端EN6的曲率基本相同的曲率。在另一示例中，第五线MI3a的第五端EN5可以具有与第六线MI3b的第六端EN6的曲率不同的曲率。
第一线MI1a、第二线MI1b、第三线MI2a、第四线MI2b、第五线MI3a和第六线MI3b可以例如在第一方向D1上具有相同的宽度W2。第一线MI1a、第二线MI1b、第三线MI2a、第四线MI2b、第五线MI3a和第六线MI3b中的每条可以在第二方向D2上延伸，同时保持相同的宽度W2。第一线MI1a、第二线MI1b、第三线MI2a、第四线MI2b、第五线MI3a和第六线MI3b中的每条的宽度W2可以(例如由于曲率而)在第一端EN1、第二端EN2、第三端EN3、第四端EN4、第五端EN5和第六端EN6中的对应端处减小但不增大。例如，如图3中所示，除了其弯曲并因此具有减小的宽度的最外边缘之外，第一线MI1a、第二线MI1b、第三线MI2a、第四线MI2b、第五线MI3a和第六线MI3b可以具有恒定的宽度。
第一下线MI1和第二下线MI2之间的间距P2可以与第二下线MI2和第三下线MI3之间的间距P2相同。第一下线MI1和第二下线MI2之间的间隔SPD1(例如，在第一方向D1上彼此面对的平行侧壁之间的距离)可以与第二下线MI2和第三下线MI3之间的间隔SPD1相同。
图4、图7、图10、图12、图14和图16示出了根据一些实施例的制造半导体装置的方法中的各阶段的平面图。图5A、图8A、图11A、图13A、图15A和图17A示出了分别沿着图4的线A-A'、图7的线A-A'、图10的线A-A'、图12的线A-A'、图14的线A-A'和图16的线A-A'截取的剖视图。图5B、图8B、图11B、图13B、图15B和图17B示出了分别沿着图4的线B-B'、图7的线B-B'、图10的线B-B'、图12的线B-B'、图14的线B-B'和图16的线B-B'截取的剖视图。图6示出了图4的结构上的光致抗蚀剂图案的平面图，图9示出了图7的结构中的上掩模图案的平面图。
参照图4、图5A和图5B，可以在上面参照图1和图2A至图2D讨论的基底100上形成逻辑晶体管。可以在逻辑晶体管上形成第三层间介电层130。可以在第三层间介电层130上顺序地形成下掩模层LML、上掩模层UML和光致抗蚀剂层。下掩模层LML和上掩模层UML中的每个可以包括硬掩模材料。
可以执行图案化工艺，在图案化工艺中，光致抗蚀剂层被图案化以在上掩模层UML上形成光致抗蚀剂图案PRP。图案化工艺可以是光刻工艺。多个光致抗蚀剂图案PRP可以形成为在第二方向D2上平行延伸。光致抗蚀剂图案PRP可以在第一方向D1上布置。第一布线轨迹MTR1至第五布线轨迹MTR5可以位于相邻的光致抗蚀剂图案PRP之间。
根据一些实施例，图案化工艺可以包括使用极紫外(EUV)辐射的光刻工艺。在本说明书中，EUV是指具有约4nm至约124nm(例如，约4nm至约20nm(例如，约13.5nm))的波长的紫外线。EUV可以表示能量在约6.21eV至约124eV(例如，约90eV至约95eV)的范围内的光。
使用EUV的光刻工艺可以包括使用照射到光致抗蚀剂层上的EUV的曝光工艺和显影工艺。例如，光致抗蚀剂层可以是包含有机聚合物(例如，聚羟基苯乙烯)的有机光致抗蚀剂。有机光致抗蚀剂还可以包括对EUV敏感的光敏化合物。有机光致抗蚀剂可以另外包括EUV吸收系数高的材料(例如，有机金属材料、含碘材料或含氟材料)。在另一示例中，光致抗蚀剂层可以为包含无机材料(例如，氧化锡)的无机光致抗蚀剂。
可以将光致抗蚀剂层形成为具有相对小的厚度。可以通过对暴露于EUV的光致抗蚀剂层进行显影来形成光致抗蚀剂图案PRP。当在平面中观察时，光致抗蚀剂图案PRP可以各自具有例如在一个方向上延伸的线性形状、岛状形状、之字形形状、蜂窝形状或圆形形状，但是实施例不限于此。
如下面所讨论的，光致抗蚀剂图案PRP可以用作蚀刻掩模以对堆叠在光致抗蚀剂图案PRP下方的一个或更多个掩模层进行图案化，因此可以形成掩模图案。掩模图案可以用作蚀刻掩模以对目标层进行图案化，从而在晶圆上形成期望的图案。
作为比较示例，可以潜在地用于形成掩模图案的多图案化技术(MPT)需要使用两个或更多个光掩模来在晶圆上形成微小间距的图案。相对地，当根据一些实施例执行EUV光刻工艺时，仅使用单个光掩模来形成微小间距的图案。
根据一些实施例，可以指定等于或小于约45nm的值作为由EUV光刻工艺实现的图案之间的最小间距。因此，EUV光刻工艺可以足以形成非常微小的图案，而不需要多图案化技术。
参照图6，以下将集中于光致抗蚀剂图案PRP。与第一布线轨迹MTR1至第五布线轨迹MTR5相邻的光致抗蚀剂图案PRP中的每个可以包括线部LIN和突出部PT。光致抗蚀剂图案PRP可以在沿第二方向D2延伸的部分处具有线部LIN。光致抗蚀剂图案PRP可以在从线部LIN朝向相邻的光致抗蚀剂图案PRP突出的部分处具有突出部PT。突出部PT可以具有在朝向相邻的光致抗蚀剂图案PRP的方向上减小的宽度。例如，如图6中所示，突出部PT可以在第一方向D1上从线部LIN突出，而线部LIN和突出部PT两者可以在第二方向D2上延伸。例如，如图6中进一步所示，随着在第一方向上距线部LIN的距离增大，突出部PT在第二方向D2上的宽度可以减小。
可以在相邻的光致抗蚀剂图案PRP的突出部PT之间提供第一空间HO1。可以在相邻的光致抗蚀剂图案PRP的线部LIN之间提供第二空间HO2。
第一空间HO1可以在第二方向D2上延伸，同时在第一方向D1上保持恒定的宽度。在第一方向D1上，第一空间HO1可以具有小于第二空间HO2的宽度W4的宽度W3。第二空间HO2可以在第二方向D2上延伸，同时在第一方向D1上保持宽度W4。宽度W4可以在与第一空间HO1相邻(或朝向第一空间HO1)的方向上减小。
第一布线轨迹MTR1上的第一空间HO1可以(例如，在第二方向D2上)具有第一长度T1。第二布线轨迹MTR2上的第一空间HO1可以(例如，在第二方向D2上)具有第二长度T2。第三布线轨迹MTR3上的第一空间HO1可以(例如，在第二方向D2上)具有第三长度T3。以上参照图3讨论的第一距离TIT1、第二距离TIT2和第三距离TIT3可以分别对应于第一长度T1、第二长度T2和第三长度T3。例如，可以调节第一空间HO1的长度以改变随后将形成的布线的尖端之间的距离。
参照图7、图8A和图8B，光致抗蚀剂图案PRP可以用作蚀刻掩模以蚀刻上掩模层UML而形成上掩模图案UMP。上掩模图案UMP可以具有与光致抗蚀剂图案PRP的形状对应的形状。
参照图9，下面将集中于上掩模图案UMP。与第一布线轨迹MTR1至第五布线轨迹MTR5相邻的上掩模图案UMP中的每个可以包括线部LIN和突出部PT。上掩模图案UMP可以在沿第二方向D2延伸的部分处具有线部LIN。上掩模图案UMP可以在从线部LIN朝向相邻的上掩模图案UMP突出的部分处具有突出部PT。突出部PT可以具有在朝向相邻的上掩模图案UMP的方向上减小的宽度。
可以在相邻的上掩模图案UMP的突出部PT之间提供第一空间HO1。可以在相邻的上掩模图案UMP的线部LIN之间提供第二空间HO2。
第一空间HO1可以在第二方向D2上延伸，同时在第一方向D1上保持恒定的宽度。在第一方向D1上，第一空间HO1可以具有小于第二空间HO2的宽度W4的宽度W3。第二空间HO2可以在第二方向D2上延伸，同时在第一方向D1上保持宽度W4恒定，然后宽度W4可以在与第一空间HO1相邻(或朝向第一空间HO1)的方向上减小(例如，在第二空间HO2的边缘处减小)。宽度W4可以对应于图2C中的宽度W2。
第一布线轨迹MTR1上的第一空间HO1可以具有第一长度T1。第二布线轨迹MTR2上的第一空间HO1可以具有第二长度T2。第三布线轨迹MTR3上的第一空间HO1可以具有第三长度T3。以上参照图3讨论的第一距离TIT1、第二距离TIT2和第三距离TIT3可以分别对应于第一长度T1、第二长度T2和第三长度T3。
参照图10、图11A和图11B，可以在下掩模层LML的整个表面上形成间隔件层SL。间隔件层SL可以覆盖下掩模层LML的顶表面，并且还可以覆盖上掩模图案UMP的顶表面和侧壁。例如，间隔件层SL可以包括氧化硅(SiOx)。可以通过使用原子层沉积(ALD)工艺形成间隔件层SL。可以在下掩模层LML和上掩模图案UMP上共形地形成间隔件层SL。当形成间隔件层SL时，可以基于第一空间HO1的宽度来改变ALD工艺的周期。
例如，由于第一空间HO1的宽度小，因此间隔件层SL可以完全填充第一空间HO1。间隔件层SL可以部分地填充第二空间HO2。当间隔件层SL完全填充第一空间HO1时，间隔件层SL可以使布线轨迹MTR1、MTR2和MTR3中的任何一条上的在第二方向D2上彼此相邻的第二空间HO2彼此(例如，完全地)分离，而例如不需要切割工艺或其他附加工艺。
根据一些实施例，共形地形成的间隔件层SL可以完全填充作为相邻的上掩模图案UMP之间的窄间隙的第一空间HO1。因此，最终形成的布线可以彼此间隔开(尖端到尖端)。
通常，在现有的切割工艺的情况下，工艺变化可能导致最终形成的布线连接而彼此不间隔开，并且/或者可能导致相邻布线之间的断开。相对地，根据一些实施例，当通过使用原子层沉积形成间隔件层SL时，可以减小工艺变化。结果，可以提高半导体装置的电特性。此外，可以通过使用作为相对简单的工艺的原子层沉积来形成间隔件层SL，并且例如与现有的切割工艺相比，这可以简化工艺。
参照图12、图13A和图13B，间隔件层SL可以经历回蚀工艺以形成间隔件SPC和填充图案FIP。回蚀工艺可以使下掩模层LML的一部分暴露。间隔件SPC可以形成在第二空间HO2中。例如，间隔件SPC可以覆盖上掩模图案UMP的线部LIN的侧壁(见图12)。填充图案FIP可以形成为完全填充第一空间HO1。例如，填充图案FIP可以填充相邻的上掩模图案UMP的突出部PT之间的空间(见图12)。
参照图14、图15A和图15B，可以执行蚀刻工艺，在所述蚀刻工艺中，将上掩模图案UMP、间隔件SPC和填充图案FIP用作蚀刻掩模以蚀刻下掩模层LML，从而形成下掩模图案LMP。蚀刻工艺可以使第三层间介电层130的一部分暴露。
参照图16、图17A和图17B，可以将下掩模图案LMP用作蚀刻掩模以蚀刻第三层间介电层130。可以在第三层间介电层130的上部上形成第一槽GRV1和第二槽GRV2。第二槽GRV2可以形成在第一布线轨迹MTR1至第五布线轨迹MTR5上。第一槽GRV1可以从第一布线轨迹MTR1至第五布线轨迹MTR5水平偏移。在第一方向D1上，第一槽GRV1中的每个可以具有比第二槽GRV2中的每个的宽度大的宽度。
随后，可以用金属填充第一槽GRV1和第二槽GRV2。因此，可以在第三层间介电层130的上部上形成第一金属层M1的布线。可以在第一槽GRV1中填充第一电力线MPR1和第二电力线MPR2。可以在第二槽GRV2中形成第一下线MI1至第五下线MI5。
图18A、图18B、图18C和图18D示出了分别沿着示出了根据一些实施例的半导体装置的图1的线A-A'、B-B'、C-C'和D-D'截取的剖视图。在下面的实施例中，将省略与上面参照图1、图2A至图2D和图3讨论的技术特征重复的技术特征的详细描述，并且将详细讨论与其的差异。
参照图18A至图18D，第一有源图案AP1和第二有源图案AP2可以由形成在基底100的上部上的沟槽TR限定。第一有源图案AP1和第二有源图案AP2可以分别设置在PMOSFET区域PR和NMOSFET区域NR上。第一有源图案AP1和第二有源图案AP2可以在第二方向D2上延伸。第一有源图案AP1和第二有源图案AP2可以是基底100的竖直突起部分。
沟槽TR可以填充有器件隔离层ST。器件隔离层ST可以包含氧化硅层。器件隔离层ST可以不覆盖第一沟道图案CH1和第二沟道图案CH2中的任何一个。
第一沟道图案CH1可以设置在第一有源图案AP1上。第二沟道图案CH2可以设置在第二有源图案AP2上。第一沟道图案CH1和第二沟道图案CH2中的每个可以包括顺序堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以在竖直方向(或第三方向D3)上彼此间隔开。
第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每个可以包括例如硅(Si)、锗(Ge)或硅锗(SiGe)。例如，第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每个可以包括晶体硅。
多个第一源极/漏极图案SD1可以设置在第一有源图案AP1上。第一源极/漏极图案SD1可以是具有第一导电类型(例如，p型)的杂质区域。第一沟道图案CH1可以置于一对第一源极/漏极图案SD1之间。例如，所述一对第一源极/漏极图案SD1可以通过堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3彼此连接。
多个第二源极/漏极图案SD2可以设置在第二有源图案AP2上。第二源极/漏极图案SD2可以是具有第二导电类型(例如，n型)的杂质区域。第二沟道图案CH2可以置于一对第二源极/漏极图案SD2之间。例如，所述一对第二源极/漏极图案SD2可以通过堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3彼此连接。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以是通过选择性外延生长工艺形成的外延图案。例如，第一源极/漏极图案SD1和第二源极/漏极图案SD2中的每个可以具有与第三半导体图案SP3的顶表面的水平基本相同的水平处的顶表面。对于另一示例，第一源极/漏极图案SD1和第二源极/漏极图案SD2中的每个可以具有在比第三半导体图案SP3的顶表面的水平高的水平处的顶表面。
栅电极GE可以被设置为在第一方向D1上延伸，同时跨越第一沟道图案CH1和第二沟道图案CH2延伸。栅电极GE可以与第一沟道图案CH1和第二沟道图案CH2竖直叠置。一对栅极间隔件GS可以位于栅电极GE的相对侧壁上。栅极覆盖图案GP可以设置在栅电极GE上。
栅电极GE可以包括置于第一半导体图案SP1与有源图案AP1或AP2之间的第一部分PO1、置于第一半导体图案SP1与第二半导体图案SP2之间的第二部分PO2、置于第二半导体图案SP2与第三半导体图案SP3之间的第三部分PO3、以及在第三半导体图案SP3上的第四部分PO4。
返回参照图18D，栅电极GE可以设置在第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每个的顶表面TS、底表面BS和相对的侧壁SW上。在这个意义上，根据一些实施例的晶体管可以是三维场效应晶体管(例如，MBCFET)，在三维场效应晶体管中，栅电极GE三维地围绕第一沟道图案CH1和第二沟道图案CH2。
栅极介电层GI可以设置在栅电极GE与第一沟道图案CH1和第二沟道图案CH2中的每个之间。栅极介电层GI可以围绕第一沟道图案CH1和第二沟道图案CH2中的每个。
在NMOSFET区域NR上，介电图案IP可以置于栅极介电层GI与第二源极/漏极图案SD2之间。栅极介电层GI和介电图案IP可以使栅电极GE与第二源极/漏极图案SD2分离。相对地，可以从PMOSFET区域PR中省略介电图案IP。
第一层间介电层110和第二层间介电层120可以设置在基底100的整个表面上。有源接触件AC可以设置为穿透第一层间介电层110和第二层间介电层120，并且相应地与第一源极/漏极图案SD1和第二源极/漏极图案SD2连接。栅极接触件GC可以设置为穿透第二层间介电层120和栅极覆盖图案GP，并且与对应的栅电极GE连接。有源接触件AC和栅极接触件GC的描述可以与上面参照图1和图2A至图2D讨论的描述基本相同。
第三层间介电层130可以设置在第二层间介电层120上。第四层间介电层140可以设置在第三层间介电层130上。第一金属层M1可以设置在第三层间介电层130中。第二金属层M2可以设置在第四层间介电层140中。对第一金属层M1和第二金属层M2的描述可以与以上参照图1、图2A至图2D以及图3讨论的描述基本相同。
总结和回顾，实施例提供了一种制造具有改善的电特性的半导体装置的方法。也就是说，在根据实施例的半导体装置制造方法中，共形地形成的间隔件层可以完全填充第一空间，所述第一空间为相邻的上掩模图案之间的窄间隙。因此，最终形成的布线可以彼此间隔开(尖端到尖端)。在现有的切割工艺的情况下，工艺变化可能导致最终形成的布线连接而彼此不间隔开，并且/或者可能导致相邻的布线之间的断开。然而，根据实施例，当通过使用原子层沉积形成间隔件层时，可以减小工艺变化。结果，可以改善半导体装置的电特性。此外，可以通过使用作为相对简单的工艺的原子层沉积来形成间隔件层，并且与现有的切割工艺相比，这可以简化工艺而例如不需要切割。
在此已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅以一般性和描述性含义使用和解释，而不是出于限制的目的。在一些情况下，如本领域普通技术人员在提交本申请时将清楚的，除非另有具体表示，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种制造半导体装置的方法，所述方法包括以下步骤：
在基底上顺序地形成层间介电层和下掩模层；
在下掩模层上形成在第一方向上彼此间隔开的第一上掩模图案和第二上掩模图案，第一上掩模图案和第二上掩模图案中的每个具有：线部，在与第一方向相交的第二方向上延伸；以及第一突出部，从线部突出，第一上掩模图案的第一突出部和第二上掩模图案的第一突出部彼此相邻；
形成间隔件和填充图案，使得间隔件覆盖第一上掩模图案和第二上掩模图案中的每个的线部的侧壁，并且填充图案填充位于第一上掩模图案的第一突出部与第二上掩模图案的第一突出部之间的空间；
使用第一上掩模图案、第二上掩模图案、间隔件和填充图案作为蚀刻掩模来蚀刻下掩模层以形成下掩模图案；
使用下掩模图案作为蚀刻掩模来蚀刻层间介电层，以在层间介电层上形成槽；以及
在槽中形成布线。
2.如权利要求1所述的方法，其中，形成间隔件和填充图案的步骤包括：
形成覆盖下掩模层、第一上掩模图案和第二上掩模图案的间隔件层；以及
对间隔件层执行回蚀工艺以形成间隔件和填充图案。
3.如权利要求2所述的方法，其中，间隔件层由氧化硅形成。
4.如权利要求2所述的方法，其中，间隔件层通过原子层沉积工艺形成。
5.如权利要求2所述的方法，其中：
在第一上掩模图案的第一突出部与第二上掩模图案的第一突出部之间形成第一空间，
在第一上掩模图案的线部与第二上掩模图案的线部之间形成第二空间，
第一空间在第一方向上保持恒定的宽度并且在第二方向上延伸，并且
间隔件层完全填充第一空间并部分填充第二空间。
6.如权利要求5所述的方法，其中，形成布线的步骤包括：形成在第二方向上彼此间隔开的第一线和第二线，使得第一线与第二线之间在第二方向上的距离对应于第一空间在第二方向上的长度。
7.如权利要求6所述的方法，其中：
第一线包括面向第二线的第一端，并且
第二线包括面向第一线的第二端，第一端和第二端中的每个具有弯曲的轮廓。
8.如权利要求1所述的方法，所述方法还包括以下步骤：在下掩模层上形成第三上掩模图案，第三上掩模图案在第一方向上与第二上掩模图案间隔开，
其中，第三上掩模图案具有在第二方向上延伸的线部，并且第二上掩模图案和第三上掩模图案中的每个具有从第二上掩模图案和第三上掩模图案中的每个的线部突出的第二突出部，第二上掩模图案的第二突出部和第三上掩模图案的第二突出部彼此相邻。
9.如权利要求8所述的方法，其中，填充图案填充位于第二上掩模图案的第二突出部与第三上掩模图案的第二突出部之间的空间。
10.如权利要求1所述的方法，所述方法还包括以下步骤：
在下掩模层上形成上掩模层；
在上掩模层上形成光致抗蚀剂图案；以及
使用光致抗蚀剂图案作为蚀刻掩模来蚀刻上掩模层，以形成第一上掩模图案和第二上掩模图案。
11.一种制造半导体装置的方法，所述方法包括以下步骤：
在基底上顺序地形成层间介电层和下掩模层；
在下掩模层上形成在第一方向上彼此间隔开的第一上掩模图案和第二上掩模图案，第一上掩模图案和第二上掩模图案中的每个具有：线部，在与第一方向相交的第二方向上延伸；以及突出部，从线部突出，第一上掩模图案的突出部和第二上掩模图案的突出部彼此相邻；
形成覆盖下掩模层、第一上掩模图案和第二上掩模图案的间隔件层；
对间隔件层执行回蚀工艺以形成间隔件和填充图案；
使用第一上掩模图案、第二上掩模图案、间隔件和填充图案作为蚀刻掩模来蚀刻下掩模层以形成下掩模图案；
使用下掩模图案作为蚀刻掩模来蚀刻层间介电层，以在层间介电层上形成槽；以及
在槽中形成布线，
其中，在第一上掩模图案的突出部与第二上掩模图案的突出部之间形成第一空间，
其中，在第一上掩模图案的线部与第二上掩模图案的线部之间形成第二空间，
其中，第一空间在第一方向上保持恒定的宽度并且在第二方向上延伸，并且
其中，间隔件层完全填充第一空间并且部分填充第二空间。
12.如权利要求11所述的方法，其中：
间隔件覆盖第一上掩模图案和第二上掩模图案中的每个的线部的侧壁，并且
填充图案填充第一空间。
13.如权利要求11所述的方法，其中，间隔件层通过原子层沉积工艺形成。
14.如权利要求11所述的方法，其中，间隔件层由氧化硅形成。
15.如权利要求11所述的方法，其中，形成布线的步骤包括：形成在第二方向上彼此间隔开的第一线和第二线，使得第一线与第二线之间在第二方向上的距离对应于第一空间在第二方向上的长度。
16.一种制造半导体装置的方法，所述方法包括以下步骤：
在基底上顺序地形成层间介电层和下掩模层；
在下掩模层上形成上掩模层；
在上掩模层上形成光致抗蚀剂图案；
使用光致抗蚀剂图案作为蚀刻掩模来蚀刻上掩模层，以形成在第一方向上彼此间隔开的第一上掩模图案和第二上掩模图案，并且第一上掩模图案和第二上掩模图案中的每个具有：线部，在与第一方向相交的第二方向上延伸，以及第一突出部，从线部突出，第一上掩模图案的第一突出部和第二上掩模图案的第一突出部彼此相邻；
形成覆盖下掩模层、第一上掩模图案和第二上掩模图案的间隔件层；
对间隔件层执行回蚀工艺以形成间隔件和填充图案，使得间隔件覆盖第一上掩模图案和第二上掩模图案中的每个的线部的侧壁，并且填充图案填充位于第一上掩模图案的第一突出部与第二上掩模图案的第一突出部之间的空间；
使用第一上掩模图案、第二上掩模图案、间隔件和填充图案作为蚀刻掩模来蚀刻下掩模层以形成下掩模图案；
使用下掩模图案作为蚀刻掩模来蚀刻层间介电层，以在层间介电层上形成槽；以及
在槽中形成布线。
17.如权利要求16所述的方法，其中，间隔件层通过原子层沉积工艺形成。
18.如权利要求16所述的方法，其中：
在第一上掩模图案的第一突出部与第二上掩模图案的第一突出部之间形成第一空间，
在第一上掩模图案的线部与第二上掩模图案的线部之间形成第二空间，
第一空间在第一方向上保持恒定的宽度并且在第二方向上延伸，并且
间隔件层完全填充第一空间并部分填充第二空间。
19.如权利要求16所述的方法，所述方法还包括以下步骤：在下掩模层上形成第三上掩模图案，第三上掩模图案在第一方向上与第二上掩模图案间隔开，使得第三上掩模图案具有在第二方向上延伸的线部，并且第二上掩模图案和第三上掩模图案中的每个具有从第二上掩模图案和第三上掩模图案中的每个的线部突出的第二突出部，第二上掩模图案的第二突出部和第三上掩模图案的第二突出部彼此相邻。
20.如权利要求19所述的方法，其中，填充图案填充位于第二上掩模图案的第二突出部与第三上掩模图案的第二突出部之间的空间。
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