TWI713124B - 有側向磊晶過生長的垂直iii-n電晶體 - Google Patents

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Abstract

III-N電晶體包含垂直定向輕摻雜III-N漂移區於上覆輕摻雜III-N 2DEG通道及下伏重摻雜III-N汲極之間。於一些實施方式，III-N電晶體設置於矽基板上方。於一些實施方式，配置側向磊晶過生長以形成III-N島部，其與垂直定向漂移區自對準。設置於III-N島部的部分的上方的閘極電極可調變設置於III-N漂移區之上的III-N島部的通道區中的2DEG。於2DEG通道中的電荷載子可朝向汲極而被掃入漂移區。閘極、源極及汲極的各者的頂側接觸可獨立於漂移區的長度而間距改變或微縮。

Description

有側向磊晶過生長的垂直III-N電晶體
此處所述的實施方式係關於半導體技術領域，且特別是關於有側向磊晶過生長的垂直III-N電晶體。
於可攜式電子應用中的對於積體電路(IC)的需求已促進更高等級的半導體裝置的整合。對於發展中的許多先進的半導體裝置，非矽半導體材料很重要，其中一些提供高崩潰電壓的潛力。III-氮族(III-N)材料系統顯示出特別有利於高電壓及高頻應用，例如功率管理IC及RF功率放大器。
設計用於高崩潰電壓的製造於Si基板上的GaN電晶體傳統上具有側向裝置架構。例如，傳統側向GaN功率電晶體101描述於圖1中。電晶體101包含設置於矽基板105的(111)表面上方的GaN層110。GaN層110典型地為2至5μm厚。極化層120生長於GaN層 110上方，形成二維電子氣(2DEG)111，其跨度閘極電極130與源極電極140及汲極電極150之間的側向間距L1。對於高崩潰電壓(例如，>100V)應用，側向閘極-汲極間距L1可為大於5μm。此大側向尺度通常對於由上覆介電質層180的不良的III-N表面的鈍化是必須的，其會造成在電場出現時的未成熟崩潰，其隨L1降低增加強度。有側向閘極-汲極間距L1因此對於給定的崩潰電壓規格不能縮小，在此裝置中對於源極-汲極間距L2的改變或微縮之機會是受限的。
致能對於給定的極小崩潰電壓的較小的源極-汲極間距的III-N功率電晶體架構，且可改變或微縮會有利於離散III-N功率裝置及SoC應用的兩者(例如，功率管理IC及RF功率放大器)，其中III-N功率電晶體與其它裝置整合，例如基於矽的邏輯電晶體。
101:電晶體
105:矽基板
110:GaN層
111:二維電子氣
120:極化層
130:閘極電極
140:源極電極
150:汲極電極
180:上覆介電質層
201:方法
205:操作
215:操作
225:操作
235:操作
245:操作
255:操作
265:操作
275:操作
285:操作
305:基板
308:基板凹陷
309:種表面
310:n+摻雜III-N半導體
315:介電質層
320:溝槽
325:n-摻雜III-N半導體
326:側壁刻面
331:頂表面
430:未摻雜III-N半導體
445:線差排缺陷
535:半導體極化層
540:2DEG
545:側向間隔物
550:閘極心軸
555:重摻雜III-N半導體結晶
601:IC
601A:電晶體
601B:電晶體
650:閘極電極
660:源極接觸敷金屬
671:汲極接觸敷金屬
672:汲極接觸敷金屬
680:中介層介電質
700:系統
705:行動計算平台
706:伺服器機器
710:積體系統
717:電池
720:展開圖
725:射頻積體電路
730:功率管理積體電路
735:控制器
750:單石IC
760:中介物
800:計算裝置
802:主機板
804:處理器
806:通訊晶片
此處所述的內容僅以例子的方式而非限制的方式伴隨圖式描述。為了使描述簡化且清楚，於圖中描述的元件不需要為實際比率。例如，為了清楚，一些元件的尺度相對於其他元件而言可被誇大。此外，若認為適當，則參考標號重覆於圖式之間以表示對應或相似的元件。於圖式中：圖1描述傳統的側向III-N功率電晶體，根據實施方式； 圖2為描述形成垂直III-N功率電晶體的方法的流程圖，根據一些實施方式；圖3A、3B、3C、3D及3E為當圖2所示的方法中的選擇的操作被執行時的垂直III-N功率電晶體結構的截面圖，根據一些實施方式；圖4為描述用於從溝槽磊晶生長的刻面的III-N結晶的生長前端進展的截面圖，根據一些實施方式；圖5A、5B、5C及5D為當圖2所示的方法中的選擇的操作被執行時的垂直III-N功率電晶體結構的截面圖，根據一些實施方式；圖6A為在關閉狀態的垂直III-N功率電晶體的截面圖，根據一些實施方式；圖6B為在開啟狀態的圖6A所示的垂直III-N功率電晶體的截面圖，根據一些實施方式；圖7描述配置包含垂直III-N功率電晶體的系統單晶片(SoC)的行動計算平台及資料伺服器機器，根據實施方式；且圖8為電子計算裝置的功能方塊圖，根據一些實施方式。
【發明內容及實施方式】
一或更多實施方式參照所附圖式敘述。雖然特定的組態及配置以詳細的方式描述及討論，可以理解的是，這僅是為了說明的目的。所屬技術領域中具有通常知 識者會理解的是不離開說明書的精神及範疇的其它組態及配置是可能的。對於所屬技術領域中具有通常知識者而言，明顯地，此處所述的技術及/或配置可被施加於除了此處所詳述的以外的多樣的其它系統及應用。
於後的詳細敘述伴隨圖式而作出參照，其形成其部分且說明範例實施方式。此外，可以理解的是，其它實施方式可被利用，且可作出結構上的及/或邏輯的改變而不離開所請的標的的範圍。亦應注意的是，方向及參照，例如，上、下、頂、底等，可僅被用以促進對於圖式中的特徵的敘述。因此，之後的詳細敘述不應被認為是限制的方式，且所請的標的由所附的申請專利範圍及它們的均等全然地定義。
於後的敘述，許多細節被提出。唯，對於所屬技術領域中具有通常知識者而言，明顯地，實施方式可被實現而沒有這些特定細節。於一些例子，可知的方法及裝置以方塊圖的形式顯示，而不是顯示細節，以避免混淆多樣的實施方式的特徵。於整份說明書中的參照，「實施方式」、「一實施方式」或「一些實施方式」表示所述的與實施方式連結的特定的特徵、結構、功能或特性包含於至少一實施方式中。因此，於整份說明書的多處的「於實施方式」、「於一實施方式」或「一些實施方式」的詞語的出現，並不必然表示相同的實施方式。此外，特定的特徵、結構、功能或特性可被以任意適合的方式組合於一或更多實施方式中。例如，在與二實施方式關聯的特定特 徵、結構、功能或特性不相互抵觸的任意處，第一實施方式可與第二實施方式組合。
如用於說明書及所附的申請專利範圍中，單數形式亦有意表示複數形式，除非它們的上下文另外特別明確指出。亦可以理解的是，此處所用的詞語「及/或」表示及包含相關的所列的項目的一或更多的任意及所有可能的組合。
詞語「耦合」及「連接」，及其衍生，於此處可用以敘述組件之間的功能性或結構性的關係。應理解的是，這些詞語無意彼此為同義詞。而是，於特定的實施方式，「連接」可用以表示二或更多元件彼此直接實體、光學或電接觸。「耦合」可用以表示二或更多元件為直接或非直接(有其它中介元件於它們之間)彼此實體或電接觸，及/或二或更多元件彼此共同運作或互動(例如，如造成效果關係)。
此處使用的詞語「上方」、「下方」、「在...之間」及「上」意指一組件或材料相對於其它組件或材料的相對位置，其中，此實體關係是值得注意的。例如，於材料的脈絡，配置在另一材料上方或下方的一材料可直接接觸，或可具有一或更多中間材料。此外，配置在二或多個材料之間的一材料可與此二層直接接觸，或可有一或多層中介層。反之，第一材料在第二材料“上”係指與第二材料直接接觸，或是，材料在材料“上”係指與材料直接接觸。同樣的區別方式用於組件組合的上下文。
如整個本說明書及申請專利範圍中所使用的，由詞語「...的至少之一」或「...的一或更多」連結的一系列物品，可表示列出的各物品的任意組合。例如，詞語「A、B、或C至少之一」可意指A；B；C；A與B；A與C；B與C；或A、B與C。
此處所述的為適用於高電壓操作的III-N電晶體，及製造此種裝置的方法。於一些範例實施方式，III-N電晶體被製造於IV族基板上，例如矽。於一些實施方式，垂直定向輕摻雜III-N半導體作為載子漂移區的功能，其分開重摻雜III-N半導體(例如，GaN、InN、AlN、InGaN及AlGaN)源極及汲極區。側向III-N半導體通道區更設置於源極區及漂移區之間。設置在通道區上方的閘極電極調變通道區中的2DEG。電荷載子可跨過從源極的側向距離且進入下伏的漂移區，其中載子之後跨過垂直距離以達到下伏的汲極半導體。根據一些實施方式，受益於最佳結晶品質的裝置的功能區(例如，通道區)位於遠離下伏異質基板處，而承受更高的差排密度的其它功能區位於接近下伏基板處。如此，III-N半導體層的厚度的許多部分可用於作為電晶體的功能組件，而不是僅存在為作為與異質磊晶生長關聯的下伏層。有垂直定向的漂移區，由標定輕摻雜III-N材料的厚度可達成給定的崩潰電壓，因此解耦和裝置崩潰電壓與側向裝置尺度，此方式致能功率電晶體被尺度改變或微縮。於一些實施方式，自對準製程被設置以形成III-N通道、漂移及汲極區。
圖2為描述形成垂直III-N功率電晶體的方法201的流程圖，根據一些實施方式。方法201開始，於操作205接收基板。在方法201的上游可使用多樣的磊晶生長製程及/或圖案化製程，以準備在操作205接收的基板。對於一些有利的實施方式，於操作205接收的基板僅包含IV族材料(例如，Si、Ge、SiGe)。於一些實施方式，接收的基板為實質單晶(111)矽基板。在矽及III-N結晶之間的晶格不匹配最易於適配(111)平面。唯，具有較大晶格不匹配的其它結晶方向亦是可能的，例如但不限於，(100)或(110)平面。基板可為塊狀半導體或可為絕緣體上半導體(SOI)。矽之外的基板材料亦是可能的，有包含碳化矽(SiC)、藍寶石、III-V化合物半導體(例如，GaAs、InP)的例子。基板可具有任意雜質摻雜的程度。
方法201接著圖案化模板區及磊晶生長III-N材料於模板區中。模板III-N生長可為有利的，因為覆層磊晶III-N生長製程可受在基板及III-N材料之間的大的熱不匹配的效應影響。模板生長亦可選擇性生長III-N材料，以快速終結差排的方式，而對於相對於覆層生長的給定的模厚度增進III-N結晶品質。於一些範例實施方式，凹陷形成於基板中且重摻雜III-N汲極材料生長於基板凹陷中。輕摻雜III-N材料之後從高度摻雜III-N材料的表面生長。於一些範例實施方式，使用深寬比捕捉(ART)的技術至少於輕摻雜III-N材料的生長，例如用以增進相 對於高度摻雜的III-N汲極材料的III-N結晶的品質。於一些實施方式，III-N材料生長可逐漸地繼續，且有在接續的III-N生長操作之間的一或更多中介製程。唯，單一生長操作可形成汲極、漂移及通道區，如於下進一步根據由圖3A、3B、3C、3D及3E提供的截面圖的脈絡進一步敘述的。
於一些實施方式，方法201於操作215形成介電質層在基板上方。介電質層可為任意非晶介電質材料，例如但不限於，鋁(Al2O3)、矽氧(SiO)、氮化矽(SiN)、氧氮化矽(SiON)、碳氮化矽(SiCN)。介電質層的厚度可變化，例如，其基於對於III-N漂移區的垂直長度。於圖3A所示的範例實施方式，介電質層315沉積於基板305上方。於一些有利的實施方式，介電質層315沉積於基板305的(111)矽表面上方且具有1至5μm的厚度。
回到圖2，方法201於操作225繼續，其中溝槽被定義於介電質層中。溝槽係用以暴露下伏基板表面的部分。操作225可接受可知的適用於選擇的特定介電質層材料的任意圖案化製程。於操作225形成的溝槽側向尺度可基於介電質層厚度而變化，例如達成適用於後續生長的III-N材料的ART的溝槽深寬比。範例溝槽深寬比為至少3：1(深度：寬度)，且有利地為8至10：1，或更高。於一些有利的實施方式，於操作225形成的溝槽圖案化更用以形成於下伏基板中的凹陷。對於此實施方式，基板凹 陷自對準於形成於介電質層中的溝槽。可使用多樣的技術以形成基板凹陷，例如可知地適用於特定基板成分的等向及異向蝕。範例異相蝕刻製程為結晶相關的，具有對於一或更多結晶平面相對於一或更多其它結晶平面的顯著的選擇性(例如，20：1，或更高)。於一些有利的實施方式，基板凹陷蝕刻用以顯著地基蝕介電質材料層，形成側向延伸的凹陷，該延伸長度足以適配預先決定的極小接觸敷金屬間距。於圖3B中進一步描述的範例實施方式，基板凹陷308側向延伸於介電質層315之下於至少一維度中(例如，y維度)。於其中基板305為(111)矽的一些實施方式，基板凹陷308可以結晶蝕刻劑形成，例如但不限於，基於TMAH或基於KOH的化學物。
回到圖2，方法201繼續於操作235，其中重摻雜(例如，n+)III-N半導體磊晶地生長於基板的表面上。除了作為過渡及/或緩衝層的功能之外，於操作235生長的III-N材料的至少一部分作為功率電晶體的汲極。n+ III-N半導體結晶的磊晶生長可利用任意可知的技術，例如但不限於金屬有機化學汽相沉積(MOCVD)或分子束磊晶(MBE)。於一些實施方式，於操作235中使用900℃或更多的提升的溫度以磊晶生長III-N汲極材料。在生長期間有利地使用原位摻雜以達成高雜質摻雜物濃度。III-N結晶可為高度摻雜的n-型，且於有利的實施方式中，於操作235的III-N汲極結晶生長包含至少1x1018雜質atoms/cm3。於一些實施方式，在III-N汲極生長操 作期間導入的n型雜質摻雜物種為矽。
一或更多III-N合金成分可在操作235生長，不是所有都需要為重雜質摻雜的。於一些有利的實施方式，在操作235的異質磊晶生長以有不連續膜，例如AlN，形成於通道結晶的種表面上的低溫成核步驟開始。成核層不需要為摻雜n型。於一些實施方式，GaN生長於操作235。InGaN或AlGaN亦可生長於操作235。於一些實施方式，III-N材料的堆疊生長於操作235。例如，AlN成核層形成後，未摻雜的AlGaN及/或GaN結晶可被生長。包含初始未摻雜層在基板上方可改善汲極對基板的隔離。摻雜的III-N材料(例如，摻雜的GaN)可之後被生長於未摻雜材料上。
於一些實施方式，III-N汲極結晶為有延伸於實質正交於基板結晶的種表面的c軸的六方晶體。例如，對於種表面為(111)刻面的實施方式，c軸實質對齊於基板的<111>方向。「實質」對齊表示c軸可為至多5°偏離種表面刻面。於圖3C所示的範例實施方式，n+摻雜III-N半導體310(重摻雜III-N半導體)主要生長於(111)種表面309上。
III-N六方結晶缺少反轉對稱，且更特別的是{0001}平面不相等。對於圖3C中所示的範例n+摻雜III-N半導體310(汲極)，{0001}平面的其中之一典型地被稱為Ga面(+c極性)且另一者被稱為N面(-c極性)。於範例實施方式，{000-1}平面更接近基板305 的表面且n+摻雜III-N半導體310可被稱為有Ga極性(+c)因為Ga(或其它III族元素)的三個鍵指向基板305。對於替代的實施方式，其中Ga(或其它III族元素)的三個鍵指向離開基板，n+摻雜III-N半導體310會被稱為有N極性(-c)。
n+摻雜III-N半導體310中的結晶品質會基於III-N材料成分(例如，Al、In、Ga、%)、種表面的特性、及III-N生長條件而變化。注意有顯著的晶格不匹配於範例矽基板表面及III-N材料之間，結晶缺陷，例如線差排會出現於n+摻雜III-N半導體310中。唯，例如，於n+摻雜III-N半導體310中的高缺陷密度(例如，1x108至1x1010cm-2)在功率電晶體汲極中比在2DEG通道中更可忍受。
回到圖2，方法201繼續操作245，其中輕摻雜(n-)III-N半導體從n+ III-N半導體的表面磊晶地生長。n- III-N半導體作為功率電晶體的漂移區，藉其電荷載子垂直地向下流動至n+ III-N半導體汲極。n- III-N半導體結晶的磊晶生長可再次利用任意可知的技術，例如但不限於MOCVD或MBE。於有利的實施方式，生長操作245為多步驟磊晶生長配方的部分，其在用以生長n+ III-N半導體的先前配方部分之後。此處亦是，原位摻雜有利地於生長期間使用，但雜質濃度降低至n+生長的雜質濃度之下(例如，約二個數量級)以達成想要的半導體電阻率。於一些實施方式，於操作245生長的III-N結晶包含 約1x1016雜質atoms/cm3。矽為一範例n型雜質摻雜物種，其可被使用。
於有利的實施方式，n- III-N半導體以相對於在操作235生長的n+ III-N半導體的顯著增進結晶品質的方式生長(即，較低的差排密度)。於有利的實施方式，於操作245生長的n- III-N半導體的至少部分回填形成於介電質層中的溝槽。換而言之，於n- III-N半導體的生長期間使用ART。許多從下伏n+ III-N材料傳播的差排會在溝槽側壁被終結。不論ART是否使用，限制n- III-N材料於介電質溝槽中有利地控制n- III-N材料的側向尺度以達成想要的外部汲極電阻。
於圖3D中進一步描述的例子中，n-摻雜III-N半導體325及n+摻雜III-N半導體310之間的介面大致與介電質層315的底部表面共平面。於此實施方式，n- III-N漂移區可具有接近等於介電質層315的z厚度的垂直長度。唯，當雜質源分壓在磊晶生長的期間被降低時，在n-摻雜III-N半導體325、n+摻雜III-N半導體310之間的轉變亦可於它處為生長前端位置的根據。一或更多III-N合金成分可於操作245生長。於一些實施方式，n- GaN在操作245生長。替代地，n- InGaN或n- AlGaN亦可在操作245生長。於一些有利的實施方式，在生長操作235及245之間被調變的唯一的前驅物為雜質源。於圖3D，例如，n-摻雜III-N半導體325(n- GaN半導體)設置於n+摻雜III-N半導體310(n+GaN半導體)上。
於一些實施方式，n- III-N磊晶生長持續直到n- III-N半導體延伸於介電質溝槽的頂表面之上。第一磊晶生長條件(例如，第一III-N生長壓力、第一III-N生長溫度及第一V/III生長前驅物比率)可被配置以填充溝槽，於此點生長條件可被修改而促進側向磊晶過生長(LEO)。於一些實施方式，III-N材料的LEO利於傾斜的半極性側壁蝕刻面的形成。較高的生長壓力，例如，有利於這些傾斜的半極性平面。於一些範例GaN實施方式，側向磊晶過生長壓力在30至350Torr的範圍。例如，較低的生長溫度亦有利於傾斜平面。於一些範例GaN實施方式，側向磊晶過生長溫度在950至1150℃的範圍。例如，較高的V/III比率亦有利於傾斜平面的形成。於一些範例GaN實施方式，其中V族前驅物為NH3且III族前驅物為三甲基鎵(TMG)，V/III比率為在100至5000的範圍。於一些實施方式，雜質摻雜物被維持為如它於溝槽中的n- III-N生長的。圖3E描述範例實施方式，其中繼續的n-摻雜III-N半導體325的磊晶生長形成傾斜的、半極性的側壁刻面326，當III-N結晶側向擴展於介電質層315上方。側壁刻面326可，例如，具有垂直向量，其從c軸約60°。只要有足夠的生長時間，則側壁刻面326會交差，形成尖峰的III-N半導體結構特性於y-z平面。對於此結構，僅展示的c平面在頂點對齊各n-漂移區的中線或軸。N-生長可在傾斜側壁刻面交差以形成尖峰之前或之後被終結。
圖4為描述用於從溝槽側向過生長的刻面的III-N結晶的生長前端進展的截面圖，根據一些實施方式。一般而言，於溝槽320中含有的n-摻雜III-N半導體325可被認為包含從基板的暴露的表面延伸的複數線差排，且經過溝槽320的z高度。ART可已經終結平行於c平面(垂直於c軸)傳播的缺陷。LEO可更彎曲垂直傳播的缺陷往傾斜側壁刻面對的其中之一。如圖4中所示，於介電質層315之上的一些z高度，垂直地在溝槽320中滑移的至少一些線差排缺陷445從c軸彎曲離開，以水平地滑移至傾斜側壁刻面326。於圖4，在時間t0的特性對應於當n-摻雜III-N半導體325正要從溝槽320顯現的點，其具有側向寬度T1。在時間t0，缺陷傳播於垂直方向(例如，實質平行於c軸)，如由虛線標示。於時間t3，在LEO的一些期間後，n-摻雜III-N半導體325已擴展超過溝槽側壁且超過由LEO顯現的有利的傾斜側壁刻面。傾斜側壁刻面交差接近溝槽側壁的線差排缺陷445，且缺陷傳播的方向成為側向(例如，實質平行於c平面)。此缺陷的傳播的彎曲持續直到由LEO製程的有利的傾斜側壁刻面(例如，~60°)彼此交差，於時間t4，以形成有在高度h1的頂點的尖峰的n- III-N半導體。在時間t4後，僅接近與溝槽320的中線重合的缺陷可繼續垂直地擴散。一般而言，對於較小的溝槽寬度T1，III-N半導體會比較快達到頂點，且額外的LEO增加有具有與c平面實質共平面的頂表面331的低缺線密度材料的z高度。
回到圖2，方法201繼續操作255，其中實質未摻雜的(即，未刻意摻雜的)，或非常輕摻雜的(例如，至少2數量級或更多地相對於n-摻雜漂移區更輕地摻雜的)III-N通道半導體被從n- III-N材料的表面磊晶生長。III-N通道半導體被配置作為電晶體通道區，經其的電荷載子側向地從相鄰的源極流動且之後往下進入n- III-N半導體漂移區。一或更多III-N合金成分可在操作255生長。於一些實施方式，GaN在操作255生長。或是，InGaN或AlGaN亦可在操作255生長。於一些有利的實施方式，於生長操作255及245之間被調變的唯一的前驅物為雜質源。例如，GaN半導體通道區可形成於n- GaN半導體漂移區上。未摻雜的III-N半導體結晶的磊晶生長可再次利用任意可知的技術，例如但不限於MOCVD或MBE。於有利的實施方式，生長操作255僅為多步驟磊晶生長配方中的配方部分，其在先前採用的用以生長n- III-N半導體的配方部分之後。在n-摻雜及實質未摻雜III-N材料之間的轉變可在LEO過生長製程期間的任意時間發生，例如由關閉施體雜質源同時維持其它生長條件。
n- III-N漂移區及III-N之間的介面的幾何條件，可基於在LEO III-N生長期間雜質源被終結的時機，而從尖峰至梯型改變。例如，於圖4，未摻雜III-N半導體430生長於尖峰的n-摻雜III-N半導體325上方。圖5A更描述實施方式，其中未摻雜III-N半導體430生長於梯型n-摻雜III-N半導體325上方。在未摻雜III-N半導體 430生長期間LEO生長條件可被維持，以持續側向地擴展III-N半導體島部，以有足夠的大小而安設閘極及源極終端。有利地，未摻雜III-N半導體430的側向生長被限制為側向長度L3，其小於n+摻雜III-N半導體310的側向長度L4，使得相鄰於未摻雜III-N半導體430的汲極接觸敷金屬可向下延伸至n+摻雜III-N半導體310，如於下所述。
於圖5A中所示的例子，未摻雜III-N半導體430具有頂表面，其實質平行於c平面。未摻雜III-N半導體430的結晶品質一般而言優於n+摻雜III-N半導體310的結晶品質且亦優於n-摻雜III-N半導體325。於一些實施方式，在未摻雜III-N半導體430中的線差排密度為至少二個數量級地低於n+摻雜III-N半導體310中的線差排密度，且因此有對於2DEG通道的製造的足夠的品質。於有利的實施方式，未摻雜III-N半導體430的線差排密度為1x107至1x109cm-2。未摻雜III-N半導體430的側向磊晶過生長因此促進高結晶品質且亦擴展III-N材料的島部的側向足跡，以「由下往上」的方式，其自對準於下伏n-摻雜III-N半導體325。如於下進一步敘述的，III-N半導體島部的側向尺度足夠大，以提供對於閘極通道及源極終端的兩者的基板，各位於相對於n-摻雜III-N半導體325的III-N半導體島部上。
回到圖2，方法201於操作265繼續，其中III-N極化層磊晶地生長於在操作255形成的III-N通道半 導體上方。配置作為極化層的III-N合金可具有適合用於III-N通道半導體的成分的任意成分。於進一步於圖5B所示的一些範例實施方式，包含AlGaN的半導體極化層535生長於未摻雜III-N半導體430(GaN通道)上方。極化層的磊晶生長可再次利用任意可知的技術，例如但不限於MOCVD或MBE。於有利的實施方式，極化層的生長僅為多步驟磊晶生長配方中的配方步驟，其在先前採用的用以生長III-N通道半導體的配方步驟之後。如進一步於圖5B所示的，有半導體極化層535的出現，2DEG 540形成於未摻雜III-N半導體430中。2DEG 540因此係設置於半導體極化層535及n-摻雜III-N半導體325之間的介面。
回到圖2，方法201繼續操作275，其中閘極電極形成於通道半導體上方，以適合調變閘極及下伏n- III-N半導體之間的2DEG的方式。因為側向磊晶過生長，半導體極化層535為有足夠側向尺度使閘極電極佔據與n-摻雜III-N半導體325相較的至少相同側向尺度。於一些有利的實施方式，閘極電極被凹陷以確保功率電晶體的增強模式操作。操作275可進一步繼受生長另一n+摻雜的III-N結晶，其作為功率電晶體的半導體源極區的功能。於一些實施方式，操作275繼受形成犧牲閘極堆疊在通道結晶的通道區上方，生長n+ III-N源極結晶，且之後以最終閘極堆疊替代犧牲閘極堆疊。或是，於「閘極最先」技術，操作275可繼受形成最終閘極堆疊在通道區上方且之後形成III-N源極區。
於圖5C中所示的例子，設置於犧牲閘極堆疊的各側上的側向間隔物545包含閘極心軸550。側向間隔物545可為任意可知的介電質，例如但不限於SiO、SiN、SiON、SiCN等。閘極心軸550可包含多晶矽或其它適合的材料，例如對於側向間隔物545提供蝕刻選擇性。閘極心軸550於n- III-N半導體上方對齊。閘極心軸550的側向尺度(L5)有利的大於n-摻雜III-N半導體325的頂表面的側向尺度(L6)，以確保替代閘極電極會具有與n-摻雜III-N半導體325的足夠的重疊，用於電晶體的電流控制。有(犧牲)閘極堆疊保護通道區，一或更多源極接觸可被形成。於一些實施方式，源極區包含有接觸敷金屬的合金。或是，n+摻雜的III-N源極結晶可生長於極化層的暴露部分上，或是通道半導體上。n+ III-N源極結晶的磊晶生長可利用可知的任意技術，例如但不限於MOCVD或MBE。一或更多III-N合金可生長作為源極結晶。原位摻雜可在生長操作期間被配置以達成高雜質摻雜物濃度。於圖5D中所示的例子，重摻雜III-N半導體結晶555(例如，具有Si在3x1020atoms/cm3的程度)生長於半導體極化層535的表面上。對於重摻雜III-N半導體結晶555添加的In(例如，InGaN)可提供相對於摻雜至相似的雜質程度的替代的GaN實施方式而言的較低的接觸電阻。
回到圖2，方法201於操作285的電晶體終端的形成而完成。於一些範例實施方式，閘極終端的形成繼 受以具有對於通道結晶適合的特性的永久閘極堆疊替代犧牲閘極堆疊。在犧牲閘極堆疊的移除時暴露的極化層的部分可被凹陷蝕刻以設定功率電晶體的臨界電壓。於有利的實施方式，臨界電壓對於n型增強模式裝置設定。
圖6A為為包含垂直III-N功率電晶體601A及601B對的IC 601的截面圖，根據一些實施方式。例如，IC 601可為實現方法201(圖2)的結果。如圖6A中所示，閘極電極650具有替代的閘極心軸。閘極電極650已被凹陷，沒有半導體極化層535在通道半導體及閘極電極650之間。IC601可因此操作為增強模式裝置而在零伏特的閘極偏壓時無2DEG出現於側向通道區。有適當的側向間隔於重摻雜III-N半導體結晶555(源極半導體)及n-摻雜III-N半導體325(漂移區)之間，在二者之間的電流可接近沒有，當VG=0V時在閘極電極650之下沒有2DEG。功率電晶體601A及601B進一步描述有源極接觸敷金屬660及汲極接觸敷金屬671及672。注意，源極及汲極敷金屬為全頂側且在可獨立於電晶體的漂移區的長度而改變或微縮的間距。於所述的例子，汲極接觸敷金屬671往下延伸經過中介層介電質680以及介電質層315而著陸於n+摻雜III-N半導體310上。於所述的實施方式，汲極接觸敷金屬671的側向尺度足以接觸二相鄰的n+摻雜III-N半導體310，各關聯於電晶體601A及601B的其中之一。除了共享汲極接觸敷金屬671，汲極接觸敷金屬672設置於閘極電極650的相對側上，其可減少 於n+摻雜III-N半導體310中擁擠的電流。電晶體601A、601B進一步包含源極接觸敷金屬660的對稱對，設置在各閘極電極650的相對側上。
圖6B進一步描述於開啟狀態的IC 601，以箭頭描述在源極及汲極之間的經過垂直漂移區的載子通道。VG>0V，2DEG形成下閘極電極650，致能載子進入n-摻雜III-N半導體325且造成在源極接觸敷金屬660及汲極接觸敷金屬671、672之間的電流。當進一步標示於圖6B中，電晶體601A及601B對可佔據由側向長度L2標示的基板305的區域，其例如為接近等於圖1中介紹的單一傳統側向電晶體101的源極-汲極間距L2。雖然側向源極-汲極間距改變或微縮，對於電晶體601A及601B的崩潰電壓可至少與傳統側向電晶體101一樣高，因為n-摻雜III-N半導體325垂直延伸長度L1。的確，有深埋入介電質層315中的n-摻雜III-N半導體325，側向漂移區的典型的表面鈍化問題可顯著的減少，致能電晶體601A、601B具有相對於對於給定閘極-汲極間距的側向裝置而言的較高的崩潰電壓。
圖7描述系統700，其中行動計算平台705及/或資料伺服器機器706設置包含至少一垂直III-N功率電晶體的IC，此垂直III-N功率電晶體具有垂直漂移區及側向閘極調變通道區，例如於此它處所述的。伺服器機器706可為任意商用伺服器，例如包含任意數量的高效能計算平台設置於架中且連網在一起，用於電子資料的處理， 其中範例實施方式包含封裝的單石IC 750。行動計算平台705可以是任意可攜式裝置，組態為用於電子資料顯示、電子資料處理、無線電子資料傳輸、或類似的各者。例如，行動計算平台705可以是平板電腦、智慧手機、膝上型電腦等的任意者，且可包括顯示螢幕(例如，電容性、電感性、電阻性或光學性觸控螢幕)、晶片級或封裝級的積體系統710、及電池717。
不論如展開圖720說明的設置於積體系統710中，或是於伺服器機器706中的獨立的封裝晶片，封裝的單石IC 750包含記憶體晶片(例如，RAM)，或處理器晶片(例如，微處理器、多核心微處理器、圖形處理器、或類似物)，其包含至少一垂直III-N功率電晶體，其具有垂直漂移區及側向閘極調變通道區，例如於此它處所述的。單石IC 750更可耦合至板、基板或中介物760，伴隨功率管理積體電路(PMIC)730、包括寬帶RF(無線)發射器及/或接收器(TX/RX)的射頻(RF)(無線)積體電路(RFIC)725(例如，包括數位基頻及更包含傳輸路徑上之功率放大器及接收路徑上之低雜訊放大器的類比前端模組)、以及它們的控制器735之一或多者。一或更多PMIC 730及RFIC 725可包含至少一垂直III-N功率電晶體，其具有垂直漂移區及側向閘極調變通道區，例如於此它處所述的。
對功能而言，PMIC 730可執行電池功率調節、直流(DC)-對-DC轉換等，且具有耦合至電池717的 輸入及具有提供電流供應給其它功能模組的輸出。如進一步描述的，在範例實施方式中，RFIC 725具有耦合至天線(未顯示)的輸出，以實施任意數量的無線標準或協定，包含但不限於，Wi-Fi(IEEE802.11家族)、WiMAX(IEEE802.16家族)、IEEE802.20、長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物，以及指定為3G、4G、5G、或更多之任意其它的無線協定。於替代的實施例，這些板件級模組的各者可整合到耦合至單石IC 750的封裝基板的分別的IC，或整合於耦合至單石IC 750的封裝基板的單一IC。
圖8為根據本發明之至少一些實施配置的計算裝置800的功能方塊圖。例如，計算裝置800可建立於行動計算平台705或伺服器機器706內部。計算裝置800更包含安裝一些組件的主機板802，這些組件例如但不限於處理器804(例如，應用處理器)，其可更整合包含異質磊晶III-N源極/汲極的至少一鰭部電晶體(finFET)，根據一些實施方式。處理器804可實體及/或電耦合至主機板802。於一些例子，處理器804包括封裝在處理器804內的積體電路晶粒。一般而言，詞語「處理器」或「微處理器」可意指任意裝置或裝置的部分，其處理來自暫存器及/或記憶體的電子資料，並將該電子資料轉換成可以進一步儲存在暫存器及/或記憶體中的其它電子資料。
在多樣的例子中，一或多個通訊晶片806亦可實體及/或電耦接至主機板802。在進一步的實施中，通訊晶片806可以是處理器804的部分。視其應用而定，計算裝置800可包含可以也可以不與主機板802實體及電耦接的其它組件。這些其他組件包含但不限於揮發性記憶體(例如DRAM)、非揮發性記憶體(例如ROM)、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、影像編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、喇叭、相機、及大容量存儲裝置(例如硬碟、固態碟(SSD)、光碟(CD)、數位多功能片(DVD)等)或類似。
通訊晶片806可以致能用於向計算裝置800傳輸資料和從計算裝置800傳輸資料的無線通訊。詞語「無線」及其衍生物可用來描述電路、裝置、系統、方法、技術、通訊通道等，其可藉由使用經調變的電磁輻射通過非固態媒介通訊資料。此詞語並非暗示相關的裝置不含有任何線，雖然在某些實施方式中可能沒有線。通訊晶片906可實施任意數量的無線標準或協定，包含但不限於本文它處所述的。如所討論，計算裝置800可包括複數通訊晶片806。例如，第一通訊晶片可專用於較短範圍的無線通訊，例如Wi-Fi與藍牙，且第二通訊晶片可專用於較長範圍的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。
雖然已參考了多樣的實施例描述而提出特定特徵，但此描述無意被解釋成限制之意。因此，對於所屬技術領域中具有通常知識者而言，明顯地，此處所述之實施例的多樣的修改以及其它實施例，都視為是在本發明之精神與範圍之內。
可以理解的是，與於上詳細敘述的不同的實施方式可以修改或是改變的方式實現而不離開所附的申請專利範圍的範疇。例如上述實施方式可包含特徵的特定的組合，如於下所提出的：
於一些第一實施方式，III-N電晶體包含：重摻雜的III-N汲極，設置在基板的表面上方；輕摻雜的III-N漂移區，設置在該汲極的上方；III-N通道，設置在該漂移區上方；閘極電極，設置在該通道上方；及重摻雜的源極，耦合至該通道。
於進一步的第一實施方式，電晶體更包含非晶介電質材料，設置在該汲極的部分上方，且漂移區設置於延伸經過該介電質材料的溝槽中。
於進一步的第一實施方式，該源極為n+摻雜的III-N半導體結晶對的其中之一，各源極結晶接觸III-N極化層的表面或直接接觸在該閘極電極的相對側上的該III-N通道，且該電晶體更包含源極接觸敷金屬對，各座落於該n+摻雜的III-N源極結晶對的其中之一上。
於進一步的第一實施方式且緊接續上述，該基板包含Si，該通道包含GaN，且該電晶體更包含汲極接 觸敷金屬對，設置在該閘極電極的相對側上，且各汲極接觸敷金屬座落於n+摻雜的III-N汲極上。
於進一步的第一實施方式，該源極及汲極各以施體雜質摻雜至至少3x1018atoms/cm3，且該漂移區以施體雜質摻雜至小於1x1017atoms/cm3。
於進一步的第一實施方式，該III-N通道具有不大於109cm-2的差排密度，且該重摻雜III-N汲極具有差排密度，其為至少高於該III-N通道的差排密度一個數量級。
於進一步的第一實施方式，至少該漂移區的3μm分開該源極及汲極。
於進一步的第一實施方式，該III-N通道的c平面對於從平行於該基板的表面而言不大於10°，且該III-N通道設置於側向地延伸超過該溝槽的III-N島部中，該島部具有傾斜半極化側壁刻面，從該III-N通道的頂極性表面傾斜，至與設置為側向地超過該溝槽的側壁的該介電質材料層交介。
於一或更多第二實施方式，一種積體電路(IC)，包含III-N電晶體對，設置在矽基板上方，各電晶體更包含閘極電極，設置在III-N通道區上方，n+摻雜的III-N源極，耦合至在該閘極電極的各側上的該III-N通道區，及n+摻雜的III-N汲極，設置在相對於該閘極電極的該通道區的側上且經由n-摻雜的III-N漂移區耦合至該III-N通道區。該IC更包含共同汲極接觸，設置在 該n+摻雜的III-N源極之間且座落於各電晶體的該n+摻雜的III-N汲極上。
於進一步的第二實施方式，該III-N通道區包含未摻雜的GaN，設置於該n-摻雜的III-N漂移區及該閘極電極之間，且該n-摻雜的III-N漂移區在該汲極及該通道區之間的介面具有至少3μm的厚度。
於一或更多第三實施方式，一種形成III-N電晶體的方法包含磊晶生長第一n+摻雜的III-N半導體於基板上，從該第一n+摻雜的III-N半導體的表面上磊晶生長n-摻雜的III-N半導體，以回填設置於該n+摻雜的III-N半導體的部分上方的介電質層中的溝槽，從該n-摻雜的III-N半導體的表面磊晶生長III-N通道半導體，形成閘極電極在該III-N通道半導體上方，且形成第一接觸敷金屬經過該介電質層且接觸該第一n+摻雜的III-N半導體，及形成第二接觸敷金屬，耦合至該III-N通道半導體。
於進一步的第三實施方式，該方法更包含沉積該介電質層在該基板上方，圖案化該溝槽經過該介電質層，暴露該基板，當由有溝槽的該介電質層遮罩時蝕刻凹陷進入該基板，且由磊晶生長該第一n+摻雜的III-N半導體回填該基板凹陷。
於進一步的第三實施方式且緊接著上述，該基板為矽，該矽的(111)表面暴露於該溝槽的底部，且蝕刻該凹陷包含執行結晶蝕刻(crystallographic etch)， 其以至少等於在該閘極電極與該第一接觸敷金屬之間的間距的側向距離基蝕該介電質層。
於進一步的第三實施方式，磊晶生長該III-N通道半導體包含GaN的側向磊晶生長。
於進一步的第三實施方式，磊晶生長該n-摻雜的III-N半導體包含生長該n-摻雜的III-N半導體以延伸於該介電質層的頂表面之上。且磊晶生長該III-N通道半導體包含從在該介電質層的該頂表面之上延伸的該n-摻雜的III-N半導體的該表面側向磊晶生長實質未摻雜的GaN。
於進一步的第三實施方式，該方法更包含從該III-N通道半導體的表面磊晶生長III-N極化層，從該極化層或III-N通道半導體的至少一表面磊晶生長第二n+摻雜的III-N半導體，且著陸該第二接觸敷金屬在該第二n+摻雜的III-N半導體上。
於進一步的第三實施方式且緊接著上述，磊晶生長該第一n+摻雜的III-N半導體包含生長以至少3x1018atoms/cm3的施體雜質摻雜的GaN，磊晶生長該III-N通道半導體包含以在3x1014atoms/cm3之下的摻雜濃度生長GaN，且磊晶生長該第二n+摻雜的III-N半導體包含生長以至少3x1018atoms/cm3的施體雜質濃度摻雜的InGaN。
於一或更多第四實施方式，一種製造積體電路的方法包含形成n+摻雜的III-N半導體汲極對在二相 鄰的基板區上方，從汲極對的各者磊晶生長n-摻雜的III-N半導體漂移區，該生長限制於設置於汲極的部分上方的介電質層中的溝槽中，以側向地擴展該III-N半導體島部於該介電質層的頂表面之上的生長條件，從該n-摻雜的III-N半導體的表面磊晶生長III-N半導體島部對，形成閘極電極對在該III-N半導體島部的通道部分上方，且形成第一接觸敷金屬經過該介電質層且接觸該III-N汲極對的兩者。
於進一步的第四實施方式，該方法更包含磊晶生長III-N極化層在該III-N半導體島部的各者上，且磊晶生長n+摻雜的III-N半導體源極對在各閘極電極的相對側上的該III-N間隔物島部的各者上方。
於進一步的第四實施方式，該方法更包含沉積該介電質層在基板上方，圖案化該溝槽經過該介電質層，暴露該基板，當由有溝槽的該介電質層遮罩時蝕刻凹陷對進入該基板，且由磊晶生長該n+摻雜的III-N半導體汲極對回填該凹陷對。
唯，上述的實施方式不限於此，且於多樣的實施例，上述的實施方式可包含僅接受此特徵的子集、接受此特徵的不同的次序、接受此特徵的不同組合及/或接受這些明示列出的特徵的額外特徵。因此，本發明的範疇應該以參照所附的申請專利範圍決定，伴隨與申請專利範圍賦予的等效物的整體範疇。
305:基板
310:n+ III-N半導體
315:介電質層
320:溝槽
325:n- III-N半導體
326:側壁刻面

Claims (20)

  1. 一種III-N電晶體，包含：汲極，包含具有第一濃度的雜質的III-N材料；漂移區，於該汲極的部分上方，且該漂移區包含具有第二濃度的雜質的III-N材料，該第二濃度小於該第一濃度；通道，於該漂移區上方，且該通道包含III-N材料；閘極電極，於該通道上方；第一及第二源極，耦合至該通道，該第一及第二源極包含III-N材料，且在該閘極電極的相對側上；與該第一源極相接觸的第一源極接觸敷金屬、以及與該第二源極相接觸的第二源極接觸敷金屬；以及汲極接觸敷金屬對，該汲極接觸敷金屬對個別在該閘極電極的相對側上，且各與該汲極接觸。
  2. 如請求項第1項的電晶體，更包含：非晶材料，於該汲極的部分上方，且其中：該漂移區具有側壁，其相鄰於該非晶材料的側壁；以及該非晶材料係於該漂移區與該汲極接觸敷金屬對個別之間。
  3. 如請求項第2項的電晶體，其中：該通道的c平面係對於從平行於下方的矽基板的表面而言不大於10°；以及該通道係在III-N材料體中，其橫向地延伸超過該非 晶材料的該側壁，該III-N材料體具有傾斜半極化側壁刻面，從該通道的頂極性表面傾斜，至與該非晶材料交介。
  4. 如請求項第1項的電晶體，其中該第一及第二源極係各接觸包含III-N材料的極化層的表面、或直接接觸該通道。
  5. 如請求項第4項的電晶體，其中：該汲極係於包含矽之基板層上方；且該通道包含GaN。
  6. 如請求項第1項的電晶體，其中：該第一及第二源極及該汲極包含具有至少3x1018atoms/cm3的濃度的施體雜質；且該漂移區包含小於1x1017atoms/cm3的濃度的施體雜質。
  7. 如請求項第1項的電晶體，其中：該通道具有不大於109cm-2的差排密度；以及該汲極具有差排密度，其為至少高於該通道的差排密度一個數量級。
  8. 如請求項第1項的電晶體，其中該漂移區在該汲極及該通道之間具有3μm的厚度。
  9. 一種積體電路(IC)，包含：III-N電晶體對，於矽基板上方，且各更包含：閘極電極，於通道區上方，該通道區包含III-N材料；源極，在該閘極電極的各側上耦合至該通道區， 該源極包含III-N材料及具有至少第一濃度的施體雜質；汲極，耦合至該通道區且相對於該閘極電極，其中，該汲極通過漂移區而耦合至該通道區，該漂移區包含III-N材料及具有第二濃度的施體雜質，該第二濃度小於該第一濃度；以及汲極接觸敷金屬，位於該III-N電晶體對之第一者之源極及該III-N電晶體對之第二者之源極之間，其中，該汲極接觸敷金屬耦合至該III-N電晶體對之每一者之汲極。
  10. 如請求項第9項的IC，其中：該通道區包含於該漂移區及該閘極電極之間的未摻雜的GaN；以及該漂移區在該汲極及該通道區之間的介面具有至少3μm的厚度。
  11. 一種形成III-N電晶體的方法，包含：磊晶生長第一III-N材料於基板上，該第一III-N材料包含第一濃度的施體雜質；從該第一III-N材料的表面上磊晶生長第二III-N材料，以回填於該第一III-N材料的部分上方的非晶層中的溝槽，其中，該第二III-N材料包含第二濃度的施體雜質，該第二濃度小於該第一濃度；從該第二III-N材料的表面上磊晶生長第三III-N材料； 形成閘極電極在該第三III-N材料上方；形成汲極接觸敷金屬，其經過該非晶層且接觸該第一III-N材料；以及形成源極接觸敷金屬，其耦合至該三III-N材料。
  12. 如請求項第11項的方法，更包含：沉積該非晶層在該基板上方；圖案化該溝槽經過該非晶層，暴露該基板；由有該溝槽的該非晶層為遮罩，蝕刻凹陷進入該基板；以及磊晶生長該第一III-N材料於該凹陷中。
  13. 如請求項第12項的方法，其中：該基板為矽；該矽的(111)表面暴露於該溝槽的底部；以及蝕刻該凹陷包含執行結晶蝕刻(crystallographic etch)，其以至少等於在該閘極電極與該汲極接觸敷金屬之間的間距的側向距離來基蝕(undercut)該非晶層。
  14. 如請求項第11項的方法，更包含：從該第三III-N材料的表面上磊晶生長極化層，該極化層包含第四III-N材料；從該第三或第四III-N材料的至少一者的表面上磊晶生長源極，其中，該源極包含第五III-N材料，該第五III-N材料包含第三濃度的施體雜質，該第三濃度超過該第一濃度；以及形成該源極接觸敷金屬於該源極上。
  15. 如請求項第14項的方法，其中：磊晶生長該第一III-N材料包含以至少3x1018atoms/cm3的施體雜質來生長GaN；磊晶生長該第三III-N材料包含以不超過3x1014atoms/cm3的施體雜質來生長GaN；且磊晶生長該第二III-N材料包含以至少3x1018atoms/cm3的施體雜質來生長InGaN。
  16. 如請求項第11項的方法，其中磊晶生長該第三III-N材料包含GaN的側向磊晶生長。
  17. 如請求項第11項的方法，其中：磊晶生長該第二III-N材料包含側向過生長該第二III-N材料於該非晶層的頂面上方；以及磊晶生長該第三III-N材料包含從該第二III-N材料的表面上側向過生長實質未摻雜的GaN延伸至該非晶層的該頂面上方。
  18. 一種製造積體電路的方法，包含：形成n+摻雜III-N半導體汲極對在二相鄰的基板區上方；從該n+摻雜III-N半導體汲極對的各者磊晶生長n-摻雜III-N半導體漂移區，該生長係限制於該n+摻雜III-N半導體汲極對的部分上方的非晶層中的溝槽中；從該n-摻雜III-N半導體的表面上磊晶生長III-N半導體島部對，其生長條件為側向地擴展該III-N半導體島部於該非晶層的頂表面上方； 形成閘極電極對在該III-N半導體島部的通道部分上方；以及形成汲極接觸敷金屬，其經過該非晶層且接觸該n+摻雜III-N半導體汲極對的兩者。
  19. 如請求項第18項的方法，更包含：磊晶生長III-N極化層在該III-N半導體島部對的各者上；以及磊晶生長n+摻雜III-N半導體源極在該閘極電極對的各個的相對側上的該III-N半導體島部對的各者上方。
  20. 如請求項第18項的方法，更包含：沉積該非晶層在基板上方；圖案化該溝槽經過該非晶層，暴露該基板；藉由該非晶層為遮罩來蝕刻凹陷對進入該基板；以及藉由磊晶生長該n+摻雜III-N半導體汲極對來至少部分地回填該凹陷對。
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