JP2786457B2 - 半導体素子およびその製造方法 - Google Patents
半導体素子およびその製造方法Info
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- JP2786457B2 JP2786457B2 JP63304961A JP30496188A JP2786457B2 JP 2786457 B2 JP2786457 B2 JP 2786457B2 JP 63304961 A JP63304961 A JP 63304961A JP 30496188 A JP30496188 A JP 30496188A JP 2786457 B2 JP2786457 B2 JP 2786457B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、シリコン基板上にIII〜Ｖ族化合物半導体
であるGaAs半導体層を形成して成るヘテロ構造の半導体
素子およびその製造方法に関する。
であるGaAs半導体層を形成して成るヘテロ構造の半導体
素子およびその製造方法に関する。
従来の技術 シリコン基板上にGaAsやAlyGa1-yAsなどのIII−Ｖ族
化合物半導体や混晶半導体をエビタキシャル成長させた
ヘテロ構造の半導体素子は高速FET（電界効果トランジ
スタ）素子や発光素子および受光素子として広く用いら
れている。
化合物半導体や混晶半導体をエビタキシャル成長させた
ヘテロ構造の半導体素子は高速FET（電界効果トランジ
スタ）素子や発光素子および受光素子として広く用いら
れている。
このようなヘテロ構造半導体素子を形成するにあたっ
て、従来では、シリコン基板上にまずアモルファス状態
のGaAs層を形成し、その後、加熱することによってGaAs
結晶層を形成する技術が用いられている。このような第
１の従来技術では、両者の格子定数の相違に基づき、両
者の界面で転位が発生してしまうことになる。また、両
者の熱膨張率の相違によって、シリコン基板に反りを生
じてしまう。したがって第２の従来技術として、シリコ
ン基板と化合物半導体層との界面に歪超格子層を導入す
る技術が提案されているが、このような歪超格子層を導
入すると、シリコン基板上の化合物半導体層が厚くなっ
てしまい、クラックを生じてしまう場合が多い。
て、従来では、シリコン基板上にまずアモルファス状態
のGaAs層を形成し、その後、加熱することによってGaAs
結晶層を形成する技術が用いられている。このような第
１の従来技術では、両者の格子定数の相違に基づき、両
者の界面で転位が発生してしまうことになる。また、両
者の熱膨張率の相違によって、シリコン基板に反りを生
じてしまう。したがって第２の従来技術として、シリコ
ン基板と化合物半導体層との界面に歪超格子層を導入す
る技術が提案されているが、このような歪超格子層を導
入すると、シリコン基板上の化合物半導体層が厚くなっ
てしまい、クラックを生じてしまう場合が多い。
また化合物半導体層が形成されたシリコン基板の裏面
に、シリコンよりも熱膨張係数の低い被膜を形成する第
３の従来例が考えられるが、このような第３の従来例で
は、シリコン基板と化合物半導体層との熱膨張率の相違
に基づくシリコン基板の反りは解消されるけれども、両
者の熱膨張係数の相違を解消するものではなく、これら
の界面に熱応力が発生してしまい、転位が発生してしま
うことになる。このような転位の増大はエッチピッチ密
度（EPD）の値をむやみに増大してしまう。
に、シリコンよりも熱膨張係数の低い被膜を形成する第
３の従来例が考えられるが、このような第３の従来例で
は、シリコン基板と化合物半導体層との熱膨張率の相違
に基づくシリコン基板の反りは解消されるけれども、両
者の熱膨張係数の相違を解消するものではなく、これら
の界面に熱応力が発生してしまい、転位が発生してしま
うことになる。このような転位の増大はエッチピッチ密
度（EPD）の値をむやみに増大してしまう。
発明が解決しようとする課題 本発明の目的は、上述の技術的課題を解消し、熱膨張
係数の相違によってシリコン基板が反るなどの現象を可
及的に抑制するとともに、前記EPDが格段に改善された
半導体素子およびその製造方法を提供することである。
係数の相違によってシリコン基板が反るなどの現象を可
及的に抑制するとともに、前記EPDが格段に改善された
半導体素子およびその製造方法を提供することである。
課題を解決するための手段 本発明は、シリコン基板と、 シリコン基板上に形成され、隣接する２つの縁辺の長
さの和が１〜150μｍの大きさの矩形状の透孔を有する
電気絶縁性材料から成る被覆層と、 前記透孔に臨むシリコン基板上に形成され、アモルフ
ァス状GaPを結晶化して得られる第１介在層と、 第１介在層上に形成され、第１介在層から遠去かるに
従い変数ｘが０から１に漸増するGaAsXP1-Xの結晶から
成る第２介在層と、 第２介在層上に形成されるGaAs結晶層とを含むことを
特徴とする半導体素子である。
さの和が１〜150μｍの大きさの矩形状の透孔を有する
電気絶縁性材料から成る被覆層と、 前記透孔に臨むシリコン基板上に形成され、アモルフ
ァス状GaPを結晶化して得られる第１介在層と、 第１介在層上に形成され、第１介在層から遠去かるに
従い変数ｘが０から１に漸増するGaAsXP1-Xの結晶から
成る第２介在層と、 第２介在層上に形成されるGaAs結晶層とを含むことを
特徴とする半導体素子である。
また本発明は、シリコン基板と、 シリコン基板上に形成され、隣接する２つの縁辺の長
さの和が１〜150μｍの大きさの矩形状の透孔を有する
電気絶縁性材料から成る被覆層と、 前記透孔に臨むシリコン基板上に形成され、アルモフ
ァス状AlAsを結晶化して得られる第１介在層と、 第１介在層上に形成され、第１介在層から遠去かるに
従い変数ｙが１から０に漸減するAlyGa1-yAsの結晶から
成る第２介在層と、 第２介在層上に形成されるGaAs結晶層とを含むことを
特徴とする半導体素子である。
さの和が１〜150μｍの大きさの矩形状の透孔を有する
電気絶縁性材料から成る被覆層と、 前記透孔に臨むシリコン基板上に形成され、アルモフ
ァス状AlAsを結晶化して得られる第１介在層と、 第１介在層上に形成され、第１介在層から遠去かるに
従い変数ｙが１から０に漸減するAlyGa1-yAsの結晶から
成る第２介在層と、 第２介在層上に形成されるGaAs結晶層とを含むことを
特徴とする半導体素子である。
また本発明は、シリコン基板上に隣接する２つの縁辺
の長さの和が１〜150μｍの大きさの矩形状の透孔を有
する電気絶縁性材料から成る被覆層を形成し、 前記透孔に臨むシリコン基板上にGaPまたはAlAs層を
結晶化して成る第１介在層を形成し、 第１介在層上に第１介在層から遠去かるに従い変数ｘ
が０から１に漸増するように、または変数ｙが１から０
に漸減するようにGaAsXP1-X結晶層またはAlyGa1-yAsか
ら成る第２介在層を形成し、 第２介在層上にGaAs結晶層を形成するようにしたこと
を特徴とする半導体素子の製造方法である。
の長さの和が１〜150μｍの大きさの矩形状の透孔を有
する電気絶縁性材料から成る被覆層を形成し、 前記透孔に臨むシリコン基板上にGaPまたはAlAs層を
結晶化して成る第１介在層を形成し、 第１介在層上に第１介在層から遠去かるに従い変数ｘ
が０から１に漸増するように、または変数ｙが１から０
に漸減するようにGaAsXP1-X結晶層またはAlyGa1-yAsか
ら成る第２介在層を形成し、 第２介在層上にGaAs結晶層を形成するようにしたこと
を特徴とする半導体素子の製造方法である。
作 用 本発明に従う半導体素子を製造するに当たって、シリ
コン基板上に隣接する２つの縁辺の長さの和が約150μ
ｍ以下の大きさの矩形状の透孔を有する電気絶縁性材料
からなる被覆層を形成する。この透孔に臨むシリコン基
板上に、GaPまたはAlAsから成る第１介在層と、GaAsXP
1-XまたはAlyGa1-yAsから成る第２介在層を、変数ｘが
０から１に漸増するようにまたは変数ｙが１から０に漸
減するように形成し、第２介在層上にIII−Ｖ族化合物
であるGaAs半導体をエビタキシャル成長させる。
コン基板上に隣接する２つの縁辺の長さの和が約150μ
ｍ以下の大きさの矩形状の透孔を有する電気絶縁性材料
からなる被覆層を形成する。この透孔に臨むシリコン基
板上に、GaPまたはAlAsから成る第１介在層と、GaAsXP
1-XまたはAlyGa1-yAsから成る第２介在層を、変数ｘが
０から１に漸増するようにまたは変数ｙが１から０に漸
減するように形成し、第２介在層上にIII−Ｖ族化合物
であるGaAs半導体をエビタキシャル成長させる。
このようにして製造された半導体素子はGaAs半導体の
大きさが前述したように隣接する２つの縁辺の長さの和
が約150μｍ以下に制限される。これによりシリコンとG
aAs半導体とで熱膨張係数が異なるが、各透孔毎の化合
物半導体とシリコン基板との間の応力の大きさおよび該
応力の作用する範囲は可及的に小さく制限される。これ
により熱応力によってシリコン基板が反るなどの現象が
可及的に抑制される。
大きさが前述したように隣接する２つの縁辺の長さの和
が約150μｍ以下に制限される。これによりシリコンとG
aAs半導体とで熱膨張係数が異なるが、各透孔毎の化合
物半導体とシリコン基板との間の応力の大きさおよび該
応力の作用する範囲は可及的に小さく制限される。これ
により熱応力によってシリコン基板が反るなどの現象が
可及的に抑制される。
各透孔の大きさは、小さい程、前記熱応力の影響は少
ないが、GaAs半導体の結晶性（EPD）は、その周縁ほど
悪く、中心部に近づくと、改善されるので、透孔の大き
さは過小であると透孔を形成する被覆層の影響がGaAs半
導体の結晶層全体に波及し、GaAs半導体の結晶性（ED
P）を劣化させる。したがって透孔の大きさは、隣接す
る２つの縁辺の長さの和が１μｍ以上に制御される。こ
のため、さらに熱応力の影響を少なくするために、シリ
コン基板と格子定数がほとんど等しいGaPまたはAlAsの
結晶から成る第１介在層をシリコン基板上に形成し、そ
の上にGaAsXP1-XまたはAlyGa1-yの結晶から成る第２介
在層を形成し、その上にGaAs半導体から成る結晶層を形
成する。なお第２介在層においては変数ｘを０から１に
漸増させ、または変数ｙを１から０に漸減させ、格子定
数の急激な変化を避けている。
ないが、GaAs半導体の結晶性（EPD）は、その周縁ほど
悪く、中心部に近づくと、改善されるので、透孔の大き
さは過小であると透孔を形成する被覆層の影響がGaAs半
導体の結晶層全体に波及し、GaAs半導体の結晶性（ED
P）を劣化させる。したがって透孔の大きさは、隣接す
る２つの縁辺の長さの和が１μｍ以上に制御される。こ
のため、さらに熱応力の影響を少なくするために、シリ
コン基板と格子定数がほとんど等しいGaPまたはAlAsの
結晶から成る第１介在層をシリコン基板上に形成し、そ
の上にGaAsXP1-XまたはAlyGa1-yの結晶から成る第２介
在層を形成し、その上にGaAs半導体から成る結晶層を形
成する。なお第２介在層においては変数ｘを０から１に
漸増させ、または変数ｙを１から０に漸減させ、格子定
数の急激な変化を避けている。
実施例 第１図は本発明の一実施例の半導体素子31の断面図で
あり、第２図は半導体素子31の平面図である。これらの
図面を参照して、本実施例の半導体素子31は矩形板状の
シリコン基板３上に局所的に透孔32が多数形成された、
たとえば窒化シリコンSiNxから成る被覆層33が形成され
る。前記透孔32の第２図左右方向の長さL1および上下方
向の長さL2は、たとえばそれぞれ等しく、 L1＝L2＝70μｍ …（１） に選ばれる。この透孔32に臨むシリコン基板３上にはGa
As結晶層26が形成される。このような半導体素子31は、
個々のGaAs結晶層26を発光ダイオード（LED）の一部と
して形成することにより、発光ダイオードアレイを構成
することができる。
あり、第２図は半導体素子31の平面図である。これらの
図面を参照して、本実施例の半導体素子31は矩形板状の
シリコン基板３上に局所的に透孔32が多数形成された、
たとえば窒化シリコンSiNxから成る被覆層33が形成され
る。前記透孔32の第２図左右方向の長さL1および上下方
向の長さL2は、たとえばそれぞれ等しく、 L1＝L2＝70μｍ …（１） に選ばれる。この透孔32に臨むシリコン基板３上にはGa
As結晶層26が形成される。このような半導体素子31は、
個々のGaAs結晶層26を発光ダイオード（LED）の一部と
して形成することにより、発光ダイオードアレイを構成
することができる。
第３図はこの半導体素子31の製造工程を説明する断面
図である。本実施例の半導体素子31は、後述するような
構成を有するたとえば有機金属熱分解気相成長法（MOCV
D法）に基づく製造装置によってエピタキシャル成長層
が製造される。このようなエピタキシャル成長層の製造
に先立って、シリコン基板３上にシリコンナイトライト
膜および酸化シリコンSiO2膜から成る被覆層33を第３図
（１）図示のように形成する。被膜層33は、後述するGa
As結晶層26を形成する際のマスクの機能を果し、さら
に、シリコン基板３の他の箇所にモノリシックに形成さ
れる半導体回路などの保護膜としての機能を果す。
図である。本実施例の半導体素子31は、後述するような
構成を有するたとえば有機金属熱分解気相成長法（MOCV
D法）に基づく製造装置によってエピタキシャル成長層
が製造される。このようなエピタキシャル成長層の製造
に先立って、シリコン基板３上にシリコンナイトライト
膜および酸化シリコンSiO2膜から成る被覆層33を第３図
（１）図示のように形成する。被膜層33は、後述するGa
As結晶層26を形成する際のマスクの機能を果し、さら
に、シリコン基板３の他の箇所にモノリシックに形成さ
れる半導体回路などの保護膜としての機能を果す。
その後、被覆層33上にフォトレジスト34を塗布し、露
光した後、フォトレジスト34によるパターンを第３図
（２）に示すように形成する。この後、エッチングを施
すことによりフォトレジスト34の直下の被覆層33は残存
し、残余の部分の被覆層33は除去される。これにより、
透孔32を有する被覆層33が第３図（３）のように形成さ
れる。
光した後、フォトレジスト34によるパターンを第３図
（２）に示すように形成する。この後、エッチングを施
すことによりフォトレジスト34の直下の被覆層33は残存
し、残余の部分の被覆層33は除去される。これにより、
透孔32を有する被覆層33が第３図（３）のように形成さ
れる。
このようなシリコン基板３に対して、後述するような
MOCVD装置によってエピタキシャル層を成長させ、第３
図（４）図示のように透孔32部分にGaAs結晶層26が形成
される。
MOCVD装置によってエピタキシャル層を成長させ、第３
図（４）図示のように透孔32部分にGaAs結晶層26が形成
される。
このように形成されたGaAs結晶層26は、上記第１式に
示されるようにその大きさが、平面視における隣接する
２つの縁辺の長さの和が約150μｍ以下に規制される。G
aAs結晶層26をこのような大きさに形成することによ
り、GaAs結晶層26とシリコン基板３との間の熱膨張率の
相違に基づく熱応力は、上記GaAs結晶層26の個々の占有
面積によって規定される大きさとなり、シリコン基板３
に与える影響は可及的に抑制される。すなわちシリコン
基板３の反りなどが防止される。また熱応力が個々のGa
As結晶層26において低減されるため、熱応力に起因する
転位の発生も抑制され、半導体素子31全体の結晶性、す
なわちEPDも格段に改善されることになる。
示されるようにその大きさが、平面視における隣接する
２つの縁辺の長さの和が約150μｍ以下に規制される。G
aAs結晶層26をこのような大きさに形成することによ
り、GaAs結晶層26とシリコン基板３との間の熱膨張率の
相違に基づく熱応力は、上記GaAs結晶層26の個々の占有
面積によって規定される大きさとなり、シリコン基板３
に与える影響は可及的に抑制される。すなわちシリコン
基板３の反りなどが防止される。また熱応力が個々のGa
As結晶層26において低減されるため、熱応力に起因する
転位の発生も抑制され、半導体素子31全体の結晶性、す
なわちEPDも格段に改善されることになる。
第４図は本実施例の半導体素子31と従来例におけるシ
リコン基板上に全面にわたってGaAs結晶層を形成した従
来例の応力の変化を計測した結果を示すグラフである。
この計測はいわゆるフォトルミネッセンス測定装置によ
って計測され、波長514.5nm帯のアルゴンレーザ光を用
いて計測した。これによれば、ラインl1で示される本件
実施例の半導体素子31に対する計測結果と、ラインl2で
示される従来例の半導体素子に対する計測結果とでは、
そのピーク値を示す波長λ1,λ２との間に差Δεが計測
された。
リコン基板上に全面にわたってGaAs結晶層を形成した従
来例の応力の変化を計測した結果を示すグラフである。
この計測はいわゆるフォトルミネッセンス測定装置によ
って計測され、波長514.5nm帯のアルゴンレーザ光を用
いて計測した。これによれば、ラインl1で示される本件
実施例の半導体素子31に対する計測結果と、ラインl2で
示される従来例の半導体素子に対する計測結果とでは、
そのピーク値を示す波長λ1,λ２との間に差Δεが計測
された。
この計測結果によれば応力の大きさについて、 従来半導体素子＝2.0×109dyn/cm2 本件半導体素子＝1.4×109dyn/cm2 の結果が得られた。これによれば応力は約30％程度にわ
たって削減されていることになる。
たって削減されていることになる。
第５図は上記GaAs結晶層26を形成するときに用いられ
るMOCVD装置の構成を示す系統図である。第５図を参照
して、MOCVD装置には、たとえば石英などから形成され
る反応管１が設けられ、内部にシリコンカーバイドSiC
でグラファイトを被覆したサセプタ２が配置され、その
上にシリコン基板３が乗載される。反応管１には高周波
コイル４が巻回されており、図示しない高周波電源から
高周波電力が供給されてサセプタ２が誘導加熱される。
るMOCVD装置の構成を示す系統図である。第５図を参照
して、MOCVD装置には、たとえば石英などから形成され
る反応管１が設けられ、内部にシリコンカーバイドSiC
でグラファイトを被覆したサセプタ２が配置され、その
上にシリコン基板３が乗載される。反応管１には高周波
コイル４が巻回されており、図示しない高周波電源から
高周波電力が供給されてサセプタ２が誘導加熱される。
上記反応管１に連通される第１タンク５には、水素ガ
スH2またはアルゴンガスArなどのキャリアガスが充填さ
れ、第２タンク６および第３タンク７には、それぞれPH
3およびAsH3が充填される。第１タンク５からの水素ガ
スは純化器８を介して高純度化され、その流量はマスフ
ローコントローラ（以下、MFCと略す）9,10により調整
される。また第２および第３タンク6,7からのガス流量
も、それぞれMFC11,12により調整される。
スH2またはアルゴンガスArなどのキャリアガスが充填さ
れ、第２タンク６および第３タンク７には、それぞれPH
3およびAsH3が充填される。第１タンク５からの水素ガ
スは純化器８を介して高純度化され、その流量はマスフ
ローコントローラ（以下、MFCと略す）9,10により調整
される。また第２および第３タンク6,7からのガス流量
も、それぞれMFC11,12により調整される。
また、本発明では、有機金属として前記TMG（トリメ
チルガリウム）を用いるが、これは常温で液体であり、
恒温槽14内に設置されたバブラ13内に貯留される。
チルガリウム）を用いるが、これは常温で液体であり、
恒温槽14内に設置されたバブラ13内に貯留される。
純化器８からのキャリアガスは、MFC10によりバブラ1
3内に導入されてバブリングを行い、これによりバブラ1
3内のTMGがガス化して反応管１へ導入される。またこの
キャリアガスは、MFC9を介して第２および第３タンク6,
7からのガスのキャリアガスとしても用いられる。この
ようなMOCVD装置を構成する構成要素を接続する配管系
には、ガス調整弁17,18,19およびバルブ20〜25が設けら
れる。
3内に導入されてバブリングを行い、これによりバブラ1
3内のTMGがガス化して反応管１へ導入される。またこの
キャリアガスは、MFC9を介して第２および第３タンク6,
7からのガスのキャリアガスとしても用いられる。この
ようなMOCVD装置を構成する構成要素を接続する配管系
には、ガス調整弁17,18,19およびバルブ20〜25が設けら
れる。
前記反応管１には、超高真空排気装置15と排気ガス処
理装置16とが接続されており、超高真空排気装置15を用
いて、成膜に先立って反応管１内の残留ガスを除去し、
排気ガス処理装置16を用いて成膜作業中および成膜作業
後の排気ガス中の有毒なヒ素化合物などを除去する。
理装置16とが接続されており、超高真空排気装置15を用
いて、成膜に先立って反応管１内の残留ガスを除去し、
排気ガス処理装置16を用いて成膜作業中および成膜作業
後の排気ガス中の有毒なヒ素化合物などを除去する。
第６図は第５図示のMOCVD装置を用い、後述するよう
な処理工程を経て得られるGaAs結晶層26を含む半導体素
子28の断面図である。本実施例ではシリコン基板３上に
GaAs結晶層26を形成するに当たって、両者の格子定数の
相違に基づき、従来技術の項で指摘したような転位の発
生が抑制された半導体素子28を提供するものである。本
実施例の半導体素子28では、シリコン基板３とGaAs結晶
層26との間に介在層27を設ける。介在層27は、GaAsxP
1-X半導体であり、シリコン基板３からGaAs結晶層26に
向かうに従い、変数ｘが０から１に変化する構成となっ
ている。
な処理工程を経て得られるGaAs結晶層26を含む半導体素
子28の断面図である。本実施例ではシリコン基板３上に
GaAs結晶層26を形成するに当たって、両者の格子定数の
相違に基づき、従来技術の項で指摘したような転位の発
生が抑制された半導体素子28を提供するものである。本
実施例の半導体素子28では、シリコン基板３とGaAs結晶
層26との間に介在層27を設ける。介在層27は、GaAsxP
1-X半導体であり、シリコン基板３からGaAs結晶層26に
向かうに従い、変数ｘが０から１に変化する構成となっ
ている。
すなわち、介在層27のシリコン基板３側端部付近はGa
Pであり、GaAs結晶層26側の端部付近はGaAsとなってい
る。すなわちGaPの格子定数ｄは5.450であり、シリコン
の格子定数ｄ＝5.430との間には、 （5.450−5.430）×100/5.430＝0.368％ …（２） の相違があるのみである。これは従来技術で説明したGa
Asとシリコンとの格子定数の相違（４％）と比較する
と、格子定数の相異の程度が約1/10であり、この界面に
おける転位の発生は可及的に抑制されている。また介在
層27はグレーテッド層であり、介在層27中における転位
の発生も可及的に防がれている。このようにして本実施
例の半導体素子28では、ヘテロ構造における転位の発生
を可及的に抑制することができる。
Pであり、GaAs結晶層26側の端部付近はGaAsとなってい
る。すなわちGaPの格子定数ｄは5.450であり、シリコン
の格子定数ｄ＝5.430との間には、 （5.450−5.430）×100/5.430＝0.368％ …（２） の相違があるのみである。これは従来技術で説明したGa
Asとシリコンとの格子定数の相違（４％）と比較する
と、格子定数の相異の程度が約1/10であり、この界面に
おける転位の発生は可及的に抑制されている。また介在
層27はグレーテッド層であり、介在層27中における転位
の発生も可及的に防がれている。このようにして本実施
例の半導体素子28では、ヘテロ構造における転位の発生
を可及的に抑制することができる。
第７図および第８図は本実施例の半導体素子28の製造
工程を説明するグラフであり、第９図は各製造段階を説
明する断面図である。これらの図面を併せて参照して、
半導体素子28の製造工程について説明する。常法に従っ
て洗浄されたシリコン基板３を、反応管１中のサセプタ
２上に乗載する。
工程を説明するグラフであり、第９図は各製造段階を説
明する断面図である。これらの図面を併せて参照して、
半導体素子28の製造工程について説明する。常法に従っ
て洗浄されたシリコン基板３を、反応管１中のサセプタ
２上に乗載する。
次に、前記超高真空排気装置15により、反応管１の内
部をたとえば10-7Torr程度にまで真空にし、第７図時刻
t1から高周波コイル４によりシリコン基板３を誘導加熱
し、所定の温度T13（たとえば900〜950℃）にまで昇温
する。このとき第１タンク５のガス調整弁17を開放し、
またバルブ21,22,23を全開にしてMFC9によりキャリアガ
スを所定流量にて反応管１内に導入する。これによりシ
リコン基板３上の酸化物などが除去され、第７図時刻t2
までの期間P11に亘ってクリーニングが行われる。
部をたとえば10-7Torr程度にまで真空にし、第７図時刻
t1から高周波コイル４によりシリコン基板３を誘導加熱
し、所定の温度T13（たとえば900〜950℃）にまで昇温
する。このとき第１タンク５のガス調整弁17を開放し、
またバルブ21,22,23を全開にしてMFC9によりキャリアガ
スを所定流量にて反応管１内に導入する。これによりシ
リコン基板３上の酸化物などが除去され、第７図時刻t2
までの期間P11に亘ってクリーニングが行われる。
次に、シリコン基板３の温度を第２温度範囲であるT1
1（たとえば400〜450℃、好ましくは420℃）に設定し、
バルブ20を閉じたのちバルブ24,25を全開にしてMFC10に
より所定流量を反応管３内に導入する。これにより前記
キャリアガスにて搬送されるTMGを反応管１内にたとえ
ば30〜80sccmで導入することができる。このTMGガスの
供給量は恒温槽14の温度と、MFC10によるキャリアガス
の流量で設定されたバブラ13内の圧力とによって定めら
れる。またバルブ18を全開にし、MFC11によってPH3ガス
（たとえば600℃に予備加熱する）を反応管１内にたと
えば500〜700sccmで供給する。この製造階段は第７図時
刻t3までの期間P12に亘って行われる。これによって第
９図（１）に示されるように、シリコン基板３上にアモ
ルファス状のGaPから成る初期膜29を100〜400Å（好ま
しくは200Å）形成する。
1（たとえば400〜450℃、好ましくは420℃）に設定し、
バルブ20を閉じたのちバルブ24,25を全開にしてMFC10に
より所定流量を反応管３内に導入する。これにより前記
キャリアガスにて搬送されるTMGを反応管１内にたとえ
ば30〜80sccmで導入することができる。このTMGガスの
供給量は恒温槽14の温度と、MFC10によるキャリアガス
の流量で設定されたバブラ13内の圧力とによって定めら
れる。またバルブ18を全開にし、MFC11によってPH3ガス
（たとえば600℃に予備加熱する）を反応管１内にたと
えば500〜700sccmで供給する。この製造階段は第７図時
刻t3までの期間P12に亘って行われる。これによって第
９図（１）に示されるように、シリコン基板３上にアモ
ルファス状のGaPから成る初期膜29を100〜400Å（好ま
しくは200Å）形成する。
第７図時刻t3に続くt4までの期間P13では、バルブ24,
25を遮断してTMGガスの供給を遮断し、かつ温度を前記
温度T11から第１温度反応である温度T12（たとえば620
℃〜750℃、好ましくは720℃）まで上昇する。このとき
アモルファス状態の初期膜29が結晶化し、GaP結晶層30
が得られる。
25を遮断してTMGガスの供給を遮断し、かつ温度を前記
温度T11から第１温度反応である温度T12（たとえば620
℃〜750℃、好ましくは720℃）まで上昇する。このとき
アモルファス状態の初期膜29が結晶化し、GaP結晶層30
が得られる。
次に、前記時刻t4以降の期間P14ではバルブ20を遮断
し、バルブ19を全開にしてMFC9,10,11,12により、キャ
リアガスによって搬送されるTMGガスに加えPH3、AsH3を
それぞれ流量30〜80sccm、500〜700sccmであって、しか
も総流量1200sccmにて反応管１内に供給する。またこの
とき、サセプタ２は、GaAsXP1-XまたはAlyGa1-yAsが結
晶化する第７図に示される第３図温度範囲、本実施例で
は第１温度範囲に等しい温度範囲T12（620〜750℃、好
ましくは720℃）に定められる。
し、バルブ19を全開にしてMFC9,10,11,12により、キャ
リアガスによって搬送されるTMGガスに加えPH3、AsH3を
それぞれ流量30〜80sccm、500〜700sccmであって、しか
も総流量1200sccmにて反応管１内に供給する。またこの
とき、サセプタ２は、GaAsXP1-XまたはAlyGa1-yAsが結
晶化する第７図に示される第３図温度範囲、本実施例で
は第１温度範囲に等しい温度範囲T12（620〜750℃、好
ましくは720℃）に定められる。
ここでPH3ガスおよびAsH3ガスの流量は第８図に示さ
れるように、期間P14の初期ではそれぞれ流量F2,F1（F2
＞F1）に定められるが、AsH3ガスの流量はしだいに増大
し、PH3ガスの流量はしだいに減少するように制御され
る。すなわち、このように第９図（２）に示すようにGa
P結晶層30上に形成される介在層27の層厚が、たとえば
0.5〜2.0μｍ（好ましくは1.0μｍ）に到達した時点t5
で、介在層27を構成するGaAsxP1-Xの変数ｘが１となる
ように制御される。このとき第８図に示すように、AsH3
ガスおよびPH3ガスの流量はそれぞれF3,F4（F3＞F4）に
選ばれる。
れるように、期間P14の初期ではそれぞれ流量F2,F1（F2
＞F1）に定められるが、AsH3ガスの流量はしだいに増大
し、PH3ガスの流量はしだいに減少するように制御され
る。すなわち、このように第９図（２）に示すようにGa
P結晶層30上に形成される介在層27の層厚が、たとえば
0.5〜2.0μｍ（好ましくは1.0μｍ）に到達した時点t5
で、介在層27を構成するGaAsxP1-Xの変数ｘが１となる
ように制御される。このとき第８図に示すように、AsH3
ガスおよびPH3ガスの流量はそれぞれF3,F4（F3＞F4）に
選ばれる。
前記時刻t5以降では、バルブ18を遮断して反応管１に
はキャリアガスで搬送されるTMGガスとAsH3ガスとのみ
を供給する。このときサセプタ２は、GaAsが結晶化する
第７図に示される第４温度範囲、本実施例では第１温度
範囲に等しい温度範囲（620〜750℃、好ましくは720
℃）に選ばれる。このようにすれば、第９図（３）に示
すように、介在層27上にGaAs結晶層26が所望の層厚で形
成される。
はキャリアガスで搬送されるTMGガスとAsH3ガスとのみ
を供給する。このときサセプタ２は、GaAsが結晶化する
第７図に示される第４温度範囲、本実施例では第１温度
範囲に等しい温度範囲（620〜750℃、好ましくは720
℃）に選ばれる。このようにすれば、第９図（３）に示
すように、介在層27上にGaAs結晶層26が所望の層厚で形
成される。
このようにして、上述したようにシリコン基板３上に
GaAs化合物半導体結晶層26を形成するに当たって、格子
定数の相違に基づく転位が格段に抑制された半導体素子
を形成することができる。
GaAs化合物半導体結晶層26を形成するに当たって、格子
定数の相違に基づく転位が格段に抑制された半導体素子
を形成することができる。
本発明の他の実施例として、介在層を形成する材料と
して、GaAsxP1-Xに代えて、少なくとも一部分をAlyGa
1-yAsを、変数ｙが１から０へ変化するように形成して
もよい。このとき、初期膜29上にはAlAsが、成長終了時
にはGaAsが形成される。
して、GaAsxP1-Xに代えて、少なくとも一部分をAlyGa
1-yAsを、変数ｙが１から０へ変化するように形成して
もよい。このとき、初期膜29上にはAlAsが、成長終了時
にはGaAsが形成される。
このようにして、転位が格段に抑制された高品質な半
導体素子31が得られる。すなわち、PN接合の少数キャリ
アの寿命は、内部応力の大きさに正に相関するからであ
る。
導体素子31が得られる。すなわち、PN接合の少数キャリ
アの寿命は、内部応力の大きさに正に相関するからであ
る。
このようにしてGaAs結晶層26の大きさは、平面視にお
ける隣接する２つの縁辺の長さの和が１〜150μｍに選
ばれ、GaAs結晶層26全体の結晶性（EPD）を劣化させる
ことなく、格子定数の相異による転位の発生が格段に抑
制される。
ける隣接する２つの縁辺の長さの和が１〜150μｍに選
ばれ、GaAs結晶層26全体の結晶性（EPD）を劣化させる
ことなく、格子定数の相異による転位の発生が格段に抑
制される。
上記被覆層33は、SiO2やAlNなど他の電気絶縁性材料
でもよく、透孔32の平面視形状は任意の種類の矩形であ
つてもよい。
でもよく、透孔32の平面視形状は任意の種類の矩形であ
つてもよい。
また前記変数x,yの変動範囲は０から１に限らず、０
と１との間の任意の数値の間を変化させうるものであ
る。
と１との間の任意の数値の間を変化させうるものであ
る。
発明の効果 以上のように本発明によれば、GaAs半導体結晶の大き
さが、隣接する２つの縁辺の長さの和を１〜150μｍに
なるように抑制される。これによってシリコン基板と異
なる格子定数を有するGaAs半導体結晶を転位の発生を抑
制し、かつGaAs半導体結晶の結晶性（EPD）を劣化させ
ずに、シリコン基板上に形成でき、高品位の半導体素子
が提供される。
さが、隣接する２つの縁辺の長さの和を１〜150μｍに
なるように抑制される。これによってシリコン基板と異
なる格子定数を有するGaAs半導体結晶を転位の発生を抑
制し、かつGaAs半導体結晶の結晶性（EPD）を劣化させ
ずに、シリコン基板上に形成でき、高品位の半導体素子
が提供される。
第１図は本発明の一実施例の半導体素子31の断面図、第
２図は半導体素子31の平面図、第３図は半導体素子31の
製造工程を示す断面図、第４図は本件実施例の効果を説
明するグラフ、第５図はMOCVD装置の構成を示すブロッ
ク図、第６図は半導体素子28の断面図、第７図および第
８図は半導体素子28を製造する工程を説明するグラフ、
第９図は半導体素子28を製造する工程を説明する断面図
である。 ３……シリコン基板、16……GaAs結晶層、27……介在
層、28,31……半導体素子、32……透孔、33……被覆層
２図は半導体素子31の平面図、第３図は半導体素子31の
製造工程を示す断面図、第４図は本件実施例の効果を説
明するグラフ、第５図はMOCVD装置の構成を示すブロッ
ク図、第６図は半導体素子28の断面図、第７図および第
８図は半導体素子28を製造する工程を説明するグラフ、
第９図は半導体素子28を製造する工程を説明する断面図
である。 ３……シリコン基板、16……GaAs結晶層、27……介在
層、28,31……半導体素子、32……透孔、33……被覆層
Claims (3)
- 【請求項１】シリコン基板と、 シリコン基板上に形成され、隣接する２つの縁辺の長さ
の和が１〜150μｍの大きさの矩形状の透孔を有する電
気絶縁性材料から成る被覆層と、 前記透孔に臨むシリコン基板上に形成され、アモルファ
ス状GaPを結晶化して得られる第１介在層と、 第１介在層上に形成され、第１介在層から遠去かるに従
い変数ｘが０から１に漸増するGaAsxP1-xの結晶から成
る第２介在層と、 第２介在層上に形成されるGaAs結晶層とを含むことを特
徴とする半導体素子。 - 【請求項２】シリコン基板と、 シリコン基板上に形成され、隣接する２つの輪辺の長さ
の和が１〜150μｍの大きさの矩形状の透孔を有する電
気絶縁性材料から成る被覆層と、 前記透孔に臨むシリコン基板上に形成され、アモルファ
ス状AlAsを結晶化して得られる第１介在層と、 第１介在層上に形成され、第１介在層から遠去かるに従
い変数ｙが１から０に漸減するAlyGa1-yAsの結晶から成
る第２介在層と、 第２介在層上に形成されるGaAs結晶層とを含むことを特
徴とする半導体素子。 - 【請求項３】シリコン基板上に隣接する２つの縁辺の長
さの和が１〜150μｍの大きさの矩形状の透孔を有する
電気絶縁性材料から成る被覆層を形成し、 前記透孔に臨むシリコン基板上にGaPまたはAlAs層を結
晶化して成る第１介在層を形成し、 第１介在層上に第１介在層から遠去かるに従い変数ｘが
０から１な漸増するように、または変数ｙが１から０に
漸減するようにGaAsXP1-X結晶層またはAlyGa1-yAsから
成る第２介在層を形成し、 第２介在層上にGaAs結晶層を形成するようにしたことを
特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63304961A JP2786457B2 (ja) | 1988-11-30 | 1988-11-30 | 半導体素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63304961A JP2786457B2 (ja) | 1988-11-30 | 1988-11-30 | 半導体素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02150020A JPH02150020A (ja) | 1990-06-08 |
| JP2786457B2 true JP2786457B2 (ja) | 1998-08-13 |
Family
ID=17939397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63304961A Expired - Fee Related JP2786457B2 (ja) | 1988-11-30 | 1988-11-30 | 半導体素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2786457B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100096084A (ko) * | 2007-12-28 | 2010-09-01 | 스미또모 가가꾸 가부시키가이샤 | 반도체 기판, 반도체 기판의 제조 방법 및 전자 디바이스 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62213117A (ja) * | 1986-03-13 | 1987-09-19 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS6398120A (ja) * | 1986-10-15 | 1988-04-28 | Matsushita Electric Ind Co Ltd | 結晶成長方法 |
| JPH0258322A (ja) * | 1988-08-24 | 1990-02-27 | Hitachi Ltd | 半導体ウエハの製造方法 |
-
1988
- 1988-11-30 JP JP63304961A patent/JP2786457B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02150020A (ja) | 1990-06-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |