CN101896998A - 半导体基板、半导体基板的制造方法及电子器件 - Google Patents

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Abstract

本发明使用廉价且散热特性优良的Si基板，制得质量良好的GaAs系结晶薄膜。本发明提供一种半导体基板，其具备：Si基板和形成于所述基板上的、用于阻挡结晶生长的阻挡层，所述阻挡层具有：覆盖基板的一部分的覆盖区域及位于覆盖区域的内部且不覆盖基板的开口区域，所述半导体基板还具有：结晶生长在开口区域的Ge层；结晶生长在Ge层上的、由包含P的3-5族化合物半导体层所构成的缓冲层；以及结晶生长在缓冲层上的功能层。在该半导体基板中，Ge层可以通过以结晶缺陷能移动的温度及时间进行退火而形成。

Description

半导体基板、半导体基板的制造方法及电子器件
【技术领域】
本发明涉及半导体基板、半导体基板的制造方法及电子器件。本发明尤其涉及在廉价的硅基板上形成结晶性优异的结晶薄膜的半导体基板、半导体基板的制造方法及电子器件。
【背景技术】
在GaAs系等的化合物半导体器件中，利用异质结开发各种高功能电子器件。而对于高功能电子器件而言，由于结晶性的好坏会影响器件的特性，因而谋求质量良好的结晶薄膜。在GaAs系器件的薄膜结晶生长中，根据在异质界面的晶格匹配等的要求，选择GaAs或者与GaAs的晶格常数极为接近的Ge等作为基板。
另外，在非专利文献1中，记载了在Si基板上形成高质量的Ge外延生长层(以下，也称之为Ge外延层)的技术。该技术中，记载了在Si基板上限定区域形成了Ge外延层之后，对Ge外延层实施循环热退火，使平均位错密度为2.3×106cm-2。
【非专利文献1】Hsin-Chiao Luan et.al.，“High-quality Ge epilayers onSi with low threading-dislocation densities”，APPLIED PHYSICS LETTERS，VOLUME 75，NUMBER 19，8NOVEMBER 1999.
在制造GaAs系的电子器件时，考虑到晶格匹配，如上所述选择能够使GaAs基板或Ge基板等的与GaAs晶格匹配的基板。可是，在GaAs基板或Ge基板等的与GaAs晶格匹配的基板价格昂贵，会使器件的成本上升。另外，这些基板的散热特性不充分，为了具有散热设计，有时要抑制器件的形成密度。或则具有要在散热管理可能的范围内使用器件等的限制。因而，谋求一种廉价且能使用散热特性好的Si基板来制造的、具有质量良好的GaAs系的结晶薄膜的半导体基板。因此，在本发明的1个方面中，以提供能够解决上述课题“半导体基板、半导体基板的制造方法及电子器件”为目的。该目的由权力要求的独立项记载的特征组合而达成。另外从属权力要求限定了本发明的更有利的具体例。
【发明内容】
为了解决上述课题，本发明的第1方案中，提供一种半导体基板，其具备：Si基板和形成于所述基板上的、用于阻挡结晶生长的阻挡层。该阻挡层具有：覆盖基板的一部分的覆盖区域及位于覆盖区域的内部且不覆盖基板的开口区域，所述半导体基板还具有：结晶生长在开口区域的Ge层；结晶生长在Ge层上的、由包含P的3-5族化合物半导体层所构成的缓冲层；以及结晶生长在缓冲层上的功能层。
在本发明的第2方案中，提供一种半导体基板，具备：Si基板和形成于基板上的、用于阻挡结晶生长的阻挡层，该阻挡层具有覆盖基板的一部分的覆盖区域及位于覆盖区域的内部且不覆盖基板的开口区域，所述半导体基板还具有：以在500℃以下的温度结晶生长在阻挡层的开口区域的由GaAs层所构成的缓冲层；以及结晶生长在缓冲层上的功能层。
在本发明的第3方案中，提供一种半导体基板，具备：Si基板；形成于基板上的、用于阻挡结晶生长的阻挡层，该阻挡层具有：覆盖基板的一部分的覆盖区域及位于覆盖区域的内部且不覆盖基板的开口区域，所述半导体基板还具有：结晶生长在阻挡层的开口区域的功能层，其中，对于阻挡层的开口区域的基板的表面，由含P的气体进行过表面处理。
在上述第1方案中，Ge层是以结晶缺陷能够移动的温度及时间进行退火而形成的Ge层。退火重复进行多次。功能层为与Ge晶格匹配或是准晶格匹配的3-5族化合物层或是2-6族化合物层。例如，功能层为与Ge晶格匹配或是准晶格匹配的3-5族化合物层，3族元素包含Al、Ga、In当中的至少1种，5族元素包含N、P、As、Sb当中的至少1种。
在上述第1～第3的方案中，阻挡层可为电绝缘性的，譬如阻挡层可为氧化硅层、氮化硅层、氮氮化硅层或氧化铝层或是层叠这些层而成的层，开口区域的面积可以是1mm2以下。
在本发明的第4方案中，提供一种半导体基板，其通过在Si基板的主面上形成用于阻挡结晶生长的阻挡层，并在所述阻挡层形成在大致垂直于所述基板的主面的方向上贯通从而使所述基板露出而成的开口，再以与所述开口内部的所述基板相接的方式使Ge层结晶生长，使由包含P的3-5族化合物半导体层所构成的缓冲层结晶生长于所述Ge层上，再使功能层结晶生长于所述缓冲层上而制得。同时，在本发明的第5方案中，提供一种半导体基板，其包含：Si基板：设置于所述基板上的、具有开口且用于阻挡结晶生长的阻挡层；形成于所述开口内的Ge层；在形成所述Ge层后所形成的缓冲层；以及在形成所述缓冲层之后所形成的功能层。
在上述半导体基板中，上述缓冲层与上述Ge层晶格匹配或准晶格匹配，上述功能层与上述缓冲层晶格匹配或准晶格匹配。在上述半导体基板中，上述缓冲层可形成于上述开口内。在上述半导体基板中，上述功能层可以形成于上述开口内。在上述半导体基板中，上述缓冲层可以包括含P3-5族化合物半导体层。在上述半导体基板中，上述Ge层可在含有氢的气氛中进行退火而成。在上述半导体基板中，上述Ge层可在原料气体中包括含卤素的气体的气氛中，利用CVD法选择性地结晶生长于所述开口而成。
在本发明的第6方案中，提供一种半导体基板，通过在Si基板的主面上形成用于阻挡结晶生长的阻挡层，并在所述阻挡层形成在大致垂直于所述基板的主面的方向上贯通而使所述基板露出而成的开口，再与所述开口内部的所述基板相接地形成于600℃以下的温度下结晶生长的GaAs层，再使功能层结晶生长于所述缓冲层上而制得。在本发明的第7方案中，提供一种半导体基板，包含：Si基板；设置于所述基板上的、具有开口且用于阻挡结晶生长的阻挡层；形成于所述开口内的包含GaAs层的缓冲层；以及在形成所述缓冲层后所形成的功能层。
在上述半导体基板中，上述功能层可与所述缓冲层晶格匹配或是准晶格匹配。在上述半导体基板中，上述功能层形成于上述开口内。在上述半导体基板中，上述GaAs层在600℃以下的温度下进行结晶生长而成。
在本发明的第8方案中，提供一种半导体基板，其通过在Si基板的主面上形成用于阻挡结晶生长的阻挡层，并在所述阻挡层形成在大致垂直于所述基板的主面的方向上贯通从而使所述基板露出而成的开口，再由含P的气体对所述开口内部的所述基板的表面进行表面处理，再与所述开口内部的所述基板相接地使功能层结晶生长而制得。在本发明的第9方案中，提供一种半导体基板，其包括：Si基板、具有开口且用于阻挡结晶生长的阻挡层；以及在上述开口内形成的功能层，其中，在上述开口内的上述基板的表面，在上述功能层的形成前，由包含P的气体进行过表面处理。
在上述半导体基板中，上述功能层可为3-5族化合物层或是2-6族化合物层。所述功能层为3-5族化合物层，3族元素包含选自Al、Ga及In所构成的组中的1种以上的元素，5族元素包含选自N、P、As及Sb所构成的组中的1种以上的元素。上述半导体基板中，上述功能层的算术平均粗糙度可为0.02μm以下。上述阻挡层优选为电绝缘性。在上述半导体基板中，上述阻挡层可为选自由氧化硅层、氮化硅层、氮氧化硅层及氧化铝层所构成的组中的1种以上的层。
在上述半导体基板中，上述阻挡层可具有多个所述开口，并且在多个开口中的一个开口与邻接于该一个开口的其他开口之间包含原料吸附部，所述原料吸附部以比所述阻挡层的上表面还快的吸附速度吸附所述功能层的原料。在上述半导体基板中，可以含有多个上述阻挡层，并且在所述多个阻挡层中的一个阻挡层与邻接于该一个阻挡层的其他阻挡层之间包含原料吸附部，所述原料吸附部以比所述多个阻挡层中的任一个阻挡层的上表面还快的吸附速度吸附所述功能层的原料。在上述半导体基板中，上述原料吸着部可为到达所述基板的沟槽。在上述半导体基板中，上述沟槽的宽度可为20μm以上，500μm以下。在上述半导体基板中，具有多个所述原料吸附部，多个所述原料吸附部彼此之间以等间隔配置。
在上述半导体基板中，上述开口的底面积可以是1mm2以下。在上述半导体基板中，上述开口的底面积，可以是1600μm2以下。在上述半导体基板中，上述开口的底面积可以是900μm2以下。在上述半导体基板中，上述开口的底面是长方形，上述长方形的长边为80μm以下。在上述半导体基板中，上述开口的底面是长方形，上述长方形的长边可以是40μm以下。在上述半导体基板中，上述基板的主面为(100)面，所述开口的底面为正方形或长方形，所述正方形或所述长方形的至少1边的方向，与选自由所述主面的<010>方向、<0-10>方向、<001>方向及<00-1>方向所构成的组中的任一方向实质上平行。在上述半导体基板中，上述基板的主面为(111)面，上述开口的底面是六边形，上述六边形的至少1边的方向，与选自由所述主面的<1-10>方向、<-110>方向、<0-11>方向、<01-1>方向、<10-1>方向及<-101>方向所构成的组中的任一方向实质上平行。另外，关于表示结晶的面或方向的米勒指数(Miller index)，当指数为负的时候一般是在数字上面加上横杠来标示。但在本说明书中，为了方便起见，当指数为负的时候用负数标示。例如，单位晶格的a轴、b轴及c轴的各轴与1、-2及3相交的面标示为(1-23)面。表示方向的米勒指数也同样。
在本发明的第10方案中，提供一种半导体基板的制造方法，其包括：在Si基板上形成用于阻挡结晶生长的阻挡层的步骤；使所述阻挡层形成图案，而形成覆盖所述基板的一部分的覆盖区域及位于所述覆盖区域的内部且不覆盖所述基板的开口区域的步骤；至少在所述阻挡层的所述开口区域结晶生长Ge层的步骤；在所述Ge层上，结晶生长由包含P的3-5族化合物半导体层所构成的缓冲层的步骤；以及在所述缓冲层上结晶生长功能层的步骤。在第10方案中，还可以包括以结晶缺陷能够移动的温度及时间对结晶生长后的所述Ge层进行退火的步骤。还可以包括重复进行多次所述退火的步骤。
在本发明的第11方案中，提供半导体基板的制造方法，包括：在Si基板的主面上形成用于阻挡结晶生长的阻挡层的步骤；在所述阻挡层形成在大致垂直于所述基板的主面的方向上贯通而使所述基板露出而成的开口的步骤；至少在所述阻挡层的所述开口的内部，结晶生长Ge层的步骤；在所述Ge层上，结晶生长由包含P的3-5族化合物半导体层所构成的缓冲层的步骤；以及在所述缓冲层上结晶生长功能层的步骤。在本发明的第12方案中，提供一种半导体基板的制造方法，包括在Si基板上形成具有开口并用于阻挡结晶生长的阻挡层的步骤；在所述开口内形成Ge层的步骤；在形成所述Ge层后，形成缓冲层的步骤；以及在形成所述缓冲层后，形成功能层的步骤。
在上述半导体基板的制造方法中，在形成所述缓冲层的步骤中，使所述缓冲层与所述Ge层晶格匹配或是准晶格匹配；在形成所述功能层的步骤中，使所述功能层与所述缓冲层晶格匹配或是准晶格匹配。在上述半导体基板的制造方法中，在形成所述缓冲层的步骤中，可在所述开口内形成所述缓冲层。在上述半导体基板的制造方法中，可以在形成所述功能层的步骤中，将所述功能层形成于所述开口内。所述缓冲层可以为包含P的3-5族化合物半导体层。
在上述半导体基板的制造方法中，还可以以结晶缺陷能够移动的温度及时间对所述Ge层进行退火的步骤。在上述半导体基板的制造方法中，上述退火的步骤中，可在680℃以上且不足900℃的温度下对所述Ge层进行退火。在上述半导体基板的制造方法中，上述退火的步骤中，可在含氢的气氛中对所述Ge层进行退火。在上述半导体基板的制造方法中，可以包含多个所述退火的步骤。
在上述半导体基板的制造方法中，形成上述Ge层的步骤中，可在0.1Pa以上100Pa以下的压力下，利用CVD法使所述Ge层选择性地结晶生长于所述开口。在上述半导体基板的制造方法中，在形成上述Ge层的步骤中，可在原料气体中包括含卤素的气体的气氛中，利用CVD法使所述Ge层选择性地结晶生长在所述开口。在上述半导体基板的制造方法中，在形成所述Ge层之后、直至形成所述功能层为止的期间，还可包括在600℃以下的温度下形成GaAs层的步骤。在上述半导体基板的制造方法中，在形成所述Ge层之后、直至形成所述功能层为止的期间，还可包括由含P的气体对所述Ge层的表面进行处理的步骤。
在本发明的第13方案中，提供一种半导体基板的制造方法，其包含：在Si基板上形成具有开口并用于阻挡结晶生长的阻挡层的步骤；在所述开口内，形成包含GaAs层的缓冲层的步骤；以及在形成所述缓冲层后，形成功能层的步骤。在形成上述功能层的步骤中，可使所述功能层与所述缓冲层晶格匹配或是准晶格匹配，在形成上述功能层的步骤，可以在上述开口内形成上述功能层。
在本发明的第14方案中，提供一种半导体基板的制造方法，其包含：在Si基板上，形成具有开口并用于阻挡结晶生长的阻挡层的步骤；由含P的气体对所述开口内的所述基板的表面进行表面处理的步骤；以及在所述开口内形成功能层的步骤。在上述半导体基板的制造方法中，上述功能层为3-5族化合物层，作为3族元素包含选自由Al、Ga及In所构成的组中的1种以上的元素，作为5族元素包含选自由N、P、As及Sb所构成的组中的1种以上的元素。在形成所述功能层的步骤中，以1nm/min以上300nm/min以下的生长速度，使所述功能层结晶生长。
在本发明的第15方案中，提供一种电子器件，具有：Si基板和形成于所述基板上的、用于阻挡结晶生长的阻挡层，该阻挡层具有：覆盖所述基板的一部分的覆盖区域和位于所述覆盖区域内部且不覆盖所述基板的开口区域，所述电子器件还具有：结晶生长在所述开口区域的Ge层；在所述Ge层上结晶生长的、由包含P的3-5族化合物半导体层所构成的缓冲层；以及在所述缓冲层上结晶生长的功能层；以及形成于所述功能层的电子元件。在第15方案中，电子元件可以是异质外延结双极性晶体管。电子元件可以在每个所述开口区域形成一个。电子元件可为相互连接，电子元件也可为并联连接。连接到电子元件的配线或配线的焊接区可以形成于所述覆盖区域。覆盖区域和开口区域在基板上面形成多个，并且多个覆盖区域及开口区域可以以等间隔配置。
在本发明的第16方案中，提供一种电子器件，其由以下方法制得：在Si基板的主面上形成用于阻挡结晶生长的阻挡层，并在所述阻挡层形成在大致垂直于所述基板的主面的方向上贯通从而使所述基板露出而成的开口；以与所述开口内部的所述基板相接的方式使Ge层结晶生长；使由包含P的3-5族化合物半导体层所构成的缓冲层，结晶生长在所述Ge层上；使功能层结晶生长在所述缓冲层上；以及在所述功能层形成电子元件。在本发明的第17方案中，提供一种电子器件，包含：Si基板；设置在所述基板上的、具有开口且用于阻挡结晶生长的阻挡层；形成于所述开口内的Ge层；在形成所述Ge层后所形成的缓冲层；在形成所述缓冲层后所形成的功能层；以及形成于所述功能层的电子元件。
在上述电子器件中，上述缓冲层可与所述Ge层晶格匹配或是准晶格匹配；所述功能层可与所述缓冲层晶格匹配或是准晶格匹配。在上述电子器件中，上述缓冲层可以形成于上述开口内。在上述电子器件中，上述功能层可以形成于上述开口内。在上述电子器件中，上述缓冲层可以包括含有P的3-5族化合物半导体层。
在本发明的第18方案中，提供一种电子器件，其包含：Si基板；设置在所述基板上的、具有开口且用于阻挡结晶生长的阻挡层；形成于所述开口内，并包含GaAs层的缓冲层；在形成所述缓冲层后所形成的功能层；以及形成于所述功能层的电子元件。在上述电子器件中，上述功能层可与所述缓冲层晶格匹配或是准晶格匹配。在上述电子器件中，上述功能层可形成于所述开口内。在上述电子器件中，所述GaAs层是在600℃以下的温度下进行结晶生长而成的。
在本发明的第19方案中，提供一种电子器件，其包含：Si基板；设置在所述基板上的、具有开口且用于阻挡结晶生长的阻挡层；形成于所述开口内的功能层；以及形成于所述功能层的电子元件，其中，所述开口内的所述基板的表面，在所述功能层形成之前，由含P的气体进行过表面处理。
在上述电子器件中，上述阻挡层具有多个上述开口，并在每个所述开口各形成有一个所述电子元件。在上述电子器件中，上述电子元件与配线或所述焊接区连接，上述配线或上述焊接区可形成于所述阻挡层上。在上述电子器件中，具有多个所述阻挡层，多个所述阻挡层彼此之间以等间隔配置。在上述电子器件中，上述电子元件可以是异质外延结双极型晶体管。上述电子器件具有多个上述电子元件，多个电子元件彼此相互连接。上述电子器件具有多个上述电子元件，并且，多个电子元件彼此之间以并联连接。
【附图说明】
【图1】表示本实施方案的半导体基板101的平面例。
【图2】表示扩大显示区域103。
【图3】是与在阻挡层104所覆盖的覆盖区域的开口区域106形成的HBT和半导体基板101的剖面例。
【图4】表示半导体基板101制造过程的剖面剖面例。
【图5】表示半导体基板101制造过程的剖面例。
【图6】表示半导体基板101制造过程的剖面例。
【图7】表示半导体基板101制造过程的剖面例。
【图8】表示半导体基板101制造过程的剖面例。
【图9】表示半导体基板101制造过程的剖面例。
【图10】是用覆盖区域的面积序列表示相对于开口区域106面积而固定的外延生长时间内的元件形成层124的膜厚的图表。
【图11】表示观察元件形成层124为GaAs层时的表面的SEM(二次电子显微镜)图像。
【图12】表示作为比较例而观察在未形成缓冲层122时的GaAs层表面得到的SEM图像。
【图13】表示点绘而成的使作为缓冲层122的InGaP层的膜厚变化时的X射线衍射峰的半峰宽的图表。
【图14】表示其他的实施方案的半导体基板201的剖面例。
【图15】表示半导体基板201制造过程的剖面例。
【图16】表示半导体基板201制造过程的剖面例。
【图17】表示观察形成了缓冲层202之后的表面的SEM像。
【图18】表示其他的实施方案的半导体基板301的剖面例。
【图19】表示半导体基板301制造过程的剖面例。
【图20】表示观察元件形成层124为GaAs层时的表面的SEM像。
【图21】表示未进行退火处理的Ge层120的剖面形状。
【图22】表示以700℃进行退火处理后的Ge层120的剖面形状。
【图23】表示以800℃进行退火处理后的Ge层120的剖面形状。
【图24】表示以850℃进行退火处理后的Ge层120的剖面形状。
【图25】表示以900℃进行退火处理后的Ge层120的剖面形状。
【图26】表示实施例1的元件形成层124膜厚的平均值。
【图27】表示实施例1的元件形成层124膜厚的调整系数。
【图28】表示实施例2的元件形成层124膜厚的平均值。
【图29】表示实施例2的元件形成层124的电子显微镜照片。
【图30】表示实施例2的元件形成层124的电子显微镜照片。
【图31】表示实施例2的元件形成层124的电子显微镜照片。
【图32】表示实施例2的元件形成层124的电子显微镜照片。
【图33】表示实施例2的元件形成层124的电子显微镜照片。
【图34】表示实施例3的元件形成层124的电子显微镜照片。
【图35】表示实施例3的元件形成层124的电子显微镜照片。
【图36】表示实施例3的元件形成层124的电子显微镜照片。
【图37】表示实施例3的元件形成层124的电子显微镜照片。
【图38】表示实施例3的元件形成层124的电子显微镜照片。
【图39】表示实施例4的元件形成层124的电子显微镜照片。
【图40】表示实施例4的元件形成层124的电子显微镜照片。
【图41】表示实施例4的元件形成层124的电子显微镜照片。
【图42】表示实施例5的半导体基板的电子显微镜照片。
【图43】表示实施例6的HBT元件的激光显微镜像。
【图44】表示实施例7的电子元件的激光显微镜像。
【图45】表示HBT元件的电特性与开口区域的面积之间的关系。
【符号说明】
101半导体基板
102Si晶片
103区域
104阻挡层
106开口区域
108集电极
110发射电极
112基电极
120Ge层
122缓冲层
124元件形成层
130氧化硅膜
140区域
142括号
201半导体基板
202缓冲层
204形成物
301半导体基板
302Ge层
【具体实施方式】
以下，通过发明的实施方案来说明本发明的其中一个方面，但以下的实施方案并非限定申请专利的范围，此外，实施方案中所说明的特征的组合并不全都是发明的解决方式所必须的。图1是显示本实施方案的半导体基板101的平面例。本实施方案的半导体基板101中，在Si晶片102上具备形成元件的区域103。如图所示，区域103在Si晶片102的表面形成有多个，并等间隔地配置。Si晶片102可为Si基板的一例。Si晶片102可利用市售的Si晶片。
图2是放大显示区域103。在区域103形成阻挡层104。阻挡层104形成于Si晶片102之上，用于阻挡结晶生长。作为结晶生长，可以例示外延生长。阻挡层104可为电绝缘性的。作为阻挡层104，能够举例有氧化硅层、氮化硅层、氮氧化硅层或氧化铝层、或者层叠这些而得到的层。
阻挡层104具有：覆盖区域，其覆盖Si晶片102的一部分；及开口区域106，其位于覆盖区域的内部且未覆盖Si晶片102。即，Si晶片102的一部分被阻挡层104覆盖的区域可为覆盖区域的一例，在阻挡层104的中央部形成未覆盖Si晶片102的开口区域106。1个开口区域106的面积，可以例示1mm2以下，优选小于0.25mm2。
阻挡层104在开口区域106具有开口。此外，在本说明书中，所谓的开口的[底面形状]是指，形成有开口的层的基板侧的面的开口形状。也可以将开口的底面形状称为开口的底面。此外，覆盖区域的[平面形状]是指，将覆盖区域投影至基板的主面时的形状。也将覆盖区域的平面形状的面积称为覆盖区域的面积。Si晶片102的表面可为基板的主面的一例。
开口的底面积可为0.01mm2以下，优选为1600μm2以下，更优选为900μm2以下。在上述面积为0.01mm2以下时，与上述面积大于0.01mm2的情形相比，能够缩短形成于开口的内部的Ge层的退火处理所需要的时间。此外，当功能层与基板的热膨胀系数之差大时，会容易因为热退火而在功能层产生局部性的翘曲。而即使在如此的情形中，通过将开口的底面积设定为0.01mm2以下，便能够抑制因上述翘曲而造成在功能层产生结晶缺陷。
当开口的底面积为1600μm2以下时，利用形成于开口内部的功能层而能够制造出高性能的器件。当上述面积为900μm2以下时，能够制造出高成品率的上述器件。
另一方面，开口的底面积可为25μm2以上。如果上述面积比25μm2小，则在使结晶外延生长于开口的内部时，该结晶的生长速度会变得不稳定，且容易产生形状不整齐。此外，当上述面积变得小于25μm2时，器件加工困难，会使合格率下降，因此并不适合工业性生产。此外，开口的底面积相对于覆盖区域的面积之比例宜为0.01％以上。若上述比例小于0.01％，则在使结晶生长于开口的内部时，该结晶的生长速度会变得不稳定。在求取上述比例时，若在1个覆盖区域的内部形成多个开口，则所谓的开口的底面积是指该覆盖区域的内部所含有的多个开口的底面积的总和。
当开口的底面形状为正方形或者长方形时，该底面形状的一边长度可为100μm以下，优选可为80μm以下，更优选可为40μm以下，最好为30μm以下。当上述底面形状的一边长度为100μm以下时，与上述底面形状的一边长度大于100μm的情形相比，能够缩短形成于开口内部的Ge层的退火处理所需要的时间。此外，即使在功能层与基板之间的热膨胀系数之差大的情形中，也能够抑制功能层产生的结晶缺陷。
当开口的底面形状的一边长度为80μm以下时，可利用形成于开口的内部的功能层而制造出高性能的器件。当上述底面形状的一边长度为40μm以下时，能够制造出高成品率的上述器件。在此，当开口的底面形状为长方形时，上述一边的长度可为长边长度。
在1个覆盖区域的内部宜形成1个开口。由此，在使结晶外延生长于开口的内部时，能够使该结晶的生长速度稳定化。此外，在1个覆盖区域的内部也可形成多个开口。此时，多个开口可等间隔地配置。由此，在使结晶外延生长于开口的内部时，能够使该结晶的生长速度稳定化。
当开口的底面形状为多边形时，该多边形的至少一边的方向宜为与基板的主面的结晶学面方位的一个面方位实质上平行。上述结晶学面方位只要选择为使生长于开口的内部的结晶的侧面形成稳定的面即可。在此，所谓的[实质上平行]包括上述多边形的一边的方向与基板的结晶学面方位的一个面方位从平行方向稍微倾斜的情况。上述倾斜的大小可为5°以下。以此，能够抑制上述结晶的不整齐，使上述结晶稳定地形成。其结果可获得如下效果：结晶容易生长，得到形状整齐的结晶，且能够获得优质结晶。
基板的主面可为(100)面、(110)面或(111)面、或者与这些等效的面。此外，基板的主面也可从上述结晶学面方位稍微倾斜。即，上述基板可具有倾斜角(off angle)。上述倾斜可为10°以下。上述倾斜的大小可优选为0.05°以上6°以下，更优选为0.3°以上6°以下。当使方形结晶生长在开口的内部时，基板的主面可为(100)面或(110)面或者与这些等效的面。由此，使上述结晶容易出现4重对称的侧面。
作为一例，针对在Si晶片102的表面的(100)面形成阻挡层104，并在阻挡层104形成具有正方形或长方形的底面形状的开口区域106，再在开口区域106的内部形成Ge层120及作为元件形成层124的一例的GaAs结晶的情形进行说明。此时，开口区域106的底面形状的至少一边方向可与从由Si晶片102的<010>方向、<0-10>方向、<001>方向及<00-1>方向所构成的组中所选择出的任一方向实质上平行。由此，使GaAs结晶的侧面出现稳定的面。
作为另一例，以在Si晶片102的表面的(111)面形成阻挡层104，并在阻挡层104形成具有六边形的底面形状的开口区域106，再在开口区域106的内部形成Ge层120及作为元件形成层124的一例的GaAs结晶的情形为例进行说明。此时，开口区域106的底面形状的至少一边方向可与从Si晶片102的<1-10>方向、<-110>方向、<0-11>方向、<01-1>方向、<10-1>方向及<-101>方向所构成的组中所选择出的任一方向实质上平行。由此，在GaAs结晶的侧面出现稳定的面。另外，开口区域106的平面形状可为正六边形。同样，也能够不形成GaAs结晶而形成属于六方晶的结晶的GaN结晶。
在Si晶片102可形成多个阻挡层104。由此，可在Si晶片102形成多个覆盖区域。多个阻挡层104之中，一个阻挡层104和与之相邻接的另一个阻挡层104之间可配置以比多个阻挡层104的任一上表面更快的吸附速度吸附Ge层120或元件形成层124的原料的原料吸附部。多个阻挡层104可分别由原料吸附部所包围。由此，在使结晶外延生长于开口的内部时，能够使该结晶的生长速度稳定化。Ge层或功能层可为上述结晶的一例。
此外，各个阻挡层104可具有多个开口。多个开口之中的一开口和与之相邻接的其它开口之间可含有原料吸附部。对于原料吸附部而言，上述多个原料吸附部可分别以等间隔地配置。
原料吸附部可为Si晶片102的表面。原料吸附部可为到达Si晶片102的沟槽。上述沟槽的宽度可为20μm以上500μm以下。原料吸附部可等间隔地配置。原料吸附部可为结晶生长的区域。
在化学气相生长法(CVD法)或气相外延生长法(VPE法)中，将含有欲形成的薄膜结晶的构成元素的原料气体供给至基板上，并通过原料气体的气相或在基板表面的化学反应而形成薄膜。供给至反应装置内的原料气体由于气相反应而产生反应中间体(以下，也称之为前体)。所产生的反应中间体扩散在气相中，吸附于基板表面。吸附于基板表面的反应中间体表面扩散在基板表面，以固体膜的形式析出。
由于相邻接的2个阻挡层104之间配置原料吸附部或者阻挡层104被原料吸附部包围，从而使扩散在覆盖区域的表面的上述前体例如被原料吸附部捕获、吸附或固定。由此，在使结晶外延生长于开口的内部时，能够使该结晶的生长速度稳定化。上述前体可为结晶的原料的一例。
在本施方案中，在Si晶片102的表面配置规定大小的覆盖区域，且覆盖区域被Si晶片102的表面所包围。例如，在利用MOCVD(Metal-OrganicChemical Vapor Deposition：金属有机化学气相沉积)法来使结晶生长在开口区域106的内部时，到达Si晶片102的表面的前体的一部分在Si晶片102的表面结晶生长。如此，上述前体的一部分在Si晶片102的表面被消耗，由此，使形成于开口的内部的结晶的生长速度稳定化。
作为原料吸附部的其他例，可列举出Si、GaAs等半导体部。例如，以离子电镀法、溅镀法等方法，将非晶型半导体、半导体多晶堆积至阻挡层104的表面，由此而能够形成原料吸附部。原料吸附部也可配置在阻挡层104和与之相邻接的阻挡层104之间，也可包含在阻挡层104中。此外，在相邻接的2个覆盖区域之间配置阻挡前体扩散的区域或者用阻挡前体扩散的区域包围覆盖区域也能够获得相同的效果。
相邻接的2个阻挡层104只要稍微有点距离，上述结晶的生长速度便会稳定。相邻接的2个阻挡层104之间的距离可为20μm以上。由此，上述结晶的生长速度更加稳定。在此，相邻接的2个阻挡层104之间的距离是指一个阻挡层104的外周上的点和与该阻挡层104相邻接的其它阻挡层104的外周上的点之间的最短距离。多个阻挡层104可等间隔地配置。尤其是在相邻接的2个阻挡层104之间的距离不足10μm时，通过将多个阻挡层104等间隔地予以配置，能够使开口的结晶的生长速度稳定。
另外，Si晶片102可为不含杂质的高电阻的晶片，也可为含有p型或n型杂质的中电阻或低电阻的晶片。Ge层120也可为不含杂质的Ge，也可含有p型或n型杂质。
在本实施方案的半导体基板101中显示图2所示的在开口区域106形成HBT(Heterojunction Bipolar Transistor：异质外延结型双极晶体管)来作为电子元件之例。在包围开口区域106的覆盖区域的阻挡层104上分别形成有：连接于HBT的集极的集电极108、连接于发射极的发射电极110、及连接于基极的基电极112。
即，连接于属于电子元件的一例的HBT的电极形成于覆盖区域。另外，电极也能够被配线或配线的焊接区取代。此外，属于电子元件的一例的HBT可在每一个开口区域106各形成一个。作为HBT而例示的电子元件可彼此连接，也可并联连接。
图3表示在被阻挡层104覆盖的覆盖区域的开口区域106形成的HBT与半导体基板101的剖面例。半导体基板101具有：Si晶片102、阻挡层104、Ge层120、缓冲层122、以及元件形成层124。在元件形成层124上形成有作为电子元件的HBT。另外，作为在元件形成层124形成的电子元件，虽然在本实施方案中例示了HBT，但并非限定于此。比如，可以形成发光二极管、HEMT(高电子移动率晶体管)、太阳电池，薄膜传感器等电子元件。
在元件形成层124的表面分别形成HBT的集极台面(Collector mesa)、发射极台面(Emitter mesa)及基极台面(Base mesa)。在集极台面、发射极台面及基极台面的表面经由接触孔(contact hole)而形成集电极108、发射极电极110及基电极112。在元件形成层124含有HBT的集极层、发射极层及基极层。
作为集极层，可以例示从基板方向依次将载流子浓度3.0×1018cm-3、膜厚500nm的n+GaAs层，与载流子浓度1.0×1016cm-3、膜厚500nm的n-GaAs层进行层叠的层叠膜。作为基极层，可以例示载流子浓度5.0×1019cm-3、膜厚50nm的p-GaAs层。作为发射极层，能例示从基板方向将载流子浓度3.0×1017cm-3、膜厚30nm的n-InGaP层和载流子浓度3.0×1018cm-3、膜厚100nm的n+GaAs层和载流子浓度1.0×1019cm-3、膜厚100nm的n+InGaAs层依次层叠得到的层叠膜。
Si晶片102及阻挡层104可如上所述。Ge层120结晶生长于阻挡层104的开口区域106。也可选择性地进行结晶生长。作为结晶生长的一例，可例举出外延生长。即，在例如外延生长Ge层120时，由于阻挡层104会阻挡外延生长，因此Ge层120不会形成于阻挡层104的上表面，而会外延生长于未被阻挡层104覆盖的开口区域106的Si晶片102的上表面。Ge层120能够以使结晶缺陷移动的温度及时间进行退火处理，退火处理能够反复多次。
Ge层120可在不足900℃的温度下进行退火，优选在850℃以下的温度下进行退火。由此，能够维持Ge层120的表面平坦性。当于Ge层120的表面层叠其他层时，Ge层120的表面的平坦性尤其重要。另一方面，Ge层120可在680℃以上的温度下进行退火，优选可在700℃以上的温度下进行退火。由此，能够降低Ge层120的结晶缺陷的密度。Ge层120可在680℃以上且不足900℃的条件下进行退火。
图21至图25表示退火温度与Ge层120的平坦性之间的关系。图21表示未进行退火处理的Ge层120的剖面形状。图22、图23、图24至图25分别表示在700℃、800℃、850℃、900℃下进行退火处理时的Ge层120的剖面形状。Ge层120的剖面形状是用激光显微镜进行的观察。各图的纵轴表示与Si晶片102的主面垂直的方向上的距离，且表示Ge层102的膜厚。各图的横轴表示与Si晶片102的主面平行的方向上的距离。
在各图中，Ge层120以下述的步骤形成。首先，用热氧化法在Si晶片102的表面形成SiO2层的阻挡层104，在阻挡层104形成覆盖区域及开口区域106。Si晶片102使用了市售的单晶Si基板。覆盖区域的平面形状是边长为400μm的正方形。接下来，以CVD法，使Ge层120选择性地生长在开口区域106的内部。
由图21至图25可知，退火温度越低，Ge层120的表面的平坦性越好。可知在退火温度不足900℃时，Ge层120的表面尤其呈现优异的平坦性。
Ge层120可在大气气氛下、氮气气氛下、氩气气氛下、或者氢气气氛下进行退火。尤其是通过在含氢的气氛气体中对Ge层120进行退火处理，从而使Ge层120的表面状态维持平滑的状态，并且可降低Ge层120的结晶缺陷的密度。
Ge层120可以在满足使结晶缺陷能够移动的温度及时间的条件下进行退火。当对Ge层120施行退火处理时，Ge层120内部的结晶缺陷会在Ge层120的内部移动，而例如被Ge层120与阻挡层104之间的界面、Ge层120的表面、或Ge层120的内部的吸集区(Gettering sink)所捕获。由此，能够将Ge层120的表面附近的结晶缺陷予以排除。Ge层120与阻挡层104之间的界面、Ge层120的表面、或Ge层120的内部的吸集区可为捕获能够在Ge层120的内部移动的结晶缺陷的缺陷捕获部的一例。
缺陷捕获部可为结晶的界面或表面、或者物理性的伤痕。缺陷捕获部可配置在退火处理的温度及时间内结晶缺陷能够移动的距离内。
另外，Ge层120可以是对功能层提供种晶(seed)面的种晶层的一个例子。作为种晶层的其他例，可举例有SixGe1-x(式中，0≤x＜1)。同时，退火可以是2级退火，即重复进行以800～900℃、2～10分钟的高温退火和以680～780℃、2～10分钟的低温退火处理。
Ge层120可选择性地结晶生长于开口区域106。Ge层120能够以例如CVD法或MBE法(分子束外延生长法)来形成。原料气体可为GeH4。Ge层120可在0.1Pa以上100Pa以下的压力下以CVD法来形成。由此，Ge层120的生长速度便不容易受到开口区域106的面积的影响。结果，例如，提升了Ge层102的膜厚的均匀性。此外，在此情况中，能够抑制阻挡层104的表面的Ge结晶的堆积。
Ge层120可在原料气体中包括含卤素的气体的气氛中以CVD法来形成。含有卤素的气体可为氯化氢气体或氯气。由此，即使是在100Pa以上的压力下，以CVD法来形成Ge层120时，仍能够抑制Ge结晶堆积在阻挡层104的表面。
另外，在本实施方案中，虽然围绕Ge层120接触于Si晶片102的表面而形成的情况进行了说明，但并不限定于此。比如，也可以在Ge层120和Si晶片102之间配置其他的层。上述的其他层，可为单一的层，也可包含多个层。
可通过下述的步骤形成Ge层120。首先，以低温形成种晶。种晶可以是SixGe1-x(式中，0≤x＜1)。种晶的生长温度可为330℃以上450℃以下。此后，将形成有种晶的Si晶片102的温度升温至预定温度，可形成Ge层120。
缓冲层122可形成于Ge层120和元件形成层124之间。作为缓冲层122，在本实施方案中为包含P的3-5族化合物半导体层，比如为InGaP层。作为结晶生长例，比如可为外延生长。由于InGaP层进行外延生长，所以，不会形成于阻挡层104的上表面，而是选择性地生长在Ge层120的上表面。
元件形成层124可为功能层的一例。在元件形成层124上能够形成如上所述作为电子元件的一例的HBT。即，元件形成层124可以与Ge层120相接的方式形成。即，元件形成层124可以与Ge层120相接的方式或夹持缓冲层122的方式结晶生长。作为结晶生长的一例，可举例有外延生长。
元件形成层124，可以是与Ge晶格匹配或准晶格匹配的3-5族化合物层或是2-6族化合物层。或者，元件形成层124可以是与Ge晶格匹配或准晶格匹配的3-5族化合物层，3族元素包含Al、Ga、In中的至少1种，5族元素包含N、P、As、Sb中的至少1种。比如作为元件形成层124，可例示GaAs层。所谓准晶格匹配是指互相接触的2个半导体层的各自的晶格常数之差较小，因此虽然不是完全的晶格匹配，但由于晶格失配而发生的缺陷在不显著的范围内，是大体上晶格匹配是能够层叠互相接触的2个半导体层的状态。比如，Ge层和GaAs层的层叠状态即被称作为准晶格匹配。
元件形成层124可为算术平均粗糙度(以下，也称之为Ra值)为0.02μm以下，较好可为0.01μm以下。由此，利用元件形成层124，能够形成高性能的器件。在此，Ra值是表示表面粗糙度的指标，可根据JIS B0601-2001来算出。Ra值可采用下述方式算出，即，将一定长度的粗糙度曲线以中心线为基准折叠，再用由该粗糙度曲线与该中心线所得到的面积除以所测得的长度而算出。
元件形成层124的生长速度可为300nm/min以下，优选可为200nm/min以下，更优选可为60nm/min以下。由此，能够使元件形成层124的Ra值成为0.02μm以下。另一方面，元件形成层124的生长速度可为1nm/min以上，优选可为5nm/min以上。由此，能够不用牺牲生产率而获得高质量的元件形成层124。例如，可使元件形成层124以1nm/min以上300nm/min以下的生长速度结晶生长。
另外，在本实施方案中，虽然围绕在Ge层120的表面形成元件形成层124的情况进行了说明，但并不受此限定。比如，也可以在Ge层120和元件形成层124之间配置中间层。中间层可以是单一的层，也可以包含多个层。中间层可以在600℃以下形成，优选在550℃以下形成。以此，可提高元件形成层124的结晶性。另一方面，中间层可以在400℃以上形成。中间层可以在400℃以上600℃以下形成。由此可提高元件形成层124结晶性。中间层可以是600℃以下，最好是550℃以下的温度下形成的GaAs层。
元件形成层124可通过下述的步骤形成，首先，在Ge层120的表面形成中间层。中间层的生长温度可以是600℃以下。此后，将形成有中间层的Si晶片102的温度升温到预定的温度后，形成元件形成层124。
图4至图9表示半导体基板101在制造过程中的剖面例。如图4所示，准备Si晶片102，并在Si晶片102的表面形成作为阻挡层的例如氧化硅膜130。氧化硅膜130能够使用例如热氧化法来形成。氧化硅膜130的膜厚可形成为例如1μm。
如图5所示，使氧化硅膜130形成图案而形成阻挡层104。利用阻挡层104的形成而形成开口区域106。能够使用例如光刻法(photolithograph)形成图案。
如图6所示，将Ge层120例如用外延生长于开口区域106。Ge层120的外延生长能够使用例如MOCVD法(有机金属化学气相生长法)或MBE法(分子线外延法)。原料气体可使用GeH4。
如图7所示，对外延生长的Ge层120施行热退火处理。热退火处理中，可例如在实施以未达Ge熔点的温度下进行的高温退火处理后再实施以比高温退火处理温度低的温度下进行的低温退火处理这2阶段的退火处理。而且，这2阶段的退火处理可反复进行多次。作为高温退火处理的温度及时间，可举例有900℃，10分钟，作为低温退火处理的温度及时间，可举例有780℃，10分钟。反复的次数可例示10次。
在本实施方案中，在使Ge层120例如外延生长后重复多次2阶段的退火处理。因此，能够通过退火处理而使在外延生长的阶段存在的结晶缺陷向Ge层120的边缘部移动，将该结晶缺陷排除至Ge层120的边缘部，由此，能够将Ge层120的结晶缺陷密度形成为极低的程度。由此，能够减少之后形成的例如起因于取向附生薄膜(epitaxial film)的基板材料而产生的缺陷，就结果而言能够提升形成于元件形成层124的电子元件的性能。此外，即使为起因于晶格不匹配而无法直接结晶生长于硅基板的种类的薄膜，仍能够以结晶性优异的Ge层120作为基板材料来形成质量优良的结晶薄膜。
如图8所示，作为缓冲层122，例如可使InGaP层例如外延生长。对于InGaP层的外延生长，例如可采用MOCVD法或MBE法。原料气体可用TM-Ga(三甲基镓)、TM-In(三甲基铟)、PH3(膦)。在InGaP层的外延生长中，由于比如在650℃的高温气氛中形成结晶薄膜，因而阻挡层104会阻挡外延生长，因而InGaP层不会形成于阻挡层104的上表面。即，InGaP层选择性地形成于Ge层120上。
另外，在本实施方案中，如图7所示，例示了在形成Ge层120的阶段进行退火。可是，如图8所示，退火也可在形成缓冲层122的阶段进行。即，在形成了Ge层120之后，不进行退火，继续形成缓冲层122，然后再对缓冲层122及Ge层120实施退火。
如图9所述，譬如使元件形成层124外延生长在缓冲层122上。作为元件形成层124譬如可以是GaAs层或含InGaAs等的GaAs系层叠膜。对于GaAs层或GaAs系层叠膜的外延生长，譬如能采用MOCVD法或MBE法。
原料气体可使用例如TM-Ga(trimethyl galliμm：三甲基镓)、AsH3(arsine；三氢化砷)及其它的其他气体。生长温度可举例有600℃至650℃。在GaAs层等的外延生长中，由于阻挡层104会阻挡生长，因此GaAs层等不会形成于阻挡层104上，而选择性地形成于InGaP层上。
之后，只要采用公知的方法在元件形成层124形成例如HBT等电子元件便可完成图3所示的半导体基板101。由上述方法，便能够制造本实施方案的半导体基板101。以下，说明以上述方法实际制成的半导体基板101的实验结果。
图10利用以间隔为500μm形成的覆盖区域的面积序列来显示相对于开口区域106的面积而固定的外延生长时间内的元件形成层124的膜厚的实验图表。纵轴表示元件形成层124的膜厚，但可从固定的生长时间内的膜厚换算为元件形成层124的生长速度。从图10可知，生长速度随着覆盖区域变大而增加。这表示结晶未在覆盖区域生长，而原料集中于开口区域106从而使生长速度增加，也就是表示原料效率得到了提高。
在该图10中，区域140所围起的小区域(plot)表示覆盖区域为500μm□的情况，显示出元件形成层124的生长速度并不稳定。如上所述，由于以500μm的间隔来形成覆盖区域，因此当覆盖区域为500μm□时，相邻接的覆盖区域变成互相连接。由于在此种情况下生长速度不稳定，因此不优选。覆盖区域最好为留有间隔地配置。另一方面，用括号142所围起的覆盖区域为50μm□至400μm□时，则显示元件形成层124的生长速度稳定，显示元件形成层124的生长速度与覆盖区域的面积之间具有相关性。
另外，虽然与开口区域106的面积之间相关性并不太大，但有生长速度会随着开口区域106变大而降低的倾向。另一方面，可以比较明确地得到生长速度具有随着覆盖区域变大而增加的倾向，由该结果能够考察到，在覆盖区域中被阻挡了生长的结晶前体迁移至开口区域106，而到达开口区域106的结晶前体帮助了薄膜生长。
图11表示观察形成GaAs层作为元件形成层124时的表面的SEM(二次电子显微镜)图像。在表面没观察到μm级的凹凸，所以可以推测结晶缺陷的水平极低。另一方面，图12是观察了作为比较例而没形成缓冲层122的情况下的GaAs层表面的SEM像。与图11的情况比较观察到大量的凹凸，所以可以推测存在大量的结晶缺陷。图11所示的均一生长效果，可通过将作为缓冲层的122的InGaP层插入到Ge层120和元件形成层124之间而获得。
利用X射线衍射评价GaAs层的结晶性的结果中，当将InGaP缓冲层与GaAs层的生长温度设定在650℃时，GaAs峰的半峰宽变成了72arcsec。当将InGaP缓冲层与GaAs层的生长温度设定为620℃时，GaAs峰的半值宽度变成为61arcsec，将InGaP缓冲层与GaAs层的生长温度设定为590℃时，GaAs峰的半值宽度无法测定。峰形的半值宽度越小结晶性越高，表明存在最适的生长温度。
图13表示绘制了使作为缓冲层122的InGaP层的膜厚改变时的X射线衍射峰的半值宽度的图表。表明InGaP层的膜厚越薄，作为元件形成层124的GaAs层的结晶性越佳。
如上所述，使Ge层120选择性地成长于以阻挡层104所划定的开口区域106，并对Ge层120实施多次2阶段退火，由此可提高Ge层120的结晶性。此外，通过形成InGaP层作为缓冲层122，还可获得具有作为结晶性优良的元件形成层124的GaAs层的半导体基板101。由于半导体基板101采用Si晶片102，所以可在低成本下制造出半导体基板101，并且能够有效率地将形成于元件形成层124的电子元件所产生的热予以排出。
不需要对在图7中说明过的Ge层120进行退火处理。即使在不对Ge层120进行退火处理的情况下，仍可以在某种程度上获得由于缓冲层122而结晶性提高的效果。
图14表示另一实施方案的半导体基板201的剖面例。半导体基板201与半导体基板101大致相同，只是在应用以500℃以下的温度形成的GaAs层作为缓冲层202的方面与半导体基板101的情况不同。此外，还在不具备Ge层120的方面与半导体基板101的情况不同。在以下的说明中，围绕与半导体基板101的不同之处进行说明。
图15及图16表示半导体基板201在制造过程中的剖面例。半导体基板201形成阻挡层104之前的制造过程，可与半导体基板101的到图5为止的制造过程相同。
如图15所示，在形成阻挡层104后形成缓冲层202。缓冲层202可为如上所述在500℃以下的温度下所形成的GaAs层。为了形成作为缓冲层202的GaAs层，例如可使用MOCVD法或MBE法。原料气体可使用TE-Ga(三乙基稼)、AsH3(三氢化砷)。生长温度例如为450℃。
作为缓冲层202的GaAs层，在该实施方案中以低温形成。因此，完全不具有阻挡层104的功能，而在开口区域106形成作为缓冲层202的GaAs膜，并且在阻挡层104的表面析出GaAs的形成物204。形成物204可通过适当的蚀刻法等除去，如图16所示，除去形成物204。之后的工序可与半导体基板101的情况相同。
图17表示观察形成了半导体基板202的表面之后的SEM图像。在中央部分的开口区域形成有缓冲层202，在周边的阻挡层的表面析出了形成物。但是，所析出的形成物可由所述蚀刻法等除去。
在半导体基板201中，作为缓冲层202，使用了在500℃以下的温度下所形成的GaAs层。即使是由经低温成长所形成的GaAs层形成的缓冲层202，也可某种程度提高元件形成层124的结晶性。因此，可获得了可以廉价地提供半导体基板201，并且能够使形成于元件形成层124上的电子元件达到高性能化的、与半导体基板101的情况相同的效果。
图18表示又一实施方案中的半导体基板301的剖面例。半导体基板301与半导体基板101大致相同，但是，在不具备Ge层120及缓冲层122的方面有所不同。此外，在以含P的气体对未由阻挡层104所覆盖的Si晶片102的表面进行表面处理的方面有所不同。在以下的说明中，说明与半导体基板101的情况不同的方面。
图19表示半导体基板301的制造过程的剖面例。在半导体基板301上形成阻挡层104之前的制造过程，可与半导体基板101中的到图5为止的制造过程相同。如图19所示，对形成了阻挡层104的Si晶片102的表面，施以例如为PH3的暴露处理。暴露处理可在高温气氛中实施，或是由等离子等将PH3予以活化。之后的工序可与半导体基板101的情况相同。
另外，在半导体基板301中，与半导体基板101的情况相同，也可在Ge层302和元件形成层124之间配置中间层。中间层可为单一的层，也可以包含多个层。中间层可以在600℃以下形成，优选在550℃以下形成。由此，元件形成层124的结晶性得到了提高。中间层可以是在600℃以下的温度形成的GaAs层，优选为550℃以下的温度形成的GaAs层。中间层可以在400℃以上的温度形成。这种情况下，Ge层302的与中间层对置的表面可以由含P的气体进行表面处理。
图20表示观察形成GaAs层作为元件形成层124时的表面得到的SEM像。在表面几乎观察不到μm级的凹凸，可推知结晶缺陷水平为极低的程度。和半导体基板301的情况一样，即使是用含P的原料气体处理了Si晶片102的表面，仍能够使作为元件形成层124的GaAs层的结晶性变得良好。因而，可以得到提供廉价半导体基板301，且能使在元件形成层124形成的电子元件达到高性能化的、与半导体基板101的情况同样的效果。
【实施例】
(实施例1)
制作具有Si晶片102、阻挡层104、Ge层120和元件形成层124的半导体基板，并考查了在阻挡层104中形成的开口内部生长的结晶的生长速度与覆盖区域的大小及开口的大小之间的关系。实验如下：改变形成于阻挡层104的覆盖区域的平面形状及开口的底面形状，测量在一定时间期间所生长的元件形成层124的膜厚。
首先，以下述步骤，在Si晶片102表面形成了覆盖区域及开口。作为Si晶片102的一个例子，使用了市售的单晶Si基板。通过热氧化法，在Si晶片102表面形成了作为阻挡层104的一个例子的SiO2层。
对上述SiO2层进行蚀刻，形成指定大小的SiO2层。指定的大小的SiO2层形成3个以上。此时，指定大小的SiO2层的平面形状设计为同样大小的正方形。同时，通过蚀刻法，在上述正方形的SiO2层的中心形成了指定大小的开口。这个时候，设计为上述正方形的SiO2层的中心与上述开口的中心相符。上述正方形的每一个SiO2层形成了1个开口。另外，在本说明书中，有时称上述正方形的SiO2层的一边的长度为覆盖区域的一边的长度。
接着，通过MOCVD法，使Ge层120选择性地生长在上述开口。原料气体可使用GeH4。原料气体的流量及成膜时间分别设定为指定值。其次，通过MOCVD法，形成作为元件形成层124的一例的GaAs结晶。GaAs结晶通过在620℃、8MPa的条件下，在开口内部的Ge层120表面外延生长而成。原料气体可使用三甲基镓及三氢化砷。原料气体的流量及成膜时间分别设定为指定的值。
形成了元件形成层124之后，测量元件形成层124的膜厚。元件形成层124的膜厚，用针式段差计(KLA Tencor公司制，Surface Profiler P-10)测量在元件形成层124的3处的测量点的膜厚，再取该3处的膜厚进行平均而算出。同时，也算出了在该3处的测量点的膜厚的标准差。另外，上述膜厚也可以用以下方式计算，即通过透射式电子显微镜或扫描型电子显微镜进行的剖面观察法来直接测量在元件形成层124的3处的测量点的膜厚，再取该3处的膜厚的平均而算出。
按照以上的顺序，围绕将覆盖区域的一边的长度设定为50μm、100μm、200μm、300μm、400μm或500μm时的各种情况，改变开口的底面形状，测得元件形成层124的膜厚。分别对开口的底面形状是边长为10μm的正方形的情况、边长为20μm的正方形的情况、短边为30μm且长边为40μm的长方形的情况这3种情况进行了实验。
另外，当覆盖区域的一边的长度为500μm时，多个上述正方形的SiO2层为一体形成。在这种情况下，一边的长度为500μm的覆盖区域并不是以500μm的间隔配置，但为了方便起见，而以覆盖区域的一边的长度为500μm来表示。同时，为了方便起见，将邻接的2个覆盖区域之间的距离表示为0μm。
图26及图27表示实施例1的实验结果。图26表示在实施例1各种情况下的元件形成层124膜厚的平均值。图27表示在实施例1各种情况下的元件形成层124膜厚的调整系数。
图26表示元件形成层124的生长速度与覆盖区域的大小及开口的大小之间的关系。在图26中，纵轴表示一定时间之内所生长的元件形成层124的膜厚
Figure GPA00001153557700251
横轴表示覆盖区域的一边的长度[μm]。在本实施例中，元件形成层124的膜厚因为是在固定时间之内所生长的膜厚，因此用该时间除该膜厚可获得元件形成层124的生长速度的近似值。
在图26中，菱形标记表示开口底面形状为边长是10μm的正方形的情况下的实验数据，四边形标记表示开口底面形状是边长为20μm的正方形的情况下的实验数据。在同图中，三角形的标记表示开口底面形状为长边是40μm且短边为30μm的长方形时的实验数据。
由图26可知，上述生长速度随着覆盖区域的尺寸变大，呈现单递增。同时，上述生长速度，在覆盖区域的一边的长度是400μm以下的情况下，大体上呈线性增加，而由于开口的底面形状造成的偏差明显减小。另一方面，还可知当覆盖区域的一边长度为500μm时，与覆盖区域的一边的长度是400μm以下的情况比较，生长速度急剧地增加，发现由于开口的底面形状造成的偏差也变大。
图27表示元件形成层124的生长速度的调整系数和邻接的2个覆盖区域之间的距离的关系。在这里，所谓调整系数是相对于平均值的标准偏差之比，由该膜厚的平均值除上述3处的测量点的膜厚的标准差而算出。在图27中，纵轴表示一定时间之内所生长的元件形成层124的膜厚
Figure GPA00001153557700261
的调整系数，横轴表示邻接的覆盖区域之间的距离[μm]。图27表示邻接的2个覆盖区域之间的距离分别为0μm，20μm，50μm，100μm，200μm，300μm，400μm和450μm时的实验数据。在图27中，菱形标记表示开口的底面形状是边长为10μm的正方形时的实验数据。
在图27中，邻接的2个覆盖区域之间的距离为0μm，100μm，200μm，300μm，400μm和450μm的实验数据，分别与图26中的覆盖区域的一边的长度为500μm，400μm，300μm，200μm，100μm和50μm时的实验数据对应。关于邻接的2个覆盖区域之间的距离为20μm和50μm的数据，可通过以与其他的实验数据同样的程序，分别测定在覆盖区域的一边的长度为480μm和450μm的情况下的元件形成层124的膜厚而得到。
由图27可知，与相邻接的2个覆盖区域之间的距离为0μm的情况比较，在上述距离是20μm的情况下，元件形成层124的生长速度非常稳定。从上述结果可知，如果相邻接的2个覆盖区域只要稍微留点距离，则开口内部生长的结晶的生长速度就稳定。此外，如果在邻接的2个覆盖区域之间配置产生结晶生长的区域，则上述结晶的生长速度便会稳定。同时可知即使是邻接的2个覆盖区域之间的距离为0μm，通过等间隔配置多个开口，也能抑制上述结晶的生长速度的偏差。
(实施例2)
将覆盖区域的一边的长度设定为200μm、500μm、700μm、1000μm、1500μm、2000μm、3000μm或4250μm。对于各情况，分别以与实施例1同样的步骤制造半导体基板，并测量了在开口内部形成的元件形成层124的膜厚。本实施例中，通过在Si晶片102上面配置多个同样大小的SiO2层而形成该SiO2层。同时，上述多个的SiO2层以互相分开的方式形成该SiO2层。开口的底面形状，与实施例1同样，对边长是10μm的正方形、边长是20μm的正方形、短边为30μm且长边为40μm的长方形的3种情况进行了实验。Ge层120及元件形成层124的生长条件设定为与实施例1相同的条件。
(实施例3)
除了把三甲基镓的供给量减为一半，使元件形成层124生长速度降低约一半以外，其他与实施例2的情况相同地测量了开口内部所形成的元件形成层124的膜厚。予以说明，在实施例3中，将覆盖区域的一边的长度设定为200μm，500μm，1000μm，2000μm，3000μm或4250μm，并对开口的底面形状为边长是10μm的正方形的情况实施了实验。
在图28、图29～图33、图34～图38及表1中示出实施例2及实施例3的实验结果。图28表示在实施例2中的各个情况下的元件形成层124膜厚的平均值。图29～图33表示实施例2的各个情况下的元件形成层124的电子显微镜照片。图34～图38表示在实施例3中的各情况下的元件形成层124的电子显微镜照片。表1表示在实施例2及实施例3中的各情况下的元件形成层124的生长速度和Ra值。
图28表示元件形成层124的生长速度与覆盖区域的大小及开口的大小之间的关系。在图28中，纵轴表示在一定时间之内所生长的元件形成层124的膜厚，横轴表示覆盖区域的一边的长度[μm]。在本实施例中，因为元件形成层124的膜厚是在一定时间之内所生长的膜厚，所以通过用该该膜厚除以该时间，可获得元件形成层124生长速度的近似值。
在图28中，菱形符号表示开口底面形状是边长为10μm的正方形的情况下的实验数据，四边形的符号表示开口底面形状是边长为20μm的正方形的情况下的实验数据。在该图中，三角形的符号表示开口底面形状为长边40μm且短边为30μm的长方形时的实验数据。
由图28可知，到覆盖区域的一边的长度达到4250μm为止，上述生长速度随着覆盖区域的尺寸变大而稳定地增加。由图26和图28表示的结果可知，即使邻接的2个覆盖区域相隔很小，也能使开口内部生长的结晶的生长速度稳定。另外，还可知如果在邻接的2个覆盖区域之间配置产生结晶生长的区域，则上述结晶的生长速度得以稳定化。
图29到图33是围绕实施例2的各情况，用电子显微镜观察了元件形成层124的表面的结果。图29、图30、图31、图32、图33分别表示覆盖区域的一边的长度为4250μm、2000μm、1000μm、500μm、200μm的情况下的结果。从图29到图33可知，元件形成层124的表面状态随着覆盖区域的尺寸变大而劣化。
图34到图38表示用电子显微镜对实施例3的各种情况下的元件形成层124表面进行观察的结果。图34、图35、图36、图37、图38分别表示覆盖区域的一边的长度分别为4250μm，2000μm，1000μm，500μm，200μm时的结果。从图34到图38可知，元件形成层124表面状态随着覆盖区域的尺寸变大而劣化。同时，与实施例2的结果进行比较，可知元件形成层124的表面状态得以改善。
表1表示实施例2及实施例3的各情况时的元件形成层124的生长速度
Figure GPA00001153557700281
和Ra值[μm]。另外，元件形成层124的膜厚用针式段差计测量。同时，Ra值是按照激光显微镜装置的观察结果算出的。由表1可知，元件形成层124的生长速度越慢，表面粗造度越得以改善。同时可知当元件形成层124的生长速度是300nm/min以下时，Ra值在0.02μm以下。
【表1】
(实施例4)
与实施例1同样，制造了具有Si晶片102、阻挡层104、Ge层120和作为元件形成层124的一例的GaAs结晶的半导体基板。本实施例中，在Si晶片102表面的(100)面形成了阻挡层104。从图39到图41，表示在上述半导体基板上形成的GaAs结晶表面的电子显微镜照片。
图39表示使GaAs结晶生长以在开口底面形状的一边的方向与Si晶片102<010>方向实质上平行的方式配置于开口内部的结果。在本实施例中，覆盖区域的平面形状为边长是300μm的正方形。开口的底面形状是边长为10μm的正方形。在图39中，图中的箭头表示<010>方向。如图39所示，能得到形状整齐的结晶。
由图39可知，在GaAs结晶的4个侧面分别出现(10-1)面、(1-10)面、(101)面及(110)面。同时，图中，(11-1)面呈现在GaAs结晶的左上角，图中，在GaAs结晶的右下角出现(1-11)面。(11-1)面及(1-11)面是与(-1-1-1)面等效的面，是稳定的面。
另一方面，由图可知，GaAs结晶左下角及右上角没出现这样的面。例如，图中，尽管可以在左下角上出现(111)面，但是没出现(111)面。可以认为这是由于在图中的左下角被比(111)面更稳定的(110)面及(101)面所夹持的缘故。
图40表示在以开口底面形状的一边的方向与Si晶片的102<010>方向实质上平行的方式配置的开口内部使GaAs结晶生长的结果。图40表示从斜上方45°观察到的结果。在本实施例中，覆盖区域的平面形状是边长为50μm的正方形。开口的底面形状是边长为10μm的正方形。在图40中，图中的箭头表示<010>方向。如图40所示，得到形状整齐的结晶。
图41表示在以开口底面形状的一边的方向与Si晶片102<011>的方向实质上并行的方式配置的开口内部使GaAs结晶生长的结果。在本实施例中，覆盖区域平面形状是边长为400μm的正方形。开口底面形状是边长为10μm的正方形。在图41中，图中的箭头所指<011>方向。如图41所示，得到比图39及图40的形状更加不规则的结晶。可以认为产生结晶形状不规则的原因在于，在GaAs结晶的侧面出现了比较不稳定的(111)面的结果。
(实施例5)
和实施例1同样，制得了具有Si晶片102、阻挡层104、Ge层120及作为元件形成层124的一个例子的GaAs层的半导体基板。本实施例中，在Ge层120和元件形成层124之间形成了中间层。在本实施例中，覆盖区域的平面形状是一边的长度为200μm的正方形。开口底面的形状是边长为10μm的正方形。用CVD法，在开口内部形成了膜厚850nm的Ge层120之后，在800℃温度中实施了退火处理。
在退火处理Ge层120之后，设定使形成了Ge层120的Si晶片102的温度为550℃，并通过MOCVD法形成了中间层。中间层的生长以三甲基镓及三氢化砷作为原料气体。中间层的膜厚是30nm。此后，将中间层形成的Si晶片102温度升温到640℃后，由MOCVD法形成作为元件形成层124的一个例子的GaAs层。GaAs层的膜厚是500nm。除此以外的条件，与实施例1的条件相同地制得半导体基板。
图42表示用透射式电子显微镜来观察所制造的半导体基板剖面的结果。如图42所示，在Ge层120及GaAs层未观察到位错。由此可知，由于采用上述的构成，得以在Si基板上形成质量良好的Ge层，及与该Ge层形成晶格匹配或准晶格匹配的化合物半导体层。
(实施例6)
与实施例5同样，制造了具有Si晶片102、阻挡层104、Ge层120、中间层及作为元件形成层124的一个例子的GaAs层的半导体基板之后，用获得的半导体基板制造了HBT元件构造。HBT元件的构造按照以下的顺序制造。首先，与实施例5的情况同样，制造了半导体基板。另外，本实施例中，覆盖区域的平面形状是一边的长度为50μm的正方形。开口的底面形状为边长为20μm的正方形。其它的条件用与实施例5的情况相同的条件制作了半导体基板。
其次，根据MOCVD法，在上述半导体基板的GaAs层的表面进行半导体层层叠。以此，得到了按以下顺序配置的HBT元件构造，即Si晶片102、膜厚850nm的Ge层120、膜厚30nm的中间层、膜厚500nm的非掺杂GaAs层、膜厚300nm的n型GaAs层、膜厚20nm的n型InGaP层、膜厚3nm的n型GaAs层、膜厚300nm的GaAs层、膜厚50nm的p型GaAs层、膜厚20nm的n型InGaP层、膜厚120nm的n型GaAs层及膜厚60nm的n型InGaAs层。在所得到的HBT元件构造配置电极而制作了电子元件或作为电子器件的一个例子的HBT元件。上述半导体层中，使用Si作为n型杂质，在上述半导体层中使用C作为p型杂质。
图43表示所制得的HBT元件的激光显微镜像。图中，浅灰色的部分表示电极。从图43可知，在正方形的覆盖区域中央附近配置的开口区域排列3个电极。从图中左侧开始上述3个电极分别表示HBT元件的基电极、发射电极及集电极。在测量上述HBT元件的电特性后，确认了晶体管动作。同时，以透射式电子显微镜观察了上述HBT元件的剖面，未观察到位错。
(实施例7)
和实施例6同样，制造了3个具有与实施例6同样的构造的HBT元件。将所制造的3个HBT元件并联连接。本实施例中，覆盖区域的平面形状是长边为100μm且短边为50μm的长方形。同时，在上述覆盖区域内部设置了3个开口。开口的底面形状全部为边长是15μm的正方形。关于其他的条件，以与实施例6的情况相同的条件制造HBT元件。
图44表示所得到的HBT元件的激光显微镜像。图中，浅灰色的部分表示电极。从图44可知，3个HBT元件被并列连接。测量了上述电子元件的电特性，结果确认晶体管工作。
(实施例8)
改变开口的底面积制造HBT元件，调查开口的底面积与所制得的HBT元件的电特性之间的关系。与实施例6同样地制造了HBT元件。作为HBT元件的电特性，测量了基极薄片电阻Rb[Ω/□]和电流放大率β。电流放大率β是用集极电流值除以基极电流值而求出的。本实施例中，围绕开口的底面形状分别是一边为20μm的正方形、短边为20μm且长边为40μm的长方形、边长为30μm的正方形、短边为30μm且长边为40μm的长方形或短边为20μm且长边为80μm的长方形的情况下，分别制造了HBT元件。
当开口的底面形状为正方形时，以开口的底面形状的正交的2条边的一方与Si晶片102<010>方向平行、另一方与Si晶片102<001>方向并行的方式形成了开口。开口的底面形状为长方形时，以开口底面的形状的长边与Si晶片102的<010>方向平行、短边与Si晶片102的<001>方向平行的方式形成了开口。覆盖区域的平面形状，主要围绕边长为300μm的正方形的情况进行了实验。
图45表示上述HBT元件的基极薄片电阻Rb与电流放大率β之比，与开口的底面积[μm2]之间的关系。在图45中，纵轴表示用基极薄片电阻Rb除以电流放大率β所得的值，横轴表示开口的底面积。其次，图45中没有表示电流放大率β的值，但电流放大率得到了70～100左右的高值。另一方面，在Si晶片102的整个面形成了同样的HBT元件构造来形成HBT元件时的电流放大率β是10以下。
由此可知，由于Si晶片102的表面局部性地形成上述HBT元件构造，从而能够制造电特性优良的器件。特别是，明确了当开口的底面形状的一边的长度为80μm以下，或开口的底面积为1600μm2以下时，能够制造电特性优异的器件。
由图45可知，当开口的底面积是900μm2以下时，与开口的底面积是1600μm2的情况比较，基极薄片电阻Rb与电流放大率β之比的偏差较小。由此可知，当开口的底面形状的一边的长度为40μm以下，或开口的底面积是900μm2以下时，能以高成品率制造上述器件。
如上所述，通过包括以下步骤的半导体基板的制造方法，可制得半导体基板，即在Si的基板的主面形成用于阻挡结晶生长的阻挡层的步骤；在阻挡层形成在大致垂直于基板的主面的方向上贯通从而使基板露出而成的开口的步骤；至少在阻挡层的开口内部使Ge层结晶生长的步骤；在Ge层上结晶生长由包含P的3-5族化合物半导体层所构成的缓冲层的步骤；以及在缓冲层上结晶生长功能层的步骤。此外，还利用包括以下步骤的半导体基板的制造方法制得半导体基板，即在Si的基板上，形成具有开口并用于阻碍结晶增长的阻挡层的步骤；在开口内形成Ge层的步骤；在Ge层之后形成缓冲层的步骤；以及在形成缓冲层之后形成功能层的步骤。
如上所述，可由包括以下步骤的半导体基板的制造方法，制得半导体基板，即，在Si的基板上，形成具有开口并用于阻挡结晶生长的阻挡层的步骤；在开口内形成包含GaAs层的缓冲层的步骤；和在形成缓冲层之后形成功能层的步骤。同时，可由包括以下步骤的半导体基板的制造方法制得半导体基板，即，在Si基板上，形成具有开口并用于阻碍结晶增长的阻挡层的步骤；对开口内的基板表面用含P的气体进行表面处理的步骤；以及在开口内形成功能层的步骤。
如上所述，由以下方法制得电子器件，即，在Si的基板的主面形成用于阻挡结晶生长的阻挡层，并在阻挡层形成在大致垂直于基板的主面的方向上贯通从而使基板露出而构成的开口，并以与开口内部的基板相接的方式使Ge层结晶生长，再在Ge层上使由包含P的3-5族化合物半导体层所构成的缓冲层结晶生长，再在缓冲层上结晶生长功能层。此外，制得了包含：Si的基板；设置在基板上的、具有开口且用于阻碍结晶增长的阻挡层；形成于开口内的Ge层；在Ge层形成之后形成的缓冲层；在形成缓冲层之后形成的功能层；以及在功能层形成的电子元件的电子器件。
如上所述，制造了包含：Si基板；设置在基板上的、具有开口且用于阻碍结晶增长的阻挡层；形成于开口内，并包含GaAs层的缓冲层；在形成缓冲层之后形成的功能层；以及在功能层形成的电子元件的电子器件。同时，还制造了如下的电子器件，其含有：Si的基板；设置在基板上的、具有开口且用于阻碍结晶生长的阻挡层；形成于开口内的功能层；以及在功能层形成的电子元件，其中，在形成功能层之前，通过包含P的气体对开口内的基板表面进行了表面处理。
以上，用实施的方案说明了本发明，但本发明的技术的范围不受上述的实施方案记载的范围所限定。本领域技术人员明白，可对上述实施的方案实施多种多样的变更或改良，并且根据本申请的专利范围的记载可明确，实施上述变更和改良后的方案也包含在本发明的技术范围内。
产业上的利用可能性
能够在廉价的硅基板上形成结晶性良好的结晶薄膜，利用该结晶薄膜能够形成半导体基板及电子器件等。

Claims (85)

1.一种半导体基板，
其具有：Si基板和形成于所述基板上用于阻挡结晶生长的阻挡层，
所述阻挡层具有：覆盖所述基板的一部分的覆盖区域以及位于所述覆盖区域的内部且不覆盖所述基板的开口区域，
所述半导体基板还具有：
在所述开口区域结晶生长的Ge层；
在所述Ge层上结晶生长的由包含P的3-5族化合物半导体层所构成的缓冲层；以及
在所述缓冲层上结晶生长的功能层。
2.一种半导体基板，
其具有：Si基板和形成于所述基板上用于阻挡结晶生长的阻挡层，
所述阻挡层具有：覆盖所述基板的一部分的覆盖区域以及位于所述覆盖区域的内部且不覆盖所述基板的开口区域，
所述半导体基板还具有：
以500℃以下的温度结晶生长在所述阻挡层的所述开口区域的由GaAs层所构成的缓冲层；以及
在所述缓冲层上结晶生长的功能层。
3.一种半导体基板，
其具有：Si基板和形成于所述基板上用于阻挡结晶生长的阻挡层，
所述阻挡层具有：覆盖所述基板的一部分的覆盖区域以及位于所述覆盖区域的内部且不覆盖所述基板的开口区域，
所述半导体基板还具有：在所述阻挡层的所述开口区域结晶生长的功能层，
对于所述阻挡层的所述开口区域中的所述基板的表面，由含P的气体进行过表面处理。
4.如权利要求1所述的半导体基板，其中，
所述Ge层是以结晶缺陷能够移动的温度及时间进行退火而形成的。
5.如权利要求4所述的半导体基板，其中，
所述退火重复进行多次。
6.如权利要求1、4或5中任一项所述的半导体基板，其中，
所述功能层为与Ge晶格匹配或准晶格匹配的3-5族化合物层或2-6族化合物层。
7.如权利要求1、4或5中任一项所述的半导体基板，其中，
所述功能层是与Ge晶格匹配或准晶格匹配的3-5族化合物层，作为3族元素，包含Al、Ga、In当中的至少1种，作为5族元素，包含N、P、As、Sb当中的至少1种。
8.如权利要求1至7中任一项所述的半导体基板，其中，
所述阻挡层为电绝缘性的。
9.如权利要求8所述的半导体基板，其中，
所述阻挡层为氧化硅层、氮化硅层、氮氧化硅层或氧化铝层或是将它们层叠而得到的层。
10.如权利要求1至9中任一项所述的半导体基板，其中，
所述开口区域的面积为1mm2以下。
11.一种半导体基板，其由以下方式制得：
在Si基板的主面上形成用于阻挡结晶生长的阻挡层，并在所述阻挡层形成在大致垂直于所述基板的主面的方向上贯通从而使所述基板暴露而成的开口；
以与所述开口内部的所述基板相接的方式使Ge层结晶生长；
使由包含P的3-5族化合物半导体层所构成的缓冲层结晶生长在所述Ge层上；
再使功能层结晶生长在所述缓冲层上。
12.一种半导体基板，其包含：
Si基板；
设置于所述基板上的、具有开口且用于阻挡结晶生长的阻挡层；
形成于所述开口内的Ge层；
在形成所述Ge层之后所形成的缓冲层；以及
在形成所述缓冲层之后所形成的功能层。
13.如权利要求12所述的半导体基板，其中，
所述缓冲层包括含有P的3-5族化合物半导体层。
14.如权利要求11至13中任一项所述的半导体基板，其中，
所述缓冲层与所述Ge层晶格匹配或是准晶格匹配，
所述功能层与所述缓冲层晶格匹配或是准晶格匹配。
15.如权利要求11至14中任一项所述的半导体基板，其中，
所述缓冲层形成于所述开口内。
16.如权利要求11至15中任一项所述的半导体基板，其中，
所述功能层形成于所述开口内。
17.如权利要求11至16中任一项所述的半导体基板，其中，
所述Ge层是在含氢的气氛中进行退火而成的。
18.如权利要求11至17中任一项所述的半导体基板，其中，
所述Ge层是在原料气体中包括含卤素的气体的气氛中，利用CVD法选择性地结晶生长于所述开口而成的。
19.一种半导体基板，其由以下方式制得：
在Si基板的主面上形成用于阻挡结晶生长的阻挡层，并在所述阻挡层形成在大致垂直于所述基板的主面的方向上贯通从而使所述基板露出而成的开口；
以与所述开口内部的所述基板相接的方式形成在600℃以下的温度下结晶生长的GaAs层；
再使功能层结晶生长在所述缓冲层上。
20.一种半导体基板，其包含：
Si基板；
设置于所述基板上的、具有开口且用于阻挡结晶生长的阻挡层；
形成于所述开口内的包含GaAs层的缓冲层；以及
在形成所述缓冲层之后所形成的功能层。
21.如权利要求20所述的半导体基板，其中，
所述功能层与所述缓冲层晶格匹配或是准晶格匹配。
22.如权利要求20或21所述的半导体基板，其中，
所述功能层形成于所述开口内。
23.如权利要求20至22中任一项所述的半导体基板，其中，
所述GaAs层是在600℃以下的温度下进行结晶生长而成的。
24.一种半导体基板，其由以下方式制得：
在Si基板的主面上形成用于阻挡结晶生长的阻挡层，并在所述阻挡层形成在大致垂直于所述基板的主面的方向上贯通从而使所述基板露出而成的开口；
由含P的气体，对所述开口内部的所述基板的表面进行表面处理；
再以与所述开口内部的所述基板相接的方式使功能层结晶生长。
25.一种半导体基板，其包含：
Si基板；
设置于所述基板上的、具有开口且用于阻挡结晶生长的阻挡层；以及
形成于所述开口内的功能层，
其中，所述开口内的所述基板的表面，在所述功能层形成之前，由含P的气体进行过表面处理。
26.如权利要求11至25中任一项所述的半导体基板，其中，
所述功能层为3-5族化合物层或是2-6族化合物层。
27.如权利要求11至25中任一项所述的半导体基板，其中，
所述功能层为3-5族化合物层，作为3族元素，包含选自由Al、Ga及In所构成的组中的1种以上的元素，作为5族元素，包含选自由N、P、As及Sb所构成的组中的1种以上的元素。
28.如权利要求27所述的半导体基板，其中，
所述功能层的算术平均粗糙度为0.02μm以下。
29.如权利要求11至28中任一项所述的半导体基板，其中，
所述阻挡层为电绝缘性的。
30.如权利要求29所述的半导体基板，其中，
所述阻挡层为选自由氧化硅层、氮化硅层、氮氧化硅层及氧化铝层所构成的组中的1种以上的层。
31.如权利要求11至30中任一项所述的半导体基板，其中，
所述阻挡层具有多个所述开口，
并且在多个开口中的一个开口与邻接于该一个开口的其他开口之间包含原料吸附部，所述原料吸附部以比所述阻挡层的上表面还快的吸附速度吸附所述功能层的原料。
32.如权利要求11至31中任一项所述的半导体基板，
其具有多个所述阻挡层，
并且，在所述多个阻挡层中的一个阻挡层与邻接于该一个阻挡层的其他阻挡层之间包含原料吸附部，所述原料吸附部以比所述多个阻挡层中的任一个阻挡层的上表面还快的吸附速度吸附所述功能层的原料。
33.如权利要求31或32所述的半导体基板，其中，
所述原料吸附部为到达所述基板的沟槽。
34.如权利要求33所述的半导体基板，其中，
所述沟槽的宽度为20μm以上500μm以下。
35.如权利要求31至34中任一项所述的半导体基板，其中，
所述半导体基板具有多个所述原料吸附部，
并且，多个所述原料吸附部彼此之间以等间隔配置。
36.如权利要求11至35中任一项所述的半导体基板，其中，
所述开口的底面积为1mm2以下。
37.如权利要求36所述的半导体基板，其中，
所述开口的底面积为1600μm2以下。
38.如权利要求37所述的半导体基板，其中，
所述开口的底面积为900μm2以下。
39.如权利要求36所述的半导体基板，其中，
所述开口的底面为长方形，所述长方形的长边为80μm以下。
40.如权利要求37所述的半导体基板，其中，
所述开口的底面为长方形，所述长方形的长边为40μm以下。
41.如权利要求11至40中任一项所述的半导体基板，其中，
所述基板的主面为(100)面，
所述开口的底面为正方形或长方形，
所述正方形或所述长方形的至少1边的方向，与选自由所述主面的<010>方向、<0-10>方向、<001>方向及<00-1>方向所构成的组中的任一方向实质上平行。
42.如权利要求11至40中任一项所述的半导体基板，其中，
所述基板的主面为(111)面，
所述开口的底面为六边形，
所述六边形的至少1边的方向，与选自由所述主面的<1-10>方向、<-110>方向、<0-11>方向、<01-1>方向、<10-1>方向及<-101>方向所构成的组中的任一方向实质上平行。
43.一种半导体基板的制造方法，其具有：
在Si基板上形成用于阻挡结晶生长的阻挡层的步骤；
使所述阻挡层形成图案，形成覆盖所述基板的一部分的覆盖区域及位于所述覆盖区域的内部且不覆盖所述基板的开口区域的步骤；
至少在所述阻挡层的所述开口区域结晶生长Ge层的步骤；
在所述Ge层上，结晶生长由包含P的3-5族化合物半导体层构成的缓冲层的步骤；以及
在所述缓冲层上结晶生长功能层的步骤。
44.如权利要求43所述的半导体基板的制造方法，其中，
还包括以结晶缺陷能够移动的温度及时间对结晶生长后的所述Ge层进行退火的步骤。
45.如权利要求44所述的半导体基板的制造方法，其中，
还包括重复多次进行所述退火的步骤。
46.一种半导体基板的制造方法，其包含：
在Si基板的主面上形成用于阻挡结晶生长的阻挡层的步骤；
在所述阻挡层形成在大致垂直于所述基板的主面的方向上贯通而使所述基板露出而成的开口的步骤；
至少在所述阻挡层的所述开口的内部，结晶生长Ge层的步骤；
在所述Ge层上，结晶生长由包含P的3-5族化合物半导体层所构成的缓冲层的步骤；以及
在所述缓冲层上结晶生长功能层的步骤。
47.一种半导体基板的制造方法，其包含：
在Si基板上，形成具有开口并用于阻挡结晶生长的阻挡层的步骤；
在所述开口内形成Ge层的步骤；
在形成所述Ge层后，形成缓冲层的步骤；以及
在形成所述缓冲层后，形成功能层的步骤。
48.如权利要求47所述的半导体基板的制造方法，其中，
所述缓冲层包括含有P的3-5族化合物半导体层。
49.如权利要求46至48中任一项所述的半导体基板的制造方法，其中，
在形成所述缓冲层的步骤中，使所述缓冲层与所述Ge层晶格匹配或准晶格匹配，
在形成所述功能层的步骤中，使所述功能层与所述缓冲层晶格匹配或准晶格匹配。
50.如权利要求46至49中任一项所述的半导体基板的制造方法，其中，
形成所述缓冲层的步骤中，将所述缓冲层形成于所述开口内。
51.如权利要求46至49中任一项所述的半导体基板的制造方法，其中，
形成所述功能层的步骤中，将所述功能层形成于所述开口内。
52.如权利要求46至51中任一项所述的半导体基板的制造方法，其中，
还包括以结晶缺陷能够移动的温度及时间对所述Ge层进行退火的步骤。
53.如权利要求52所述的半导体基板的制造方法，其中，
所述退火的步骤中，以680℃以上且不足900℃的温度对所述Ge层进行退火。
54.如权利要求52或53所述的半导体基板的制造方法，其中，
所述退火的步骤中，在含氢的气氛中对所述Ge层进行退火。
55.如权利要求52至54中任一项所述的半导体基板的制造方法，其中，
包括多个所述退火的步骤。
56.如权利要求46至55中任一项所述的半导体基板的制造方法，其中，
形成所述Ge层的步骤中，在0.1Pa以上100Pa以下的压力下，利用CVD法使所述Ge层选择性地结晶生长在所述开口。
57.如权利要求46至56中任一项所述的半导体基板的制造方法，其中，
形成所述Ge层的步骤中，在原料气体中包括含卤素的气体的气氛中，利用CVD法使所述Ge层选择性地结晶生长于所述开口。
58.如权利要求46至57中任一项所述的半导体基板的制造方法，其中，
在形成所述Ge层之后、直至形成所述功能层为止的期间，还包括在600℃以下的温度下形成GaAs层的步骤。
59.如权利要求46至58中任一项所述的半导体基板的制造方法，其中，
在形成所述Ge层之后、直至形成所述功能层为止的期间，还包括由含P的气体对所述Ge层的表面进行处理的步骤。
60.一种半导体基板的制造方法，其包含：
在Si基板上，形成具有开口并用于阻挡结晶生长的阻挡层的步骤；
在所述开口内，形成包含GaAs层的缓冲层的步骤；以及
在形成所述缓冲层后，形成功能层的步骤。
61.如权利要求60所述的半导体基板的制造方法，其中，
在形成所述功能层的步骤中，使所述功能层与所述缓冲层晶格匹配或准晶格匹配。
62.如权利要求60或61所述的半导体基板的制造方法，其中，
形成所述功能层的步骤中，将所述功能层形成于所述开口内。
63.一种半导体基板的制造方法，其包含：
在Si基板上，形成具有开口并用于阻挡结晶生长的阻挡层的步骤；
由含P的气体对所述开口内的所述基板的表面进行表面处理的步骤；以及
在所述开口内形成功能层的步骤。
64.如权利要求46至63中任一项所述的半导体基板的制造方法，其中，
所述功能层为3-5族化合物层，作为3族元素，包含选自由Al、Ga及In所构成的组中的1种以上的元素，作为5族元素，包含选自由N、P、As及Sb所构成的组中的1种以上的元素，
形成所述功能层的步骤中，使所述功能层以1nm/min以上300nm/min以下的生长速度结晶生长。
65.一种电子器件，
其具有：Si基板和形成于所述基板上用于阻挡结晶生长的阻挡层，
所述阻挡层具有：覆盖所述基板的一部分的覆盖区域及位于所述覆盖区域的内部且不覆盖所述基板的开口区域，
所述电子器件还具有：在所述开口区域结晶生长的Ge层；
在所述Ge层上结晶生长的由包含P的3-5族化合物半导体层所构成的缓冲层；
在所述缓冲层上结晶生长的功能层；以及
形成于所述功能层的电子元件。
66.如权利要求65所述的电子器件，其中，
在每个所述开口区域各形成有一个所述电子元件。
67.如权利要求65或66项所述的电子器件，其中，
连接在所述电子元件的配线或所述配线的焊接区形成于所述覆盖区域。
68.如权利要求65至67中任一项所述的电子器件，其中，
所述覆盖区域及所述开口区域多个形成于所述基板上，并且多个所述覆盖区域及多个所述开口区域以等间隔配置。
69.一种电子器件，其由以下方法制得：
在Si基板的主面上形成用于阻挡结晶生长的阻挡层，并在所述阻挡层形成在大致垂直于所述基板的主面的方向上贯通从而使所述基板露出而成的开口；
以与所述开口内部的所述基板相接的方式使Ge层结晶生长；
使由包含P的3-5族化合物半导体层所构成的缓冲层，结晶生长在所述Ge层上；
使功能层结晶生长在所述缓冲层上；以及
在所述功能层形成电子元件。
70.一种电子器件，其包含：
Si基板；
设置在所述基板上的、具有开口且用于阻挡结晶生长的阻挡层；
形成于所述开口内的Ge层；
在形成所述Ge层后所形成的缓冲层；
在形成所述缓冲层后所形成的功能层；以及
形成于所述功能层的电子元件。
71.如权利要求70所述的电子器件，其中，
所述缓冲层包括含有P的3-5族化合物半导体层。
72.如权利要求69至71中任一项所述的电子器件，其中，
所述缓冲层与所述Ge层晶格匹配或是准晶格匹配，
所述功能层与所述缓冲层晶格匹配或是准晶格匹配。
73.如权利要求69至72中任一项所述的电子器件，其中，
所述缓冲层形成于所述开口内。
74.如权利要求69至73中任一项所述的电子器件，其中，
所述功能层形成于所述开口内。
75.一种电子器件，其包含：
Si基板；
设置在所述基板上的、具有开口且用于阻挡结晶生长的阻挡层；
形成于所述开口内，并包含GaAs层的缓冲层；
在形成所述缓冲层后所形成的功能层；以及
形成于所述功能层的电子元件。
76.如权利要求73所述的电子器件，其中，
所述功能层与所述缓冲层晶格匹配或是准晶格匹配。
77.如权利要求75或76所述的电子器件，其中，
所述功能层形成于所述开口内。
78.如权利要求75至77中任一项所述的电子器件，其中，
所述GaAs层是在600℃以下的温度下进行结晶生长而成的。
79.一种电子器件，其包含：
Si基板；
设置在所述基板上的、具有开口且用于阻挡结晶生长的阻挡层；
形成于所述开口内的功能层；以及
形成于所述功能层的电子元件，
其中，所述开口内的所述基板的表面，在所述功能层形成之前，由含P的气体进行过表面处理。
80.如权利要求69至79中任一项所述的电子器件，其中，
所述阻挡层具有多个所述开口，
在每个所述开口各形成有一个所述电子元件。
81.如权利要求69至80中任一项所述的电子器件，其中，
所述电子元件连接在配线或焊接区，
所述配线或所述焊接区形成于所述阻挡层上。
82.如权利要求69至81中任一项所述的电子器件，其中，
所述电子器件具有多个所述阻挡层，
多个所述阻挡层彼此之间以等间隔配置。
83.如权利要求65至82中任一项所述的电子器件，其中，
所述电子元件为异质外延结双极型晶体管。
84.如权利要求65至83中任一项所述的电子器件，其中，
所述电子器件具有多个所述电子元件；
多个电子元件彼此之间相互连接。
85.如权利要求65至84中任一项所述的电子器件，其中，
所述电子器件具有多个所述电子元件，
并且，多个电子元件彼此之间以并联连接。
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