JPS58143581A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58143581A JPS58143581A JP2591382A JP2591382A JPS58143581A JP S58143581 A JPS58143581 A JP S58143581A JP 2591382 A JP2591382 A JP 2591382A JP 2591382 A JP2591382 A JP 2591382A JP S58143581 A JPS58143581 A JP S58143581A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 238000000034 method Methods 0.000 claims abstract description 22
- 238000010438 heat treatment Methods 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 9
- 238000000137 annealing Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims description 3
- 238000005224 laser annealing Methods 0.000 claims description 2
- 150000001875 compounds Chemical class 0.000 claims 2
- 238000010884 ion-beam technique Methods 0.000 claims 1
- 230000005669 field effect Effects 0.000 abstract description 10
- 230000006866 deterioration Effects 0.000 abstract description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 2
- 239000000758 substrate Substances 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 4
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- 229910020489 SiO3 Inorganic materials 0.000 abstract 1
- 230000004913 activation Effects 0.000 abstract 1
- 238000004299 exfoliation Methods 0.000 abstract 1
- 238000002347 injection Methods 0.000 abstract 1
- 239000007924 injection Substances 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000012212 insulator Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 239000010979 ruby Substances 0.000 description 3
- 229910001750 ruby Inorganic materials 0.000 description 3
- 238000005275 alloying Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000000428 dust Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 235000017166 Bambusa arundinacea Nutrition 0.000 description 1
- 235000017491 Bambusa tulda Nutrition 0.000 description 1
- 241001330002 Bambuseae Species 0.000 description 1
- 241000283690 Bos taurus Species 0.000 description 1
- 235000015334 Phyllostachys viridis Nutrition 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000001994 activation Methods 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000011425 bamboo Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000003779 heat-resistant material Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 239000002689 soil Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はゲート電＠に対し、ソース及びドレイン？領域
をセルファライン的に形成し、高性能でかつ高歩留り、
高信頼性の半導体装ｌＩｔを得るための製造方法に関す
るものである。
をセルファライン的に形成し、高性能でかつ高歩留り、
高信頼性の半導体装ｌＩｔを得るための製造方法に関す
るものである。
従来よりセル７アライン電界効１１トラ／シｘｐめ形成
法として、ゲート電極にＴｉＷ等の耐熱性金属を用い、
これをマスクとしてソース及びドレイン領域Ｋｎ形不純
物を高貴ｆＫイオン注入し、これを活性化するため［８
００″Ｏ程度で数十分の熱処理を行なう方法がとられて
きた。
法として、ゲート電極にＴｉＷ等の耐熱性金属を用い、
これをマスクとしてソース及びドレイン領域Ｋｎ形不純
物を高貴ｆＫイオン注入し、これを活性化するため［８
００″Ｏ程度で数十分の熱処理を行なう方法がとられて
きた。
しかしながら、この方法においては、″ｒｉＷシ曹ット
命接合周遊郁と？ドレイン領域が１１１Ｉ９して形成さ
れる丸め、電界効果トランジスタのゲートードレイン耐
圧が低下すると同時Ｗｃ、熱処理時にＴｉＷショットキ
接合が劣化し、良好な特性と信頼性をもった素子を高い
歩留りで得ることはいちじるしく困−であった。
命接合周遊郁と？ドレイン領域が１１１Ｉ９して形成さ
れる丸め、電界効果トランジスタのゲートードレイン耐
圧が低下すると同時Ｗｃ、熱処理時にＴｉＷショットキ
接合が劣化し、良好な特性と信頼性をもった素子を高い
歩留りで得ることはいちじるしく困−であった。
また他の方法として、ゲート電極上にひさし状のレジス
ト＝を設け、これをマスクとして直接ｎ形能動層にソー
ス及びドレイン電極をセルファライン的に蒸盾、熱処塩
する方法、ゲート電極を２層としてエツチングレートの
差によりこれをひさし状に加工し、上１と同様の目的に
使用する方法等が知られている。これらはいずれも微細
なゲート電極をサイドエッチすることによりひさし状に
形成する方法がとられているためゲート電極と半導体と
の接合部できめられる電気的な有効ゲート長を再現性よ
く制御することがいちじるしく困―であり、またひさし
部分のノ′（ツシペーションの峻しさのため耐熱性を高
めてこれをイオン注入マスクとして用いることはできな
かった。
ト＝を設け、これをマスクとして直接ｎ形能動層にソー
ス及びドレイン電極をセルファライン的に蒸盾、熱処塩
する方法、ゲート電極を２層としてエツチングレートの
差によりこれをひさし状に加工し、上１と同様の目的に
使用する方法等が知られている。これらはいずれも微細
なゲート電極をサイドエッチすることによりひさし状に
形成する方法がとられているためゲート電極と半導体と
の接合部できめられる電気的な有効ゲート長を再現性よ
く制御することがいちじるしく困―であり、またひさし
部分のノ′（ツシペーションの峻しさのため耐熱性を高
めてこれをイオン注入マスクとして用いることはできな
かった。
〔発明の目的ｊ
本発明は直接ゲート金属をサイドエッチすることなく、
ゲート金属をひさし形断面形状に形成し、かつゲート金
属下部の半導体との接合部周辺が絶縁膜で完全に封止さ
れた状態とすることにより接合部の耐熱性を高め、これ
をイオン注入マスクとして用いた時、ひ１続自行なわれ
る熱処理工程に耐えられるようにすることｔ目的として
いる。
ゲート金属をひさし形断面形状に形成し、かつゲート金
属下部の半導体との接合部周辺が絶縁膜で完全に封止さ
れた状態とすることにより接合部の耐熱性を高め、これ
をイオン注入マスクとして用いた時、ひ１続自行なわれ
る熱処理工程に耐えられるようにすることｔ目的として
いる。
し発明の概嶽」
本発明の１１を畳は次のとお如である。ます、牛４体嵌
向に設けた絶縁膜のゲート部分の開窓を半４体表面に対
して＃１ソ画直な断面をもった、厚い２層レジスト績の
１１を用いて行ない、次に２／ｉｌｌレジストのサイド
エツチングの速度差を利用して、レジストの１をひさし
状に加工すると共にその開口部が上記絶縁膜のゲートｌ
ＩＫ刺し一定寸法だけ広がった状態とする。
向に設けた絶縁膜のゲート部分の開窓を半４体表面に対
して＃１ソ画直な断面をもった、厚い２層レジスト績の
１１を用いて行ない、次に２／ｉｌｌレジストのサイド
エツチングの速度差を利用して、レジストの１をひさし
状に加工すると共にその開口部が上記絶縁膜のゲートｌ
ＩＫ刺し一定寸法だけ広がった状態とする。
これをマスクとしてゲート金属を蒸着すれば。
絶縁膜のゲート−に対し一定の寸法余裕を奄ってゲート
電極が形成される丸め、ゲート電極の断面は周辺部の絶
縁膜上にひさしの出た形状となり。
電極が形成される丸め、ゲート電極の断面は周辺部の絶
縁膜上にひさしの出た形状となり。
半導体表面は絶縁膜とゲート金属で完全［封止される。
次にこれをマスクとして上Ｉ縁膜を通してソース及びド
レイン用ｎ領域のイオン注入をセルフ丁うイン的ＩＩＣ
行危い、再びこれを光に対するマスクとしてＱスイッチ
ルビーレーザ又はフラッシュアニールのような光による
短時間の熱処理により。
レイン用ｎ領域のイオン注入をセルフ丁うイン的ＩＩＣ
行危い、再びこれを光に対するマスクとしてＱスイッチ
ルビーレーザ又はフラッシュアニールのような光による
短時間の熱処理により。
ｎ１１１Ｉ域の活性化を竹光は接合部が光の照射による
加熱から保−されるためＫｍ合の熱劣化を避けることか
できる。
加熱から保−されるためＫｍ合の熱劣化を避けることか
できる。
〔発明の効果ｊ
本発明の方法によれば、耐熱性金属ゲートをイオン注入
マスクとして用いるセルファライン電界効果トランジス
タの製造法において、耐熱性ゲート金属材料の樵−を大
巾に拡大できる。を良電気的なゲート長が加工精度の高
い絶縁−の開窓できめられ、かつゲート金属のひさしの
長さでゲート−ドレイン間隔が制御されるため、ゲート
・トレー〜−−インが＊接する従来法に比べてゲート・
ドレイン耐圧をいちじるしく高めることができる。ｔた
ひさし部分によりゲート抵抗が大巾に低減される。
マスクとして用いるセルファライン電界効果トランジス
タの製造法において、耐熱性ゲート金属材料の樵−を大
巾に拡大できる。を良電気的なゲート長が加工精度の高
い絶縁−の開窓できめられ、かつゲート金属のひさしの
長さでゲート−ドレイン間隔が制御されるため、ゲート
・トレー〜−−インが＊接する従来法に比べてゲート・
ドレイン耐圧をいちじるしく高めることができる。ｔた
ひさし部分によりゲート抵抗が大巾に低減される。
上記のように耐熱性金属の選択の自由劇の拡大微細分ゲ
ート長の加工精変の向上、ゲート抵抗の低減、ゲート・
ドレイン耐圧の向上、半導体表面の封止効果により、本
発明の方法によｔ′ｌげ胸性能でかつ高信頼性の素子を
高い歩留りで得ることができ、半導体ＬＳＩの製造法と
してＪｌｉ＆である。
ート長の加工精変の向上、ゲート抵抗の低減、ゲート・
ドレイン耐圧の向上、半導体表面の封止効果により、本
発明の方法によｔ′ｌげ胸性能でかつ高信頼性の素子を
高い歩留りで得ることができ、半導体ＬＳＩの製造法と
してＪｌｉ＆である。
本発明のゲート電極形成法を従来の耐熱性ＴｉＷゲート
に適用し、熱処理を従来通り電気炉により行つ九場合に
も大巾な歩留り向上かみられる。また本発明の方法をＰ
ｔゲートに適用し、′ＷＬ界肋来トランジスタのしきい
値制御をＰｔと半導体との合金過１１により行なうとき
、合金過程釦おけるＰｔゲートの横ひろがりが絶縁膜に
より押割される効果があ抄、微細なｐｔ埋め込みゲート
を得るツノ法として適している。
に適用し、熱処理を従来通り電気炉により行つ九場合に
も大巾な歩留り向上かみられる。また本発明の方法をＰ
ｔゲートに適用し、′ＷＬ界肋来トランジスタのしきい
値制御をＰｔと半導体との合金過１１により行なうとき
、合金過程釦おけるＰｔゲートの横ひろがりが絶縁膜に
より押割される効果があ抄、微細なｐｔ埋め込みゲート
を得るツノ法として適している。
本発明の詳細をＴｉＷをゲート金属と寸７．ＯａＡ＠電
界効果トランジスタに適用しｆｒ火施例につき図面を参
照して説明すゐ。
界効果トランジスタに適用しｆｒ火施例につき図面を参
照して説明すゐ。
第１図（ａ）において１は半絶縁性０ａＡｓ ｊｊ、ｔ
２に２ ’は１８Ｓ１ イオ／をドーズ量３Ｘ
１０” Ｃｌ１１ ” 、加速電圧１５０ＫＶで注入後
８５０℃、１５分の中ヤツブレスアニール処理を行って
活性化したｎ形能動層、３ＦｉプラズマＣＶＤ法により
厚さ５００１に成＆したｓｔｏ、＠、４は厚さ１声のレ
ジスト＠、 ５はエッチレートの低いレジスト１ＩＩＫ
、６はプラズマＣＶＤ法により厚さｘｏｏｏＪＬｃ成長
しり８ｉ０，４％７は厚さ４０００λのレジスト膜であ
る。
２に２ ’は１８Ｓ１ イオ／をドーズ量３Ｘ
１０” Ｃｌ１１ ” 、加速電圧１５０ＫＶで注入後
８５０℃、１５分の中ヤツブレスアニール処理を行って
活性化したｎ形能動層、３ＦｉプラズマＣＶＤ法により
厚さ５００１に成＆したｓｔｏ、＠、４は厚さ１声のレ
ジスト＠、 ５はエッチレートの低いレジスト１ＩＩＫ
、６はプラズマＣＶＤ法により厚さｘｏｏｏＪＬｃ成長
しり８ｉ０，４％７は厚さ４０００λのレジスト膜であ
る。
第１図（ｂ） において、公知のウェットエツチング法
により、レジスト威７を用いて８ｉ０．ｉ［６にゲート
電極用ＭＩ１８を形成する０次に第１図（ｃＪにおいて
、上記ｓｉｏ、膜６に設けたゲート電極用層をマスクと
して、異方性の強い公知のりアクティブイオンビームエ
ツチング法により、表面に対しては’ｘ喬直Ｋ ９ ｉ
０ ｓ ｌＩ３ Ｋ到達するまで、レジスト塵４．５
の開１１９を行う、これを公知の８ｉ０．ウェットエツ
チング液に浸して第１図（ｄ）のＩＯＫ示すように開窓
すると共［ＳｉＯ，［６を除去する。
により、レジスト威７を用いて８ｉ０．ｉ［６にゲート
電極用ＭＩ１８を形成する０次に第１図（ｃＪにおいて
、上記ｓｉｏ、膜６に設けたゲート電極用層をマスクと
して、異方性の強い公知のりアクティブイオンビームエ
ツチング法により、表面に対しては’ｘ喬直Ｋ ９ ｉ
０ ｓ ｌＩ３ Ｋ到達するまで、レジスト塵４．５
の開１１９を行う、これを公知の８ｉ０．ウェットエツ
チング液に浸して第１図（ｄ）のＩＯＫ示すように開窓
すると共［ＳｉＯ，［６を除去する。
次にこれをレジスト膜のエツチング液に浸せばレジス１
１のエツチングレートはレジス）ｌＩ４に比して低いた
め、第１図（ｅ）の１１に示すようにレジスト膜４．５
の開窓部はひさし形の形状となる。
１のエツチングレートはレジス）ｌＩ４に比して低いた
め、第１図（ｅ）の１１に示すようにレジスト膜４．５
の開窓部はひさし形の形状となる。
このとき開口部はりアクティブイオンビームエツチング
の除虫ずるテーパー角とレジストＩＩ５のサイドエッチ
により８ｉ０．膜３開窓部に比して大となり、その寸法
比はエツチング条件により定めることかで龜る。
の除虫ずるテーパー角とレジストＩＩ５のサイドエッチ
により８ｉ０．膜３開窓部に比して大となり、その寸法
比はエツチング条件により定めることかで龜る。
次にレジスト＠４ 、５のひさし状開窓部をマスクとし
て第１図（ｆ）の１２に示すようにＴｉＷ−を厚さ５０
００１ＫＢＢ蒸着すれば、ゲート電極となるＴｉＷｊｌ
［１２は８ｉ０．ＩＡ３の開窓部に対して一定の寸法余
裕をもって蒸着される丸めに、 ＴｉＷ機１２は８五〇
３膜上にひさしの出えひさし形断面形状となり、ｎ形能
動層２０表面は８ｉ０１１＄３とＴｉＷケート電極によ
り完全に対土される。ゲート部領域以外のＴｉＷ・膜゛
ｔｖットオフの彼、 ＴｉＷゲート１２：・ をマスクとしてｍｌ ｆ３ ｉ＋をドーズ量ＩＸＩＯＩ
４ｃｍ”、加速電圧２００ＫＶ ｆ、 ｍ １１１（ｆ
）Ｋ示ｆ ｊ ウＫ Ｓｉｎ。
て第１図（ｆ）の１２に示すようにＴｉＷ−を厚さ５０
００１ＫＢＢ蒸着すれば、ゲート電極となるＴｉＷｊｌ
［１２は８ｉ０．ＩＡ３の開窓部に対して一定の寸法余
裕をもって蒸着される丸めに、 ＴｉＷ機１２は８五〇
３膜上にひさしの出えひさし形断面形状となり、ｎ形能
動層２０表面は８ｉ０１１＄３とＴｉＷケート電極によ
り完全に対土される。ゲート部領域以外のＴｉＷ・膜゛
ｔｖットオフの彼、 ＴｉＷゲート１２：・ をマスクとしてｍｌ ｆ３ ｉ＋をドーズ量ＩＸＩＯＩ
４ｃｍ”、加速電圧２００ＫＶ ｆ、 ｍ １１１（ｆ
）Ｋ示ｆ ｊ ウＫ Ｓｉｎ。
膜３を通してイオーン注入しｎ＋１［域１３を形成する
。
。
次に再びＴｉＷゲーグー！をマスクとしてＱスイッチル
ビーレーザ光の照射によ抄イオン注入層１３を活性化す
ゐためのレーザアニールを行なえば。
ビーレーザ光の照射によ抄イオン注入層１３を活性化す
ゐためのレーザアニールを行なえば。
ＴｉＷゲーグー２とｎ形能動層２との接合部はレーザー
光の照射から遮蔽されているため温度上昇が少なく、上
記イオン注入ｎ領域１３の活性化処理過程で、接合部の
熱的劣化や電極剥離を全く生じなかつ九。
光の照射から遮蔽されているため温度上昇が少なく、上
記イオン注入ｎ領域１３の活性化処理過程で、接合部の
熱的劣化や電極剥離を全く生じなかつ九。
次に＄１ＷＪ（ｈ）Ｋ示すように、公知の方法でオーミ
ック電（Ｉ１４，１５をソース・ドレインｎ領域１３Ｋ
ＩＩＡ着・シンターし、高い歩留りで高性能、高信頼性
電界効果トランジスタを形成することができ友、ｔた本
発明の製造方法によゐ電界効果トランジスタのゲート−
ドレイン゛耐圧＃１ｌＯＶ以上の値を示し、従来のＴｉ
Ｗセルファラインゲート電界効果トランジスタの耐圧６
ｖＫ対し大巾に上回っていることがわかり九。
ック電（Ｉ１４，１５をソース・ドレインｎ領域１３Ｋ
ＩＩＡ着・シンターし、高い歩留りで高性能、高信頼性
電界効果トランジスタを形成することができ友、ｔた本
発明の製造方法によゐ電界効果トランジスタのゲート−
ドレイン゛耐圧＃１ｌＯＶ以上の値を示し、従来のＴｉ
Ｗセルファラインゲート電界効果トランジスタの耐圧６
ｖＫ対し大巾に上回っていることがわかり九。
上記製造工程において、第１１１（ｄ）の絶縁膜３の開
窓時に絶縁膜６を残し、第１図（−）のレジスト塵４．
５の開窓部の開口寸法を絶縁膜６０開廖部で規定し、第
１図（ｆ）のゲート電極１２のひさしの寸法を蒸着時の
プラネタリ−運動によるまわり込み量を利用することに
よっても、ひさし形ゲートを形成することができる。ｔ
だ絶縁膜３を８４０．とＳ輸Ｎ４の多層膜とし表面のパ
ッシベーション効果を高めゐととも容易である。
窓時に絶縁膜６を残し、第１図（−）のレジスト塵４．
５の開窓部の開口寸法を絶縁膜６０開廖部で規定し、第
１図（ｆ）のゲート電極１２のひさしの寸法を蒸着時の
プラネタリ−運動によるまわり込み量を利用することに
よっても、ひさし形ゲートを形成することができる。ｔ
だ絶縁膜３を８４０．とＳ輸Ｎ４の多層膜とし表面のパ
ッシベーション効果を高めゐととも容易である。
を友第２１１４に示すように絶縁膜３にエツチングレー
ト０Ｊｌｌ＆る絶縁１［１６を重ね、絶縁−６を残して
接合特性に優れえゲート電極１７を蒸着し。
ト０Ｊｌｌ＆る絶縁１［１６を重ね、絶縁−６を残して
接合特性に優れえゲート電極１７を蒸着し。
８ｉ０１績６をり７トオフの後、８ｉ０．ｌ！Ａ４の開
窓部を用いて絶縁ｗ／４３との密着性に優れた金属１８
を蒸着する仁とによ）、ひさし形ゲート電極の寸法精度
と密着性、信頼性を一層高めることができる。
窓部を用いて絶縁ｗ／４３との密着性に優れた金属１８
を蒸着する仁とによ）、ひさし形ゲート電極の寸法精度
と密着性、信頼性を一層高めることができる。
他の実施例としてゲート電極材料ＫＰｔを用い、＋
膳層の熱処ｌ及びオーＺツク電極の熱処理を共にＱスイ
ッチルビーレーず−で行なった後Ｐｔゲート１２と能動
層の令命化熱処理を４００ ”０数十分の電気炉によ為
加熱で行ない、合金層の埋め込み量を熱処運時闘で制御
することｋよりエンハンスメント形ＧａＡｓ電界効果ト
ツ／ジスタを得ることができる。
ッチルビーレーず−で行なった後Ｐｔゲート１２と能動
層の令命化熱処理を４００ ”０数十分の電気炉によ為
加熱で行ない、合金層の埋め込み量を熱処運時闘で制御
することｋよりエンハンスメント形ＧａＡｓ電界効果ト
ツ／ジスタを得ることができる。
本発明の方法＃１ＴｉＷのような高耐熱材料を用いる場
合には必ずしもＱスイッチレーザを熱処理に用いる必要
Ｆｉ６＜、処理条件の選択によ抄フラッシュアニール、
通常の電気炉による加熱を行っても実音り向上の効果を
あげることができる。
合には必ずしもＱスイッチレーザを熱処理に用いる必要
Ｆｉ６＜、処理条件の選択によ抄フラッシュアニール、
通常の電気炉による加熱を行っても実音り向上の効果を
あげることができる。
第１図は本発明の一実施例の０１λ畠電界効果トランジ
スタを製造する工程を示す図、第２図は本発明の他の実
施例を説明するための図である。 ｌ・・・・半ＩＩ！縁性ＧｌＡＳ基板 ２・・・・ｎ形能動層 ３，６・・・ ８１０．
ＩＡ４．５．７・・・レジスト膜 ８〜１１−＄％ ＠ １２・・−・ＴｊＷｌ［
１３・・・ ｎ十領域 １１４．１５・
・・オーイック電極′ 代理人 弁理士 則 近 電 佑 （ほか１名）第１図 第２図
スタを製造する工程を示す図、第２図は本発明の他の実
施例を説明するための図である。 ｌ・・・・半ＩＩ！縁性ＧｌＡＳ基板 ２・・・・ｎ形能動層 ３，６・・・ ８１０．
ＩＡ４．５．７・・・レジスト膜 ８〜１１−＄％ ＠ １２・・−・ＴｊＷｌ［
１３・・・ ｎ十領域 １１４．１５・
・・オーイック電極′ 代理人 弁理士 則 近 電 佑 （ほか１名）第１図 第２図
Claims (1)
- ｎ形能動層を有する化合物半導体の表面に第１の絶＃Ｍ
、第１及び第２のレジスト換％第２の絶縁−１第３のレ
ジスト膜を順に形成し、前記第３のレジスト機により前
記第２の絶縁膜を９！Ｉｇする工程と、該工程で開窓し
たＩｇ２の絶縁膜をマスクとしてリアクティブイオンビ
ームエツチングにより前記第１及び第２のレジストｍの
開窓エツチングを行なうニーと、上記工程により捲出し
た１１１１の絶縁膜を開窓する工程と、第１及び第２の
レジスト膜の側壁をエツチングによりひさし状に加工す
る工程と、このひさし状開窓部を用いて第１の絶縁ＩＩ
ＩＩ開窓部にゲート用金属を蒸着後り７トオフする仁と
Ｋより、鯖ｌの絶轍襞の開窓部に対し一定の寸法余裕を
もってセルファライン的忙グート電椿を形成する工程と
％該グート電響をマスクとして前記化合物半導体表面に
ソース及びドレイ／♂領域用の高濃度イオン注入を行な
い、これをレーザーアニール％フラッシュアニール又は
通常の加熱炉を用いて熱処理する工程を具備したことを
特許とすゐ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2591382A JPS58143581A (ja) | 1982-02-22 | 1982-02-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2591382A JPS58143581A (ja) | 1982-02-22 | 1982-02-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58143581A true JPS58143581A (ja) | 1983-08-26 |
Family
ID=12179010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2591382A Pending JPS58143581A (ja) | 1982-02-22 | 1982-02-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58143581A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5923568A (ja) * | 1982-07-30 | 1984-02-07 | Nec Corp | 半導体装置 |
| JPS60167381A (ja) * | 1984-02-09 | 1985-08-30 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS61135115A (ja) * | 1984-12-04 | 1986-06-23 | アメリカ合衆国 | 半導体基板上にエピタキシヤル膜成長を選択的にパターン化する方法 |
-
1982
- 1982-02-22 JP JP2591382A patent/JPS58143581A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5923568A (ja) * | 1982-07-30 | 1984-02-07 | Nec Corp | 半導体装置 |
| JPS60167381A (ja) * | 1984-02-09 | 1985-08-30 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS61135115A (ja) * | 1984-12-04 | 1986-06-23 | アメリカ合衆国 | 半導体基板上にエピタキシヤル膜成長を選択的にパターン化する方法 |
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