JP2000164514A - 化合物半導体基板の製造方法 - Google Patents
化合物半導体基板の製造方法Info
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- JP2000164514A JP2000164514A JP10338124A JP33812498A JP2000164514A JP 2000164514 A JP2000164514 A JP 2000164514A JP 10338124 A JP10338124 A JP 10338124A JP 33812498 A JP33812498 A JP 33812498A JP 2000164514 A JP2000164514 A JP 2000164514A
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Abstract
(57)【要約】
【課題】 反射防止膜の蒸着や特殊なフォトリソグラ
フィが必要で工程が煩雑であるという問題があった。 【解決手段】 Ｓｉ基板上に高さが５０〜５００ｎｍの
等方性表面テクスチャを形成し、このＳｉ基板上にIII
−Ｖ族化合物半導体バッファ層を成長し、このバッファ
層上に化合物半導体層を成長し、この化合物半導体層上
にさらに複数の化合物半導体層を成長する。
フィが必要で工程が煩雑であるという問題があった。 【解決手段】 Ｓｉ基板上に高さが５０〜５００ｎｍの
等方性表面テクスチャを形成し、このＳｉ基板上にIII
−Ｖ族化合物半導体バッファ層を成長し、このバッファ
層上に化合物半導体層を成長し、この化合物半導体層上
にさらに複数の化合物半導体層を成長する。
Description
【０００１】
【発明の属する技術分野】本発明は、Ｓｉ基板の（１０
０）面上にガリウム砒素（ＧａＡｓ）、アルミニウムガ
リウム砒素（ＡｌＧａＡｓ）、インジウムガリウム砒素
（ＩｎＧａＡｓ）、窒化ガリウム（ＧａＮ）および窒化
インジウムガリウム（ＩｎＧａＮ）などの化合物半導体
層を形成する化合物半導体基板の製造方法に関する。
０）面上にガリウム砒素（ＧａＡｓ）、アルミニウムガ
リウム砒素（ＡｌＧａＡｓ）、インジウムガリウム砒素
（ＩｎＧａＡｓ）、窒化ガリウム（ＧａＮ）および窒化
インジウムガリウム（ＩｎＧａＮ）などの化合物半導体
層を形成する化合物半導体基板の製造方法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】Ｇａ
ＡｓやＩｎＰなどの化合物半導体基板は、機械的に脆
く、取り扱いが難しい。また、良質で大面積の結晶基板
が得られにくいなどの問題がある。この問題を解決する
ため、安価で、大面積で、高強度のＳｉ基板上にＧａＡ
ｓなどの化合物半導体を結晶成長させる方法が提案され
ている。
ＡｓやＩｎＰなどの化合物半導体基板は、機械的に脆
く、取り扱いが難しい。また、良質で大面積の結晶基板
が得られにくいなどの問題がある。この問題を解決する
ため、安価で、大面積で、高強度のＳｉ基板上にＧａＡ
ｓなどの化合物半導体を結晶成長させる方法が提案され
ている。
【０００３】しかしながら、Ｓｉ基板上にＧａＡｓなど
の化合物半導体を結晶成長させる際に結晶欠陥密度が１
×１０9 個ｃｍ-2以上になるなど問題が生じる。この問
題は、ＳｉとＧａＡｓなどの化合物半導体との間の格子
定数差および熱膨張係数差に起因している。このような
ＳｉとＧａＡｓなどの化合物半導体との格子定数差およ
び熱膨張係数差による応力および結晶欠陥を吸収するた
めに、低温成長中間層を挿入するいわゆる２段階成長法
やそれを改良した成長法として熱サイクルアニール法お
よび超格子法などにより結晶欠陥密度を１×１０6 個ｃ
ｍ-2程度まで低減させることができる。しかしながら、
１×１０6 個ｃｍ-2程度の結晶欠陥密度では、キャリヤ
寿命の低下により、半導体装置の特性に悪影響を与え
る。
の化合物半導体を結晶成長させる際に結晶欠陥密度が１
×１０9 個ｃｍ-2以上になるなど問題が生じる。この問
題は、ＳｉとＧａＡｓなどの化合物半導体との間の格子
定数差および熱膨張係数差に起因している。このような
ＳｉとＧａＡｓなどの化合物半導体との格子定数差およ
び熱膨張係数差による応力および結晶欠陥を吸収するた
めに、低温成長中間層を挿入するいわゆる２段階成長法
やそれを改良した成長法として熱サイクルアニール法お
よび超格子法などにより結晶欠陥密度を１×１０6 個ｃ
ｍ-2程度まで低減させることができる。しかしながら、
１×１０6 個ｃｍ-2程度の結晶欠陥密度では、キャリヤ
寿命の低下により、半導体装置の特性に悪影響を与え
る。
【０００４】近年、Ｓｉ基板上のＧａＡｓの結晶欠陥密
度を１×１０4 個ｃｍ-2程度まで低減させる方法とし
て、図５（ａ）（ｂ）に示すように、Ｓｉ基板１上にホ
ログラフィックフォトリソグラフィにより形成した２０
０ｎｍ間隔ののこぎり歯状のグレーティング２を形成
し、その基板１上にＧａＡｓ膜３を２段階成長法により
エピタキシャル成長させる方法が報告されている（App
l. Phys. Lett. 59,2418(991)）。
度を１×１０4 個ｃｍ-2程度まで低減させる方法とし
て、図５（ａ）（ｂ）に示すように、Ｓｉ基板１上にホ
ログラフィックフォトリソグラフィにより形成した２０
０ｎｍ間隔ののこぎり歯状のグレーティング２を形成
し、その基板１上にＧａＡｓ膜３を２段階成長法により
エピタキシャル成長させる方法が報告されている（App
l. Phys. Lett. 59,2418(991)）。
【０００５】つまり、２００ｎｍ間隔ののこぎり歯状の
パターン３を形成するためのフォトリソグラフィは、Ｓ
ｉ基板１上にパターンとしてＳｉ3 Ｎ4 膜（不図示）を
形成して反射防止膜（不図示）とフォトレジスト膜（不
図示）を形成し、このフォトレジスト膜を２００ｎｍピ
ッチに露光してパターニングした後に、このフォトレジ
ストパターンを利用して、ＳｉＯx 膜を４０°斜め蒸着
する。次いで、反射防止膜をＯ2 ガスでＲＩＥエッチン
グした後、Ｓｉ3 Ｎ4 膜をＣＦ4 ガスでＲＩＥエッチン
グする。次いで、ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏでフォ
トレジストと反射防止膜を除去した後、残ったＳｉ3 Ｎ
4 膜をマスクとしてシリコン基板の表面を異方性エッチ
ングしてのこぎり歯状のＶ溝２を形成する。
パターン３を形成するためのフォトリソグラフィは、Ｓ
ｉ基板１上にパターンとしてＳｉ3 Ｎ4 膜（不図示）を
形成して反射防止膜（不図示）とフォトレジスト膜（不
図示）を形成し、このフォトレジスト膜を２００ｎｍピ
ッチに露光してパターニングした後に、このフォトレジ
ストパターンを利用して、ＳｉＯx 膜を４０°斜め蒸着
する。次いで、反射防止膜をＯ2 ガスでＲＩＥエッチン
グした後、Ｓｉ3 Ｎ4 膜をＣＦ4 ガスでＲＩＥエッチン
グする。次いで、ＮＨ4 ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏでフォ
トレジストと反射防止膜を除去した後、残ったＳｉ3 Ｎ
4 膜をマスクとしてシリコン基板の表面を異方性エッチ
ングしてのこぎり歯状のＶ溝２を形成する。
【０００６】しかしながら、上記のようにホログラフィ
ックフォトリソグラフィ法による２００ｎｍののこぎり
歯状のＶ溝２を形成するグラフォエピタキシャル成長
は、Ｓｉの異方性エッチングであるために、Ｖ溝の形状
が限定され、表面テクスチャの形状制御が困難で、光の
波長に起因するフォトプロセス上の限界により、テクス
チャの微細化に限界（＞２００ｎｍ）があり、また非常
に複雑な工程を必要とするため、化合物半導体基板の低
コストが図れない。
ックフォトリソグラフィ法による２００ｎｍののこぎり
歯状のＶ溝２を形成するグラフォエピタキシャル成長
は、Ｓｉの異方性エッチングであるために、Ｖ溝の形状
が限定され、表面テクスチャの形状制御が困難で、光の
波長に起因するフォトプロセス上の限界により、テクス
チャの微細化に限界（＞２００ｎｍ）があり、また非常
に複雑な工程を必要とするため、化合物半導体基板の低
コストが図れない。
【０００７】本発明は、このような従来技術の問題点に
鑑みてなされたものであり、反射防止膜の蒸着や特殊な
フォトリソグラフィが必要で工程が煩雑であるという従
来技術の問題点を解消した化合物半導体基板の製造方法
を提供することを目的とする。
鑑みてなされたものであり、反射防止膜の蒸着や特殊な
フォトリソグラフィが必要で工程が煩雑であるという従
来技術の問題点を解消した化合物半導体基板の製造方法
を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る化合物半導体基板の製造方法では、
Ｓｉ基板上に５０ｎｍ〜５００ｎｍの等方性表面テクス
チャを形成する工程と、このＳｉ基板上にIII −Ｖ族化
合物半導体バッファ層を成長する工程と、このバッファ
層上に化合物半導体層を成長する工程と、この化合物半
導体層上にさらに複数の化合物半導体層を成長する工程
を含むことを特徴とする。
に、請求項１に係る化合物半導体基板の製造方法では、
Ｓｉ基板上に５０ｎｍ〜５００ｎｍの等方性表面テクス
チャを形成する工程と、このＳｉ基板上にIII −Ｖ族化
合物半導体バッファ層を成長する工程と、このバッファ
層上に化合物半導体層を成長する工程と、この化合物半
導体層上にさらに複数の化合物半導体層を成長する工程
を含むことを特徴とする。
【０００９】また、請求項２に係る化合物半導体基板の
製造方法では、Ｓｉ基板上に５０ｎｍ〜５００ｎｍの等
方性表面テクスチャを形成する工程と、このＳｉ基板上
にIII −Ｖ族化合物半導体バッファ層を成長する工程
と、このバッファ層上に化合物半導体層を成長する工程
と、この化合物半導体層を鏡面研磨する工程と、この鏡
面研磨された化合物半導体層上にさらに第二の化合物半
導体層を成長する工程を含むことを特徴とする。
製造方法では、Ｓｉ基板上に５０ｎｍ〜５００ｎｍの等
方性表面テクスチャを形成する工程と、このＳｉ基板上
にIII −Ｖ族化合物半導体バッファ層を成長する工程
と、このバッファ層上に化合物半導体層を成長する工程
と、この化合物半導体層を鏡面研磨する工程と、この鏡
面研磨された化合物半導体層上にさらに第二の化合物半
導体層を成長する工程を含むことを特徴とする。
【００１０】
【作用】請求項１に係る発明では、ＲＩＥ法により、Ｓ
ｉ基板の（１００）面に短時間で均一な形状に制御され
た表面テクスチャを形成した後、ＭＢＥ法あるいはＭＯ
ＣＶＤ法により、通常の２段階成長法を用いて、化合物
半導体から成るバッファ層をグラフォエピタキシャル成
長させて熱処理を行った後に、目的の化合物半導体層を
形成することにより、転位密度が１×１０4 個ｃｍ-2程
度の良好な目的の化合物半導体層を得るものである。
ｉ基板の（１００）面に短時間で均一な形状に制御され
た表面テクスチャを形成した後、ＭＢＥ法あるいはＭＯ
ＣＶＤ法により、通常の２段階成長法を用いて、化合物
半導体から成るバッファ層をグラフォエピタキシャル成
長させて熱処理を行った後に、目的の化合物半導体層を
形成することにより、転位密度が１×１０4 個ｃｍ-2程
度の良好な目的の化合物半導体層を得るものである。
【００１１】また、請求項２に係る発明では、目的の化
合物半導体層の最表面を鏡面研磨した後、単数あるいは
複数の化合物半導体層を形成することによって、表面粗
さを低減する。
合物半導体層の最表面を鏡面研磨した後、単数あるいは
複数の化合物半導体層を形成することによって、表面粗
さを低減する。
【００１２】
【発明の実施の形態】以下、各請求項に係る発明の実施
形態を添付図面に基づいて説明する。請求項１に係る化
合物半導体基板の製造方法では、図１（ａ）（ｂ）に示
すように、Ｓｉ基板１の（１００）面上にＲＩＥ法によ
り表面テクスチャ１０を設け、そのＳｉ基板１上にＧａ
Ａｓ層２〜４を有機金属化合物（例えばトリメチルガリ
ウム（以下、ＴＭＧと略す））とアルシンを用いる気相
成長法（例えばＭＯＣＶＤ法）によりエピタキシャル成
長させる場合について説明する。
形態を添付図面に基づいて説明する。請求項１に係る化
合物半導体基板の製造方法では、図１（ａ）（ｂ）に示
すように、Ｓｉ基板１の（１００）面上にＲＩＥ法によ
り表面テクスチャ１０を設け、そのＳｉ基板１上にＧａ
Ａｓ層２〜４を有機金属化合物（例えばトリメチルガリ
ウム（以下、ＴＭＧと略す））とアルシンを用いる気相
成長法（例えばＭＯＣＶＤ法）によりエピタキシャル成
長させる場合について説明する。
【００１３】先ず、Ｓｉ基板１を洗浄後、弗酸（ＨＦ）
に浸すことにより表面自然酸化膜を除去する。そして、
水洗し、リンサードライヤにより乾燥した後、直ちにこ
の基板をＲＩＥ装置にセットする。
に浸すことにより表面自然酸化膜を除去する。そして、
水洗し、リンサードライヤにより乾燥した後、直ちにこ
の基板をＲＩＥ装置にセットする。
【００１４】本発明では、Ｓｉ基板１上に微細な表面テ
クスチャをSolar Energy Materialsand Solar Cells 4
3,237(1977) に報告されているようなＲＩＥ法により形
成する。ＲＩＥのエッチングガスとして、Ａｒ、Ｃ
Ｆ4 、Ｃｌ2 、Ｎ2 Ｏ、Ｏ2 などを用いる。例えば、図
２（ａ）（ｂ）のように、Ｃｌ2 の流量は１〜１００ｓ
ｃｃｍとして、Ｓｉ基板１上に高さ５０〜５００ｎｍの
ピラミッド型あるいは柱状の表面テクスチャ１０を形成
する。表面テクスチャ１０の形状は、Ｃｌ2 の流量およ
びエッチング時間により制御できる。
クスチャをSolar Energy Materialsand Solar Cells 4
3,237(1977) に報告されているようなＲＩＥ法により形
成する。ＲＩＥのエッチングガスとして、Ａｒ、Ｃ
Ｆ4 、Ｃｌ2 、Ｎ2 Ｏ、Ｏ2 などを用いる。例えば、図
２（ａ）（ｂ）のように、Ｃｌ2 の流量は１〜１００ｓ
ｃｃｍとして、Ｓｉ基板１上に高さ５０〜５００ｎｍの
ピラミッド型あるいは柱状の表面テクスチャ１０を形成
する。表面テクスチャ１０の形状は、Ｃｌ2 の流量およ
びエッチング時間により制御できる。
【００１５】このようにして、Ｓｉ基板１上に表面テク
スチャ１０を形成した後、このＳｉ基板１をＭＯＣＶＤ
装置にセットする。
スチャ１０を形成した後、このＳｉ基板１をＭＯＣＶＤ
装置にセットする。
【００１６】そして、図１および図４のように、最初
に、工程１として、水素とアルシンガスを流しながら、
８５０℃、１０分で表面テクスチャ１０を形成したＳｉ
基板１の熱処理を行い、表面の自然酸化膜を除去する。
次に、工程２として、３５０〜４００℃で水素やアルシ
ンガスを流しながらＴＭＧを加え、アモルファスの第１
バッファ層２を１０〜３０ｎｍ成長させる。次に、工程
３として、水素やアルシンガスを流しながら５５０〜７
５０℃まで昇温することにより、第１バッファ層を結晶
化させ、さらにＴＭＧを加えて第２バッファ層３を１〜
３μｍ成長させる。さらに必要に応じて、転位密度を低
減させるために工程４のように、水素やアルシンガスを
流しながら３５０℃と７５０℃の４回の熱サイクルアニ
ールにより第１バッファ層２および第２バッファ層３を
熱処理する。そして、工程５として、さらに結晶性のよ
い目的とするＧａＡｓ層４を１〜３μｍ成長する。この
ようにして、転位密度が１０4 ｃｍ-2程度の目的とする
ＧａＡｓ層４をＳｉ基板上に成長させることができる。
に、工程１として、水素とアルシンガスを流しながら、
８５０℃、１０分で表面テクスチャ１０を形成したＳｉ
基板１の熱処理を行い、表面の自然酸化膜を除去する。
次に、工程２として、３５０〜４００℃で水素やアルシ
ンガスを流しながらＴＭＧを加え、アモルファスの第１
バッファ層２を１０〜３０ｎｍ成長させる。次に、工程
３として、水素やアルシンガスを流しながら５５０〜７
５０℃まで昇温することにより、第１バッファ層を結晶
化させ、さらにＴＭＧを加えて第２バッファ層３を１〜
３μｍ成長させる。さらに必要に応じて、転位密度を低
減させるために工程４のように、水素やアルシンガスを
流しながら３５０℃と７５０℃の４回の熱サイクルアニ
ールにより第１バッファ層２および第２バッファ層３を
熱処理する。そして、工程５として、さらに結晶性のよ
い目的とするＧａＡｓ層４を１〜３μｍ成長する。この
ようにして、転位密度が１０4 ｃｍ-2程度の目的とする
ＧａＡｓ層４をＳｉ基板上に成長させることができる。
【００１７】表面テクスチャ１０の高さは、１００〜３
００ｎｍの範囲が最適であり、目的とするＧａＡｓ層４
中の転位密度は１×１０4 個ｃｍ-2程度にできる。
００ｎｍの範囲が最適であり、目的とするＧａＡｓ層４
中の転位密度は１×１０4 個ｃｍ-2程度にできる。
【００１８】表面テクスチャ１０の高さの範囲を５０〜
５００ｎｍとしたが、この範囲以外では、グラフォエピ
タキシャル成長せずに通常のへテロエピタキシャル成長
になり、転位密度の低減が図れない。
５００ｎｍとしたが、この範囲以外では、グラフォエピ
タキシャル成長せずに通常のへテロエピタキシャル成長
になり、転位密度の低減が図れない。
【００１９】次に、請求項２に係る化合物半導体基板の
製造方法を説明する。なお、Ｓｉ基板上に高さが５０〜
５００ｎｍの等方性表面テクスチャを形成する工程、Ｓ
ｉ基板上にIII −Ｖ族化合物半導体バッファ層を成長す
る工程、およびバッファ層上に化合物半導体層を成長す
る工程は、請求項１に係る化合物半導体基板の製造方法
と同様である。
製造方法を説明する。なお、Ｓｉ基板上に高さが５０〜
５００ｎｍの等方性表面テクスチャを形成する工程、Ｓ
ｉ基板上にIII −Ｖ族化合物半導体バッファ層を成長す
る工程、およびバッファ層上に化合物半導体層を成長す
る工程は、請求項１に係る化合物半導体基板の製造方法
と同様である。
【００２０】請求項２に係る化合物半導体基板の製造方
法では、図４に示すように、バッファ層２、３上に化合
物半導体層４を１〜３μｍ成長した後に、この化合物半
導体層４を０．５〜１μｍ鏡面研磨する。この研磨は例
えば砥粒としてコロイダルシリカを用いてポリウレタン
のクロス上で研磨する。研磨圧力は２００ｇ／ｃｍ2、
ｐＨ１０程度のアルカリ液に調整した研磨砥粒を供給し
ながら化学機械研磨を行なう。
法では、図４に示すように、バッファ層２、３上に化合
物半導体層４を１〜３μｍ成長した後に、この化合物半
導体層４を０．５〜１μｍ鏡面研磨する。この研磨は例
えば砥粒としてコロイダルシリカを用いてポリウレタン
のクロス上で研磨する。研磨圧力は２００ｇ／ｃｍ2、
ｐＨ１０程度のアルカリ液に調整した研磨砥粒を供給し
ながら化学機械研磨を行なう。
【００２１】鏡面研磨された化合物半導体層４上に、さ
らに目的とする第二の化合物半導体層５を成長する。こ
の場合は、ホモエピタキシャル成長となり、転位密度が
低減することはない。
らに目的とする第二の化合物半導体層５を成長する。こ
の場合は、ホモエピタキシャル成長となり、転位密度が
低減することはない。
【００２２】
【発明の効果】以上のように、請求項１に係る化合物半
導体基板の製造方法によれば、Ｓｉ基板上に高さが５０
〜５００ｎｍの等方性表面テクスチャを形成する工程
と、このＳｉ基板上にIII −Ｖ族化合物半導体バッファ
層を成長する工程と、このバッファ層上に化合物半導体
層を成長する工程と、この化合物半導体層上にさらに複
数の化合物半導体層を成長する工程を有することから、
Ｓｉ基板上に転位密度１×１０4 個ｃｍ-2程度の化合物
半導体を成長できる利点があり、低コストで大面積のＳ
ｉ基板上に化合物半導体を形成できるため、高周波半導
体装置、発光装置および高効率太陽電池の低コスト化を
図ることができる。
導体基板の製造方法によれば、Ｓｉ基板上に高さが５０
〜５００ｎｍの等方性表面テクスチャを形成する工程
と、このＳｉ基板上にIII −Ｖ族化合物半導体バッファ
層を成長する工程と、このバッファ層上に化合物半導体
層を成長する工程と、この化合物半導体層上にさらに複
数の化合物半導体層を成長する工程を有することから、
Ｓｉ基板上に転位密度１×１０4 個ｃｍ-2程度の化合物
半導体を成長できる利点があり、低コストで大面積のＳ
ｉ基板上に化合物半導体を形成できるため、高周波半導
体装置、発光装置および高効率太陽電池の低コスト化を
図ることができる。
【００２３】また、請求項２に係る化合物半導体基板の
製造方法によれば、Ｓｉ基板上に高さが５０〜５００ｎ
ｍの等方性表面テクスチャを形成する工程と、このＳｉ
基板上にIII −Ｖ族化合物半導体バッファ層を成長する
工程と、このバッファ層上に化合物半導体層を成長する
工程と、この化合物半導体層を鏡面研磨する工程と、こ
の鏡面研磨された化合物半導体層上にさらに第二の化合
物半導体層を成長する工程を有することから、結晶欠陥
密度を１×１０4 個ｃｍ-2程度まで低減するとともに、
表面粗さの標準偏差が１３．０ｍｍまで低減した化合物
半導体のデバイス層を形成できる。
製造方法によれば、Ｓｉ基板上に高さが５０〜５００ｎ
ｍの等方性表面テクスチャを形成する工程と、このＳｉ
基板上にIII −Ｖ族化合物半導体バッファ層を成長する
工程と、このバッファ層上に化合物半導体層を成長する
工程と、この化合物半導体層を鏡面研磨する工程と、こ
の鏡面研磨された化合物半導体層上にさらに第二の化合
物半導体層を成長する工程を有することから、結晶欠陥
密度を１×１０4 個ｃｍ-2程度まで低減するとともに、
表面粗さの標準偏差が１３．０ｍｍまで低減した化合物
半導体のデバイス層を形成できる。
【図１】請求項１に係る化合物半導体基板の製造方法を
示す図である。
示す図である。
【図２】請求項１に係る化合物半導体基板の製造に用い
られるシリコン基板を示す図である。
られるシリコン基板を示す図である。
【図３】請求項１に係る化合物半導体基板の製造工程と
基板温度を示す図である。
基板温度を示す図である。
【図４】請求項２に係る化合物半導体基板の製造方法を
示す図である。
示す図である。
【図５】従来の化合物半導体基板の製造方法を示す図で
ある。
ある。
１‥‥‥Ｓｉ基板（１００）、２‥‥‥第１バッファ
層、３‥‥‥第２バッファ層、４‥‥‥化合物半導体
層、５‥‥‥第二の化合物半導体層
層、３‥‥‥第２バッファ層、４‥‥‥化合物半導体
層、５‥‥‥第二の化合物半導体層
Claims (2)
- 【請求項１】 Ｓｉ基板上に高さが５０〜５００ｎｍの
等方性表面テクスチャを形成する工程と、このＳｉ基板
上にIII −Ｖ族化合物半導体バッファ層を成長する工程
と、このバッファ層上に化合物半導体層を成長する工程
と、この化合物半導体層上にさらに複数の化合物半導体
層を成長する工程を含むことを特徴とする化合物半導体
基板の製造方法。 - 【請求項２】 Ｓｉ基板上に高さが５０〜５００ｎｍの
等方性表面テクスチャを形成する工程と、このＳｉ基板
上にIII −Ｖ族化合物半導体バッファ層を成長する工程
と、このバッファ層上に化合物半導体層を成長する工程
と、この化合物半導体層を鏡面研磨する工程と、この鏡
面研磨された化合物半導体層上にさらに第二の化合物半
導体層を成長する工程を含むことを特徴とする化合物半
導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33812498A JP3667124B2 (ja) | 1998-11-27 | 1998-11-27 | 化合物半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33812498A JP3667124B2 (ja) | 1998-11-27 | 1998-11-27 | 化合物半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000164514A true JP2000164514A (ja) | 2000-06-16 |
| JP3667124B2 JP3667124B2 (ja) | 2005-07-06 |
Family
ID=18315148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33812498A Expired - Fee Related JP3667124B2 (ja) | 1998-11-27 | 1998-11-27 | 化合物半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3667124B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026387A (ja) * | 2000-07-03 | 2002-01-25 | Nobuhiko Sawaki | 半導体素子およびその製造方法 |
| JP2006344911A (ja) * | 2005-06-10 | 2006-12-21 | Sumitomo Electric Ind Ltd | 化合物半導体基板、エピタキシャル基板、化合物半導体基板の製造方法及びエピタキシャル基板の製造方法 |
| WO2010038460A1 (ja) * | 2008-10-02 | 2010-04-08 | 住友化学株式会社 | 半導体基板、電子デバイス、および半導体基板の製造方法 |
| JP2010182769A (ja) * | 2009-02-04 | 2010-08-19 | Fuji Electric Systems Co Ltd | 薄膜形成方法 |
| JP2012064951A (ja) * | 2011-10-05 | 2012-03-29 | Sumitomo Electric Ind Ltd | 化合物半導体基板、エピタキシャル基板、化合物半導体基板の製造方法及びエピタキシャル基板の製造方法 |
| WO2015115266A1 (ja) * | 2014-01-28 | 2015-08-06 | シャープ株式会社 | 窒化物半導体素子 |
-
1998
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026387A (ja) * | 2000-07-03 | 2002-01-25 | Nobuhiko Sawaki | 半導体素子およびその製造方法 |
| JP4651161B2 (ja) * | 2000-07-03 | 2011-03-16 | 宣彦 澤木 | 半導体素子およびその製造方法 |
| JP2006344911A (ja) * | 2005-06-10 | 2006-12-21 | Sumitomo Electric Ind Ltd | 化合物半導体基板、エピタキシャル基板、化合物半導体基板の製造方法及びエピタキシャル基板の製造方法 |
| WO2010038460A1 (ja) * | 2008-10-02 | 2010-04-08 | 住友化学株式会社 | 半導体基板、電子デバイス、および半導体基板の製造方法 |
| JP2010182769A (ja) * | 2009-02-04 | 2010-08-19 | Fuji Electric Systems Co Ltd | 薄膜形成方法 |
| JP2012064951A (ja) * | 2011-10-05 | 2012-03-29 | Sumitomo Electric Ind Ltd | 化合物半導体基板、エピタキシャル基板、化合物半導体基板の製造方法及びエピタキシャル基板の製造方法 |
| WO2015115266A1 (ja) * | 2014-01-28 | 2015-08-06 | シャープ株式会社 | 窒化物半導体素子 |
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