JP2000164514A - 化合物半導体基板の製造方法 - Google Patents
化合物半導体基板の製造方法Info
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Abstract
フィが必要で工程が煩雑であるという問題があった。 【解決手段】 Si基板上に高さが50〜500nmの
等方性表面テクスチャを形成し、このSi基板上にIII
−V族化合物半導体バッファ層を成長し、このバッファ
層上に化合物半導体層を成長し、この化合物半導体層上
にさらに複数の化合物半導体層を成長する。
Description
0)面上にガリウム砒素(GaAs)、アルミニウムガ
リウム砒素(AlGaAs)、インジウムガリウム砒素
(InGaAs)、窒化ガリウム(GaN)および窒化
インジウムガリウム(InGaN)などの化合物半導体
層を形成する化合物半導体基板の製造方法に関する。
AsやInPなどの化合物半導体基板は、機械的に脆
く、取り扱いが難しい。また、良質で大面積の結晶基板
が得られにくいなどの問題がある。この問題を解決する
ため、安価で、大面積で、高強度のSi基板上にGaA
sなどの化合物半導体を結晶成長させる方法が提案され
ている。
の化合物半導体を結晶成長させる際に結晶欠陥密度が1
×109 個cm-2以上になるなど問題が生じる。この問
題は、SiとGaAsなどの化合物半導体との間の格子
定数差および熱膨張係数差に起因している。このような
SiとGaAsなどの化合物半導体との格子定数差およ
び熱膨張係数差による応力および結晶欠陥を吸収するた
めに、低温成長中間層を挿入するいわゆる2段階成長法
やそれを改良した成長法として熱サイクルアニール法お
よび超格子法などにより結晶欠陥密度を1×106 個c
m-2程度まで低減させることができる。しかしながら、
1×106 個cm-2程度の結晶欠陥密度では、キャリヤ
寿命の低下により、半導体装置の特性に悪影響を与え
る。
度を1×104 個cm-2程度まで低減させる方法とし
て、図5(a)(b)に示すように、Si基板1上にホ
ログラフィックフォトリソグラフィにより形成した20
0nm間隔ののこぎり歯状のグレーティング2を形成
し、その基板1上にGaAs膜3を2段階成長法により
エピタキシャル成長させる方法が報告されている(App
l. Phys. Lett. 59,2418(991))。
パターン3を形成するためのフォトリソグラフィは、S
i基板1上にパターンとしてSi3 N4 膜(不図示)を
形成して反射防止膜(不図示)とフォトレジスト膜(不
図示)を形成し、このフォトレジスト膜を200nmピ
ッチに露光してパターニングした後に、このフォトレジ
ストパターンを利用して、SiOx 膜を40°斜め蒸着
する。次いで、反射防止膜をO2 ガスでRIEエッチン
グした後、Si3 N4 膜をCF4 ガスでRIEエッチン
グする。次いで、NH4 OH:H2 O2 :H2 Oでフォ
トレジストと反射防止膜を除去した後、残ったSi3 N
4 膜をマスクとしてシリコン基板の表面を異方性エッチ
ングしてのこぎり歯状のV溝2を形成する。
ックフォトリソグラフィ法による200nmののこぎり
歯状のV溝2を形成するグラフォエピタキシャル成長
は、Siの異方性エッチングであるために、V溝の形状
が限定され、表面テクスチャの形状制御が困難で、光の
波長に起因するフォトプロセス上の限界により、テクス
チャの微細化に限界(>200nm)があり、また非常
に複雑な工程を必要とするため、化合物半導体基板の低
コストが図れない。
鑑みてなされたものであり、反射防止膜の蒸着や特殊な
フォトリソグラフィが必要で工程が煩雑であるという従
来技術の問題点を解消した化合物半導体基板の製造方法
を提供することを目的とする。
に、請求項1に係る化合物半導体基板の製造方法では、
Si基板上に50nm〜500nmの等方性表面テクス
チャを形成する工程と、このSi基板上にIII −V族化
合物半導体バッファ層を成長する工程と、このバッファ
層上に化合物半導体層を成長する工程と、この化合物半
導体層上にさらに複数の化合物半導体層を成長する工程
を含むことを特徴とする。
製造方法では、Si基板上に50nm〜500nmの等
方性表面テクスチャを形成する工程と、このSi基板上
にIII −V族化合物半導体バッファ層を成長する工程
と、このバッファ層上に化合物半導体層を成長する工程
と、この化合物半導体層を鏡面研磨する工程と、この鏡
面研磨された化合物半導体層上にさらに第二の化合物半
導体層を成長する工程を含むことを特徴とする。
i基板の(100)面に短時間で均一な形状に制御され
た表面テクスチャを形成した後、MBE法あるいはMO
CVD法により、通常の2段階成長法を用いて、化合物
半導体から成るバッファ層をグラフォエピタキシャル成
長させて熱処理を行った後に、目的の化合物半導体層を
形成することにより、転位密度が1×104 個cm-2程
度の良好な目的の化合物半導体層を得るものである。
合物半導体層の最表面を鏡面研磨した後、単数あるいは
複数の化合物半導体層を形成することによって、表面粗
さを低減する。
形態を添付図面に基づいて説明する。請求項1に係る化
合物半導体基板の製造方法では、図1(a)(b)に示
すように、Si基板1の(100)面上にRIE法によ
り表面テクスチャ10を設け、そのSi基板1上にGa
As層2〜4を有機金属化合物(例えばトリメチルガリ
ウム(以下、TMGと略す))とアルシンを用いる気相
成長法(例えばMOCVD法)によりエピタキシャル成
長させる場合について説明する。
に浸すことにより表面自然酸化膜を除去する。そして、
水洗し、リンサードライヤにより乾燥した後、直ちにこ
の基板をRIE装置にセットする。
クスチャをSolar Energy Materialsand Solar Cells 4
3,237(1977) に報告されているようなRIE法により形
成する。RIEのエッチングガスとして、Ar、C
F4 、Cl2 、N2 O、O2 などを用いる。例えば、図
2(a)(b)のように、Cl2 の流量は1〜100s
ccmとして、Si基板1上に高さ50〜500nmの
ピラミッド型あるいは柱状の表面テクスチャ10を形成
する。表面テクスチャ10の形状は、Cl2 の流量およ
びエッチング時間により制御できる。
スチャ10を形成した後、このSi基板1をMOCVD
装置にセットする。
に、工程1として、水素とアルシンガスを流しながら、
850℃、10分で表面テクスチャ10を形成したSi
基板1の熱処理を行い、表面の自然酸化膜を除去する。
次に、工程2として、350〜400℃で水素やアルシ
ンガスを流しながらTMGを加え、アモルファスの第1
バッファ層2を10〜30nm成長させる。次に、工程
3として、水素やアルシンガスを流しながら550〜7
50℃まで昇温することにより、第1バッファ層を結晶
化させ、さらにTMGを加えて第2バッファ層3を1〜
3μm成長させる。さらに必要に応じて、転位密度を低
減させるために工程4のように、水素やアルシンガスを
流しながら350℃と750℃の4回の熱サイクルアニ
ールにより第1バッファ層2および第2バッファ層3を
熱処理する。そして、工程5として、さらに結晶性のよ
い目的とするGaAs層4を1〜3μm成長する。この
ようにして、転位密度が104 cm-2程度の目的とする
GaAs層4をSi基板上に成長させることができる。
00nmの範囲が最適であり、目的とするGaAs層4
中の転位密度は1×104 個cm-2程度にできる。
500nmとしたが、この範囲以外では、グラフォエピ
タキシャル成長せずに通常のへテロエピタキシャル成長
になり、転位密度の低減が図れない。
製造方法を説明する。なお、Si基板上に高さが50〜
500nmの等方性表面テクスチャを形成する工程、S
i基板上にIII −V族化合物半導体バッファ層を成長す
る工程、およびバッファ層上に化合物半導体層を成長す
る工程は、請求項1に係る化合物半導体基板の製造方法
と同様である。
法では、図4に示すように、バッファ層2、3上に化合
物半導体層4を1〜3μm成長した後に、この化合物半
導体層4を0.5〜1μm鏡面研磨する。この研磨は例
えば砥粒としてコロイダルシリカを用いてポリウレタン
のクロス上で研磨する。研磨圧力は200g/cm2、
pH10程度のアルカリ液に調整した研磨砥粒を供給し
ながら化学機械研磨を行なう。
らに目的とする第二の化合物半導体層5を成長する。こ
の場合は、ホモエピタキシャル成長となり、転位密度が
低減することはない。
導体基板の製造方法によれば、Si基板上に高さが50
〜500nmの等方性表面テクスチャを形成する工程
と、このSi基板上にIII −V族化合物半導体バッファ
層を成長する工程と、このバッファ層上に化合物半導体
層を成長する工程と、この化合物半導体層上にさらに複
数の化合物半導体層を成長する工程を有することから、
Si基板上に転位密度1×104 個cm-2程度の化合物
半導体を成長できる利点があり、低コストで大面積のS
i基板上に化合物半導体を形成できるため、高周波半導
体装置、発光装置および高効率太陽電池の低コスト化を
図ることができる。
製造方法によれば、Si基板上に高さが50〜500n
mの等方性表面テクスチャを形成する工程と、このSi
基板上にIII −V族化合物半導体バッファ層を成長する
工程と、このバッファ層上に化合物半導体層を成長する
工程と、この化合物半導体層を鏡面研磨する工程と、こ
の鏡面研磨された化合物半導体層上にさらに第二の化合
物半導体層を成長する工程を有することから、結晶欠陥
密度を1×104 個cm-2程度まで低減するとともに、
表面粗さの標準偏差が13.0mmまで低減した化合物
半導体のデバイス層を形成できる。
示す図である。
られるシリコン基板を示す図である。
基板温度を示す図である。
示す図である。
ある。
層、3‥‥‥第2バッファ層、4‥‥‥化合物半導体
層、5‥‥‥第二の化合物半導体層
Claims (2)
- 【請求項1】 Si基板上に高さが50〜500nmの
等方性表面テクスチャを形成する工程と、このSi基板
上にIII −V族化合物半導体バッファ層を成長する工程
と、このバッファ層上に化合物半導体層を成長する工程
と、この化合物半導体層上にさらに複数の化合物半導体
層を成長する工程を含むことを特徴とする化合物半導体
基板の製造方法。 - 【請求項2】 Si基板上に高さが50〜500nmの
等方性表面テクスチャを形成する工程と、このSi基板
上にIII −V族化合物半導体バッファ層を成長する工程
と、このバッファ層上に化合物半導体層を成長する工程
と、この化合物半導体層を鏡面研磨する工程と、この鏡
面研磨された化合物半導体層上にさらに第二の化合物半
導体層を成長する工程を含むことを特徴とする化合物半
導体基板の製造方法。
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JP33812498A JP3667124B2 (ja) | 1998-11-27 | 1998-11-27 | 化合物半導体基板の製造方法 |
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---|---|---|---|---|
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1998
- 1998-11-27 JP JP33812498A patent/JP3667124B2/ja not_active Expired - Fee Related
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