TWI609411B - 以選擇性磊晶生長出之第iii-v族材料為主之裝置 - Google Patents

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拉維 皮拉瑞斯提
威利 瑞奇曼第
羅伯特 喬
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Description

以選擇性磊晶生長出之第III-V族材料為主之裝置
如本文所述之實施態樣關於電子裝置製造之領域，且特別關於以第III-V族材料為主之裝置的製造。
選擇性區域磊晶術可被用於矽(Si)基材上形成第III-V族MOS裝置。選擇性區域磊晶術通常係指通過沉積在半導體基材上的圖案化介電遮罩而局部生長出磊晶層。然而，當第III-V族材料於Si基材上生長時，則產生缺陷。缺陷係由於第III-V族材料與Si之間的晶格失配，以及從Si材料移動至第III-V族材料的非極性至極性轉變。該等缺陷可降低載子(例如，電子、電洞或二者)在第III-V族材料中的遷移率。由於缺陷，使得用於互補式金屬氧化物半導體(〝CMOS〞)系統的以第III-V族材料為主之裝置、以鍺為主之裝置或以其他晶格失配材料為主之裝置整合在Si基材上有困難。
本發明提供以第III-V族材料為主之裝置，其包含：在矽基材上的第一以第III-V族材料為主之緩衝層；在第一以第III-V族材料為主之緩衝層上的第二以第III-V族材料為主之緩衝層，第二第III-V族材料包括鋁；及在第二以第III-V族材料為主之緩衝層上的以第III-V族材料為主之裝置通道層。
本發明亦提供以第III-V族材料為主之裝置，其包含：在矽基材上的第一以第III-V族材料為主之緩衝層；在第一以第III-V族材料為主之緩衝層上的第二以第III-V族材料為主之緩衝層，第二第III-V族材料包括AlAsSb；及在第二以第III-V族材料為主之緩衝層上的以第III-V族材料為主之裝置通道層，以第III-V族材料為主之裝置通道層包括InGaAs。
再者，本發明提供製造以第III-V族材料為主之裝置之方法，其包含：將第一以第III-V族材料為主之緩衝層沉積在矽基材上；將第二以第III-V族材料為主之緩衝層沉積在第一以第III-V族材料為主之緩衝層上，第二第III-V族材料包括鋁；及將以第III-V族材料為主之裝置通道層沉積在第二以第III-V族材料為主之緩衝層上。
100‧‧‧以第III-V族材料為主之電子裝置結構的截面圖
101‧‧‧基材
102‧‧‧絕緣層
103‧‧‧溝道
121‧‧‧深度
122‧‧‧寬度
200‧‧‧在第一緩衝層沉積在基材上之後的截面圖
104‧‧‧第一緩衝層
300‧‧‧在第二緩衝層沉積在第一緩衝層上之後的截面圖
105‧‧‧第二緩衝層
400‧‧‧在裝置層沉積在第二緩衝層上之後的截面圖
106‧‧‧裝置層
500‧‧‧在薄帽蓋層隨意地生長在裝置層上之後的截面圖
107‧‧‧帽蓋層
600‧‧‧在重摻雜層沉積在裝置層上方之後的截面圖
108‧‧‧重摻雜層
700‧‧‧在重摻雜源極/汲極層自裝置的閘極區域移除之後的截面圖
123‧‧‧閘極區域
800‧‧‧在形成裝置翼片之後的截面圖
109‧‧‧翼片
110‧‧‧第二緩衝層之一部分
111‧‧‧裝置層之一部分
112‧‧‧帽蓋層之一部分
113‧‧‧絕緣層
124‧‧‧頂表面
125‧‧‧側壁
126‧‧‧側壁
900‧‧‧在絕緣層沈積在與第一緩衝層之一部分的側壁相鄰的絕緣層上之後的截面圖
1000‧‧‧在閘極介電層及閘極電極層沉積在翼片上方之後的截面圖
114‧‧‧閘極介電層
115‧‧‧閘極電極層
127‧‧‧側壁
128‧‧‧側壁
130‧‧‧頂部
1100‧‧‧多層堆疊的透視圖
201‧‧‧基材
202‧‧‧絕緣層
203‧‧‧溝道
204‧‧‧第一緩衝層
205‧‧‧第二緩衝層
206‧‧‧裝置通道層
207‧‧‧帽蓋層
1200‧‧‧三閘極電晶體之一部分的透視圖
301‧‧‧基材
302‧‧‧絕緣層
303‧‧‧溝道
304‧‧‧第一緩衝層
305‧‧‧第二緩衝層
306‧‧‧第二緩衝層之一部分
307‧‧‧裝置通道層
308‧‧‧帽蓋層
309‧‧‧翼片
310‧‧‧閘極介電(層)
311‧‧‧閘極電極(層)
312‧‧‧源極/汲極電極
313‧‧‧翼片的裝置層部分
314‧‧‧通道區域
315‧‧‧側壁
316‧‧‧側壁
317‧‧‧翼片的頂表面
1300‧‧‧顯示載子之霍爾遷移率對InGaAs通道厚度的例示圖表
1301‧‧‧載子
1302‧‧‧通道厚度
1303‧‧‧資料
1400‧‧‧顯示有效電子質量(m0)對In含量(%)的例示圖表
1401‧‧‧有效電子質量
1402‧‧‧In含量
1403‧‧‧資料
1500‧‧‧顯示在InGaAs中之銦含量對晶格常數的例示圖表
1501‧‧‧在InGaAs中的銦含量
1502‧‧‧晶格常數
1503‧‧‧三閘極裝置
1504‧‧‧奈米線裝置
1505‧‧‧資料
1600‧‧‧計算裝置
1601‧‧‧處理器
1602‧‧‧板
1603‧‧‧攝相機
1604‧‧‧通訊晶片
1605‧‧‧通訊晶片
1606‧‧‧晶片組
1607‧‧‧DRAM
1608‧‧‧易失性記憶體(DRAM)
1609‧‧‧功率放大器(AMP)
1610‧‧‧非易失性記憶體(ROM)
1611‧‧‧觸控螢幕控制器
1612‧‧‧圖形處理器(圖形CPU)
1613‧‧‧全球定位系統(GPS)裝置
1614‧‧‧羅盤
1615‧‧‧喇叭
1616‧‧‧天線
1617‧‧‧觸控螢幕顯示器
1618‧‧‧電池
1701-1704‧‧‧導電能帶偏移
1801、1801’‧‧‧絕緣層
1802、1802’‧‧‧通道
1803、1803’‧‧‧緩衝層
1804、1804’‧‧‧緩衝層
1806、1806’‧‧‧三角形邊
1807、1807’‧‧‧三角形邊
1901‧‧‧絕緣層
1904‧‧‧含Sb化合物
1905‧‧‧基材
圖1顯示根據一個實施態樣之電子裝置結構的截面圖。
圖2為類似於圖1，在第一緩衝層根據一個實施態樣 沉積在基材上之後的截面圖。
圖3為類似於圖2，在第二緩衝層根據一個實施態樣沉積在第一緩衝層上之後的截面圖。
圖4為類似於圖3，在裝置層根據一個實施態樣沉積在第二緩衝層上之後的截面圖。
圖5為類似於圖4，在薄帽蓋層(cap layer)根據一個實施態樣隨意地生長在裝置層上之後的截面圖。
圖6為類似於圖5，在重摻雜層(heavily doped layer)根據一個實施態樣沉積在裝置層上方之後的截面圖。
圖7為類似於圖6，在重摻雜源極/汲極層根據一個實施態樣自裝置的閘極區域移除之後的截面圖。
圖8為類似於圖7，在根據一個實施態樣形成裝置翼片(fin)之後的截面圖。
圖9為類似於圖8，在絕緣層根據一個實施態樣沈積在與第一緩衝層之一部分的側壁相鄰的另一絕緣層上之後的截面圖。
圖10為類似於圖9，在閘極介電層及閘極電極層根據一個實施態樣沉積在翼片上方之後的截面圖。
圖11為如圖6中所描繪之根據一個實施態樣的多層堆疊的透視圖。
圖12為如圖10中所描繪之根據一個實施態樣的三閘極電晶體之一部分的透視圖。
圖13為顯示根據一個實施態樣的載子之霍爾遷移率 (Hall mobility)對InGaAs通道厚度的例示圖表。
圖14為顯示根據一個實施態樣的有效電子質量(m0)對In含量(%)的例示圖表。
圖15為顯示根據一個實施態樣在InGaAs中之銦含量對晶格常數的例示圖表。
圖16繪示依照一個實施態樣的計算裝置1600。
圖17包括在本發明之實施態樣中所使用的材料之能帶對準及晶格常數資訊。
圖18a和18b包括在本發明之兩個實施態樣中的以第III-V族材料為主之裝置的截面圖。
圖19包括在本發明之實施態樣中的第III-V族材料裝置之一部分的影像。
圖20包括在本發明之實施態樣中製造裝置之方法。
實施態樣的說明
在以下的說明中提出很多特定細節(諸如特定材料、元件尺寸等等)，以便提供對本文中所述之實施態樣中之一或多者完整的瞭解。然而，一般熟習本技術領域者明白可在沒有該等特定細節下實施如本文中所述之一或多個實施態樣。在其他的事例中，沒有很詳細說明半導體製造方法、技術、材料、設備等等，以避免不必要地混淆本發明內容。雖然特定的例示性實施態樣經說明且顯示於所附圖形中，但是應瞭解此等實施態樣僅為例證而非限制，且實 施態樣不受限於所示及所述之特定構造及排列，因為那些一般熟習本技術領域者可進行修改。在整個說明書中述及的〝一個實施態樣〞、〝另一實施態樣〞或〝實施態樣〞意指有關實施態樣所述之特別的特性、結構或特徵內含在至少一個實施態樣中。因此，在整個說明書的不同位置出現之用語(諸如〝一個實施態樣〞和〝實施態樣〞)不一定全部指相同的實施態樣。此外，特別的特性、結構或特徵可以任何適合的方式組合在一或多個實施態樣中。而且，本發明的態樣決不在於單一揭示之實施態樣的所有特性。因此，將詳細說明後的申請專利範圍特此明確地併入此詳細說明中，各個請求項本身代表單獨的實施態樣。雖然在本文中說明例示性實施態樣，但是那些熟習本技術領域者將承認該等例示性實施態樣可以如本文中所述之修改及變化予以實施。本發明內容因此被視作例證而非限制。
在本文中說明製造以選擇性磊晶生長出之第III-V族材料為主之裝置的方法及設備。將第一緩衝層沈積在基材上的絕緣層中之溝道內。將第二緩衝層沈積在第一緩衝層上。將裝置層沈積在第二緩衝層上。在實施態樣中，第二緩衝層具有匹配於裝置通道層的晶格參數之晶格參數。在實施態樣中，第二緩衝層可能改變晶格參數，甚至超過標的緩衝層的晶格參數(亦即可將第二緩衝層的晶格參數分級，且可包括小於、等於或大於裝置層及/或第一緩衝層的晶格參數之部分)，以快速消滅缺陷。在實施態樣中，第一緩衝層具有介於基材與裝置通道層的晶格參數之間的 晶格參數。第一緩衝層可具有實質上等於第二緩衝層的晶格參數及/或通道層的晶格參數之晶格參數。在實施態樣中，第一緩衝層、第二緩衝層及裝置層中之至少一者為以第III-V族材料為主之層，且基材為Si基材。在實施態樣中，將帽蓋層沉積在裝置層上。在實施態樣中，形成包含裝置層之翼片。在實施態樣中，將閘極介電質沈積在翼片上方，且源極及汲極區域係形成於翼片中。在實施態樣中，裝置層包括通道層。
在至少一些實施態樣中，多層堆疊包含在Si基材上的第一以第III-V族材料為主之緩衝層。第二以第III-V族材料為主之緩衝層係沈積在第一以第III-V族材料為主之緩衝層上。包含第二以第III-V族材料為主之緩衝層在第一以第III-V族材料為主之緩衝層上的多層堆疊係沈積在Si基材上的絕緣層中之溝道內。多層堆疊係使用選擇性磊晶術而使第III-V族材料得以整合在Si上。選擇性磊晶生長包含在Si基材上的絕緣層中之溝道內生長出多層堆疊。在基材上的絕緣層中之溝道具有深寬比(深度對寬度(D/W)，使得源自晶格失配生長的缺陷被捕捉在沈積於溝道中的緩衝層內(且很大程度排除通道或裝置層)。這關係到深寬比捕陷(ART)的形式。
選擇性地生長在基材與裝置層之間的緩衝層提供捕捉移位缺陷於底部緩衝層內之優點，由此減少擴展至裝置層的缺陷。如本文中所述之層堆疊組合提供容許在Si基材與第III-V族裝置層之間更大的晶格失配之優點，同時亦 由於能帶偏移而在通道與基材之間提供隔離。在實施態樣中，第III-V族裝置層為具有高銦(〝In〞)組成物(例如，至少53%)的InGaAs。如本文中所使用之〝53%〞為一般熟習關於第III-V族材料之技術領域者藉由其提到該等膜的常見方式。此命名法指出在InGaAs材料中存在的第III族元素之53%為In，及其餘元素(47%)為Ga。此命名法係按照更科學準確的方式解釋，使得可提到的〝53%〞組成物為In26.5Ga23.5As50。
如本文中所述之包含多個緩衝層的層堆疊之實施態樣容許在Si基材與第III-V族裝置通道層之間的晶格失配。可利用在本文中所述之異質整合(hetero-integrated)辦法達成各種裝置架構(例如，三閘極裝置、奈米線、奈米帶及類似者)。
圖1顯示根據一個實施態樣的以第III-V族材料為主之電子裝置結構的截面圖100。溝道103係形成於絕緣層102中，以暴露基材101。
在一個實施態樣中，基材101包括半導體材料(例如，單晶Si、鍺(〝Ge〞)、矽鍺(〝SiGe〞)、以第III-V族材料為主之材料(例如，砷化鎵(〝GaAs〞))或其任何組合)。在一個實施態樣中，結構100包括用於積體電路之金屬化互連層。在至少一些實施態樣中，結構100包括電子裝置(例如，電晶體、記憶體、電容器、電阻器、光電裝置、開關及任何其他主動和被動電子裝置，其係以電絕緣層分開，諸如層間介電層、溝道絕緣層或一般熟習電子 裝置製造技術領域者已知的任何其他絕緣層)。在至少一些實施態樣中，結構100(或在結構100之上的層中)包括經配置以連接金屬化層之互連線(例如，導孔(vias))。
在實施態樣中，基材101為半導體疊於絕緣體式(SOI)基材，其包括下主體基材、中間絕緣層及單晶頂層。單晶頂層可包含上文列示之任何材料(例如，Si)。
絕緣層102可為任何適合於絕緣相鄰裝置且防止漏電流的材料。在一個實施態樣中，電絕緣層102為氧化物層(例如，二氧化矽)或任何其他的電絕緣層。在一個實施態樣中，絕緣層102包含層間介電質(ILD)，諸如二氧化矽。在一個實施態樣中，絕緣層102可包括聚醯亞胺、環氧樹脂、光可界定材料(例如，苯並環丁烯(BCB))、WPR-系列材料及/或旋塗玻璃。在一個實施態樣中，絕緣層102為低介電係數(低-k)ILD層。低-k通常係指具有介電常數(介電係數k)低於二氧化矽的介電係數之介電質。
在一個實施態樣中，絕緣層102為淺溝道隔離(STI)層，其提供使基材101上的翼片彼此隔離的場隔離區。在一個實施態樣中，層102的厚度係在500埃(Å)至10,000埃的大約範圍內。絕緣層102可使用一般熟習本技術領域者已知的技術中之任一者毯覆式沉積，諸如但不限於化學蒸氣沈積(CVD)和物理蒸氣沈積(PVD)。
在實施態樣中，絕緣層102係使用一般熟習本技術領域者已知的圖案化和蝕刻技術中之一者圖案化且蝕刻，以形成溝道，諸如溝道103。溝渠103具有深度D 121及寬 度W 122。在一些實施態樣中，溝道103的深寬比(D/W)決定通過該溝道沈積之緩衝層的厚度。在一些實施態樣中，溝道的D/W比愈高，則緩衝層愈厚。在實施態樣中，通過溝道沈積在基材上的緩衝層具有足夠的厚度，使得大部分源自於晶格失配的缺陷被補陷於該等緩衝層內且阻止擴展至緩衝層上所形成的裝置層中。在實施態樣中，溝道的深寬比(D/W)為至少1.5，且更尤其為至少3。其他的實施態樣包括更高的深寬比，諸如10：1或20：1或甚至更高，以提供更好的電晶體性能。在實施態樣中，溝道的寬度係由電子裝置的寬度來決定。電子裝置可為例如三閘極裝置、以奈米線為主之裝置、以奈米帶為主之裝置或任何其他電子裝置。例如，三閘極電晶體的溝道103寬度可為從約5nm至約80nm。例如，奈米管裝置或奈米線裝置的溝道103寬度可為從約5nm至約80nm。在實施態樣中，溝道的深度比溝道的寬度大至少三倍。例如，三閘極電晶體的溝道103深度可為從約250nm至約600nm，且更尤其為從約300nm至約400nm。
在絕緣層102中的溝道103可具有正方形、矩形、圓形、橢圓形或任何其他形狀，以暴露下層基材101。在至少一些實施態樣中，溝道的寬度為從約20nm至約300nm。在至少一些實施態樣中，溝道的深度為從約60nm至約600nm。
圖2為類似於圖1，在第一緩衝層根據一個實施態樣沉積在基材上之後的截面圖200。第一緩衝層104係通過 溝道103選擇性地沈積在基材101的暴露部分上。在實施態樣中，緩衝層104具有介於基材101與在其上形成之裝置層的晶格參數之間的晶格參數。晶格常數通常為晶格參數，其典型係指晶格中的單元晶胞之間的距離。晶格參數為不同材料之間的結構相容性之量度。在另一實施態樣中，緩衝層104的晶格常數通常等於後來最終於其上形成之通道層的晶格常數。
選擇緩衝層104的材料，使得第一緩衝層104的晶格常數(〝LC1〞)係介於Si的晶格常數(〝LCsi〞)與裝置通道層的晶格常數(〝LCdc〞)之間。在另一實施態樣中，選擇緩衝層104的材料，使得第一緩衝層104的晶格常數通常等於裝置通道層的晶格常數。在實施態樣中，基材101為Si基材，且緩衝層104包含第III-V族材料。第III-V族材料通常係指包含週期表的至少一個第III族元素(例如，鋁(〝Al〞)、鎵(〝Ga〞)及/或銦(〝In〞))及週期表的至少一個第V族元素(例如，氮(〝N〞)、磷(〝P〞)、砷(〝As〞)及/或銻(〝Sb〞))之化合物半導體材料。在實施態樣中，緩衝層104為InP、GaAs、InAlAs、GaAsSb、另一第III-V族材料或其任何組合。在實施態樣中，第一緩衝層104的晶格常數係使得比率R=(LC1-LCsi)/LCsi為從約4%至約8%。
在實施態樣中，第一緩衝層104的厚度為至少約5nm，且更尤其為至少約50nm。
在實施態樣中，緩衝層104係使用選擇性區域磊晶術 通過溝道103沉積在基材101的暴露部分上。如圖2中所示，磊晶緩衝層104係通過溝道103局部生長在半導體基材101的暴露部分上。磊晶緩衝層104可使用一般熟習電子裝置製造技術領域者已知的磊晶技術中之一者(例如，CVD、金屬有機化學蒸氣沈積(〝MOCVD〞)、原子層沉積(〝ALD〞)或一般熟習電子裝置製造技術領域者已知的其他磊晶生長技術)通過溝道103選擇性地沉積在基材101的暴露部分上。在實施態樣中，InP之第一磊晶緩衝層係藉由MOCVD技術在從約300℃至約450℃，且更尤其為約375℃之溫度下通過溝道103沉積在基材101的暴露部分上。在另一實施態樣中，層104包括GaAs49Sb51。在另一實施態樣中，層104包括GaAs36Sb64。在另一實施態樣中，層104包括GaAs。
圖3為類似於圖2，在第二緩衝層根據一個實施態樣沉積在第一緩衝層上之後的截面圖300。第二緩衝層105係通過溝道103選擇性地沉積在緩衝層104上。在實施態樣中，第二緩衝層105包含第III-V族材料。在實施態樣中，第二緩衝層105為砷化銦鋁(〝InxAl1-xAs〞)、砷銻化銦鎵(〝InxGa1-xAsSb〞)、與另一第III-V族材料組合之AsSb、AlAsSb、AlAs54Sb46、AlAs42Sb58、AlAsxSb1-x、另一第III-V族材料或其任何組合。在實施態樣中，第二緩衝層105係沉積在另一第III-V族材料的第一緩衝層104上。在實施態樣中，第二以第III-V族材料為主之緩衝層105具有匹配於以第III-V族材料為主之裝置通道層 的晶格參數之晶格參數。在實施態樣中，第二以第III-V族材料為主之緩衝層105具有匹配於具有高銦含量的第III-V族材料之裝置層(例如，其中In佔第III族原子中之至少53%)(例如，InxAl1-xAs、InxGa1-xAs，其中x為至少0.53)的晶格參數之晶格參數。在實施態樣中，第二緩衝層105具有匹配於具有至少70%原子分率之銦含量的第III-V族材料之裝置層(例如，InxAl1-xAs、InxGa1-xAs，其中x為至少0.7)的晶格參數之晶格參數。
在實施態樣中，裝置通道層為砷化銦鎵(〝InGaAs〞)，且緩衝層105為InxAl1-xAs、InxGa1-xAsSb、AlAs54Sb46、AlAs42Sb58、AlAsxSb1-x或其任何組合。在實施態樣中，與第一緩衝層具有底部界面及與裝置通道層具有頂部界面的第二緩衝材料的選擇使得第二緩衝層的晶格常數匹配於通道層的晶格常數。在實施態樣中，第二緩衝層105的厚度為至少約200nm。
在實施態樣中，緩衝層105係使用選擇性區域磊晶術通過溝道103沉積在緩衝層104上。如圖2中所示，磊晶緩衝層105係通過溝道103局部生長在第一緩衝層104上。磊晶緩衝層105可使用一般熟習電子裝置製造技術領域者已知的磊晶技術中之一者(例如，CVD、MOCVD、ALD或一般熟習電子裝置製造技術領域者已知的其他磊晶生長技術)通過溝道103選擇性地沉積在第一緩衝層104上。在實施態樣中，第二磊晶緩衝層係藉由MOCVD技術在從約425℃至約650℃，且更尤其為從約520℃至約580 ℃之溫度下通過溝道103沉積在第一緩衝層104上。在實施態樣中，可使用金屬有機蒸氣相磊晶術(MOVPE)在從約425℃至約650℃，且更尤其為從約520℃至約580℃之溫度下沉積第二磊晶層。
圖4為類似於圖3，在裝置層根據一個實施態樣沉積在第二緩衝層上之後的截面圖400。裝置層106係通過溝道103選擇性地沉積在第二緩衝層105上。在實施態樣中，裝置層106包含裝置通道層。第二緩衝層105具有匹配於裝置層106的晶格參數之晶格參數。在實施態樣中，第一緩衝層104具有匹配於裝置層106的晶格參數之晶格參數。在實施態樣中，裝置層106包含具有高銦含量的第III-V族材料，例如InGaAs及/或InGaAsSb(例如，銦佔第III族原子中之至少53%(例如，InxGa1-xAs、InxGa1-xAsSb，其中x為至少0.53))。在實施態樣中，第二緩衝層105包含含有至少70%之銦(第III族原子之原子比)的InGaAs及/或InGaAsSb(例如，InxGa1-xAs、InxGa1-xAsSb，其中x為至少0.7)。
在實施態樣中，裝置通道層106為InGaAs，且第二緩衝層105為InAlAs、InGaAsSb、AlAsSb、GaAsSb或其任何組合。在實施態樣中，第二緩衝層之第III-V族材料的晶格常數匹配於裝置層106之第III-V族材料的晶格常數，如上文所述。裝置層106的厚度係由裝置設計來決定。在實施態樣中，裝置層106的厚度為從約1nm至約100nm。
在實施態樣中，裝置層106係使用選擇性區域磊晶術通過溝道103沉積在緩衝層105。如圖4中所示，裝置層106通過溝道103局部生長在緩衝層105上。磊晶裝置層106可使用一般熟習電子裝置製造技術領域者已知的磊晶技術中之一者(例如，CVD、MOCVD、ALD或一般熟習電子裝置製造技術領域者已知的其他磊晶生長技術)通過溝道103選擇性地沉積在緩衝層105上。在實施態樣中，InGaAs之裝置層係藉由MOCVD技術在從約400℃至約650℃，且更尤其為從約520℃至約580℃之溫度下通過溝道103沉積在緩衝層105上。
圖5為類似於圖4，在薄帽蓋層根據一個實施態樣隨意地生長在裝置層上之後的截面圖500。薄帽蓋層可選擇性地沉積在裝置層106上，作為具有高-k閘極介電質的界面(例如，TaSiOx)，以改進閘極的控制。薄帽蓋層107可通過溝道103選擇性地沉積在裝置層106上。在實施態樣中，帽蓋層107包含第III-V族材料。在實施態樣中，帽蓋層107為InP。在實施態樣中，帽蓋層107的厚度為從約0.5nm至約3nm。
在實施態樣中，帽蓋層107係使用選擇性區域磊晶術通過溝道103沉積在裝置層106上。如圖5中所示，帽蓋層107係通過溝道103局部生長在裝置層106上。帽蓋層107可使用CVD、MOCVD、ALD或一般熟習電子裝置製造技術領域者已知的其他磊晶生長技術通過溝道103選擇性地沉積在裝置層106上。
圖6為類似於圖5，在重摻雜層根據一個實施態樣沉積在裝置層上方之後的截面圖600。
在實施態樣中，重摻雜層108係沉積在裝置層上方，以提供用於電晶體裝置之源極(S)及汲極(D)。如圖6中所示，多層堆疊係選擇性地生長在溝道103內及基材101上。堆疊包含在帽蓋層107上的重摻雜層108，帽蓋層107係在裝置層106上，裝置層106係在第二緩衝層105上，第二緩衝層105係在第一緩衝層104上，第一緩衝層104係在基材101上。在實施態樣中，重摻雜源極/汲極層108於稍後的製程中自閘極區域移除且在電晶體製造期間留置在源極/汲極區域中。在實施態樣中，帽蓋層107係進一步沿著流程沉積(例如，在發生圖案化之後，僅顯露裝置的閘極部分)。在實施態樣中，重摻雜層108係進一步沿著流程沉積(例如，在發生圖案化之後，僅顯露裝置的源極及汲極部分)。
在實施態樣中，重摻雜源極/汲極層108包含第III-V族材料。在實施態樣中，重摻雜層108具有濃度介於1×1019與1×1021個原子/立方公分之間的摻雜物且包含類似於裝置層107之第III-V族材料的第III-V族材料。在實施態樣中，源極/汲極層108的厚度係由裝置設計來決定。在實施態樣中，源極/汲極層108的厚度為從約10nm至約100nm。在更特定的實施態樣中，源極/汲極層108的厚度為約40nm。在實施態樣中，源極/汲極層108係使用選擇性區域磊晶術通過溝道103沉積在帽蓋層107上。 源極/汲極層108可使用CVD、MOCVD、ALD或一般熟習電子裝置製造技術領域者已知的其他磊晶生長技術通過溝道103選擇性地沉積在帽蓋層107上。在實施態樣中，重摻雜層108係在形成三閘極翼片之後直接沉積在通道材料上。
圖11為如圖6中所描繪之根據一個實施態樣的多層堆疊的透視圖1100。多層堆疊包含在基材201上的絕緣層202中所形成之溝道內的第一緩衝層204。第二緩衝層205係沉積在第一緩衝層204上及裝置通道層206係沉積在第二緩衝層上。第二緩衝層205具有匹配於裝置通道層206的晶格參數之晶格參數。第一緩衝層204具有介於基材201與裝置通道層206的晶格參數之間的晶格參數，如上文所述。在實施態樣中，第一緩衝層可具有與第二緩衝層相同的晶格常數。在實施態樣中，第一緩衝層可具有與通道層相同的晶格常數。在實施態樣中，第一緩衝層可具有與通道層及第二緩衝層相同的晶格常數。在實施態樣中，層205的晶格常數可沿著溝道203的高度改變，以橋接第一緩衝層204與裝置通道層206之間的晶格常數δ/差異。
在實施態樣中，第一緩衝層204、第二緩衝層205及裝置通道層206之各者為以第III-V族材料為主之層，且基材201為Si基材，如上文所述。帽蓋層207係隨意地沉積在裝置通道層206上，如上文所述。在實施態樣中，第一緩衝層204、第二緩衝層205、裝置通道層206及帽 蓋層207之各者係藉由CVD沉積。
通常當晶格失配膜合併在一起時，則形成缺陷。該等缺陷一旦形成，則以一角度擴展至晶格。多層堆疊的實施態樣包含在基材201上的絕緣層202中之溝道203內的第一緩衝層204、在第一緩衝層204上的第二緩衝層205及在第二緩衝層205上的裝置通道層206，其中第二緩衝層205具有匹配於裝置通道層206的晶格參數之晶格參數，且其中第一緩衝層204具有介於基材201與裝置通道層206的晶格參數之間的晶格參數(或等於第二緩衝層及/或通道層的晶格常數)，該實施態樣使缺陷終止界面得以完全移動至實際的裝置通道層206之下，使得裝置性能不受影響。
圖7為類似於圖6，在重摻雜源極/汲極層根據一個實施態樣自裝置的閘極區域123移除之後的截面圖700。重摻雜源極/汲極層108完整地留置在裝置層106的源極/汲極區域上(未顯示)。
圖8為類似於圖7，在根據一個實施態樣形成裝置翼片之後的截面圖800。如圖8中所示，裝置翼片109包含在裝置層之一部分111上的隨意的帽蓋層之一部分112，該裝置層之一部分111係在第二緩衝層之一部分110上。在其他的實施態樣中，可將層105的某些部分、沒有任何部分或很大部分蝕刻。如圖8中所示，翼片109具有頂表面124及對立側壁125和126。在實施態樣中，翼片109的形成包含將圖案化硬遮罩沈積在帽蓋層107上且接著使絕緣層102向下凹陷至一深度，該深度係由一般熟習電子 裝置製造技術領域者已知的裝置設計來決定。在一個實施態樣中，絕緣層102係藉由選擇性蝕刻技術而向下凹陷，同時翼片109保持不變。例如，絕緣層102可使用一般熟習電子裝置製造技術領域者已知的選擇性蝕刻技術而向下凹陷，諸如但不限於以對基材101上的翼片具有相當高選擇性之化學進行濕式蝕刻及/或乾式蝕刻。此意指化學主要蝕刻絕緣層102而非基材101的翼片。在一個實施態樣中，絕緣層102對翼片之蝕刻比為至少10：1。
如圖8中所示，自翼片109移除圖案化硬遮罩。圖案化硬遮罩層可藉由如一般熟習電子裝置製造技術領域者已知的拋光法(例如，CMP)而自翼片109的頂部移除。如圖8中所示，絕緣層102向下凹陷至預定深度，其界定相對於絕緣層102的頂表面之裝置翼片109的高度。翼片109的高度及寬度通常按設計選擇來決定。在實施態樣中，翼片109的高度為從約10nm至約100nm及翼片109的寬度為從約5nm至約20nm。在實施態樣中，原溝道尺寸支配翼片尺寸(例如，翼片的寬度)。
圖9為類似於圖8，在絕緣層113根據一個實施態樣沈積在與第一緩衝層110之一部分的側壁相鄰的絕緣層102上之後的截面圖900。在實施態樣中，絕緣層113可為任何適合於絕緣相鄰的裝置且阻止自翼片漏電之材料。在一個實施態樣中，電絕緣層113為氧化物層(例如，二氧化矽或由設計決定的任何其他電絕緣層)。在一個實施態樣中，絕緣層113為STI層，以提供使基材101上的翼片彼此隔離的場隔離區。在一個實施態樣中，絕緣層113 片彼此隔離的場隔離區。在一個實施態樣中，絕緣層113的厚度對應於由翼片裝置設計所決定的第二緩衝層110之一部份的厚度。在實施態樣中，絕緣層113的厚度係在1nm至約30nm的大約範圍內。絕緣層113可使用一般熟習電子裝置製造技術領域者已知的技術中之任一者毯覆式沉積，諸如但不限於CVD、PVP及類似者。
圖10為類似於圖9之裝置1000的截面圖，根據一個實施態樣在閘極介電層及閘極電極層沉積在翼片上方之後。閘極介電層114係形成於半導體翼片109上及周圍三面。如圖10中所示，閘極介電層114係形成於翼片109之頂表面124上或與其相鄰，或側壁125上或與其相鄰，及側壁126上或與其相鄰。閘極介電層114可為任何熟知的閘極介電層。
在一個實施態樣中，閘極介電層114為具有介電常數大於二氧化矽的介電常數之高-k介電材料。在一個實施態樣中，電絕緣層114包含高-k介電材料，諸如金屬氧化物介電質。例如，閘極介電層114可為(非限制)氧化鉭矽(TaSiOx)、五氧化物(Ta2O5)、氧化鈦(TiO2)、氧化鋯(ZrO2)、氧化鉿(HfO2)、氧化鑭(La2O4)、鈦酸鉛鋯(PZT)及/或其他的高-k介電材料或其組合。在實施態樣中，閘極介電層114為二氧化矽(SiO2)、氧氮化矽(SiOxNy)或氮化矽(Si3N4)介電層。在實施態樣中，閘極介電層114的厚度係在介於約1nm至約20nm之大約範圍內，更尤其為介於約5nm至約10nm之間。
如圖10中所示，閘極電極層115係沉積在翼片109上的閘極介電層114上。閘極電極115係形成於閘極介電層114上及周圍，如圖10中所示。閘極電極115係形成於半導體翼片109的側壁125上之閘極介電層114上或與其相鄰，形成於半導體翼片109的頂表面124上之閘極介電層114上，及形成於半導體翼片109的側壁126上之閘極介電層114上或與其相鄰。
如圖10中所示，閘極電極115具有頂部130及一對以界定翼片裝置的通道長度之距離分開的橫向對立側壁，諸如側壁127和側壁128。閘極電極115可由任何適合的閘極電極材料形成。在實施態樣中，閘極電極115為金屬閘極電極，諸如但不限於鎢、鉭、鈦及彼等的氮化物，及釕、銠和鉑。應理解閘極電極115不必然為單一材料且可為薄膜的複合堆疊，諸如但不限於多晶Si/金屬電極或金屬/多晶Si電極。在實施態樣中，閘極電極115包含摻雜至濃度密度介於1×1019個原子/立方公分至1×1020個原子/立方公分之間的多晶Si。
圖12為如圖10中所描繪之根據一個實施態樣的三閘極電晶體之一部分的透視圖1200。如圖12中所示，三閘極電晶體包括在基材301上與翼片309相鄰的電絕緣層302。在一個實施態樣中，三閘極電晶體與一或多個金屬化層(未顯示)耦接。一或多個金屬化層可藉由介電材料(例如，ILD(未顯示))與相鄰的金屬化層分開。相鄰的金屬化層可藉由導孔(未顯示)以電互連。
如圖12中所示，翼片309係自絕緣層302的頂表面突出。翼片309包含在以第III-V族材料為主之裝置通道層307上隨意的以第III-V族材料為主之帽蓋層308，該裝置通道層307係在以第III-V族材料為主之第二緩衝層305之一部分306上，該第二緩衝層305係在以第III-V族材料為主之第一緩衝層304上。閘極電極311係形成於閘極介電層310上及其周圍。
包含在以第III-V族材料為主之裝置通道層307上隨意的以第III-V族材料為主之帽蓋層308(例如，在使用帽蓋層的一些實施態樣中，帽蓋層308可纏繞三閘極翼片的頂部及兩個側壁)的翼片309(該裝置通道層307係在以第III-V族材料為主之第二緩衝層305之一部分306上，該第二緩衝層305係在以第III-V族材料為主之第一緩衝層304上)提供容許在基材301與裝置通道層307之間的晶格失配，使得缺陷可捕捉在緩衝層304及/或305的厚度內，其中第二緩衝層具有匹配於裝置通道層的晶格參數之晶格參數，且其中第一緩衝層具有介於基材與裝置層的晶格參數之間的晶格參數(或等於第二緩衝層及/或等於通道層)。
如圖12中所示，翼片309具有一對以界定半導體翼片寬度的距離分開之對立側壁。在一個實施態樣中，翼片寬度係在從約5nm至約50nm的大約範圍內。在一個實施態樣中，翼片的長度大於寬度且由設計選擇來決定。在一個實施態樣中，翼片的長度為從約50nm至數百微米。 在實施態樣中，在絕緣層302的頂表面上之翼片高度係在從約5nm至約500nm的大約範圍內。
如圖12中所示，閘極電極311係沉積在翼片309上的閘極介電層310上。閘極電極311係形成於閘極介電層310上及其周圍。源極區域及汲極區域係形成於翼片309的裝置層部分313中的閘極電極311之對立面上。源極/汲極電極312中之一者係形成於閘極電極311之一面上的源極/汲極區域上，且源極/汲極電極中之另一者(未顯示)係形成於閘極電極311之對立面上的源極/汲極區域上，該形成係使用一般熟習電子裝置製造技術領域者已知的技術中之一者。
源極及汲極區域係構成相同的導電型，諸如N-型或P-型導電性。在實施態樣中，源極及汲極區域具有介於1×1019與1×1021個原子/立方公分之間的摻雜濃度。源極及汲極區域可構成均勻的濃度或可包括不同的濃度或摻雜輪廓之子區域，諸如尖端區域(例如，源極/汲極延伸)。在實施態樣中，源極及汲極區域具有相同的摻雜濃度及輪廓。在實施態樣中，源極及汲極區域的摻雜濃度及輪廓可改變以獲得特定的電特徵。位於源極區域與汲極區域之間的翼片309部分界定電晶體的通道區域314。
亦可將通道區域314界定為以閘極電極311所包圍的半導體翼片309範圍。然而，源極/汲極區域有時可經由例如擴散而略微延伸至閘極電極之下，以界定略微小於閘極電極長度(Lg)的通道區域。在實施態樣中，通道區域 314為本體或未經摻雜。在實施態樣中，通道區域314經摻雜至例如介於1×1016至1×1019個原子/立方公分之間的導電值。在實施態樣中，當通道區域經摻雜時，則通常摻雜成與源極/汲極區域對立的導電型。例如，當源極及汲極區域為N型導電性，則通道區域可經摻雜成P型導電性。同樣地，當源極及汲極區域為P型導電性時，則通道區域可為N型導電性。三閘極電晶體100可以此方式形成NMOS電晶體或PMOS電晶體。
通道區域(諸如通道區域314)可均勻地摻雜或可不均勻地摻雜或具有不同的濃度，以提供特定電及性能特徵。例如，若必要時，通道區域(諸如通道區域314)可包含熟知的光環區域(halo region)。如圖12中所示，三閘極電晶體具有在三面上包圍半導體翼片309的介電層310及閘極電極311，在翼片309上提供三個通道，一個通道延伸在翼片的一個側壁上(諸如側壁315)的源極與汲極區域之間，第二通道延伸在翼片的頂表面上(諸如表面317)的源極與汲極區域之間，及第三通道延伸在翼片的另一側壁上(諸如側壁316)的源極與汲極區域之間。然而，其他的實施態樣不受此限制且可包括本體通道。
在實施態樣中，電晶體1200的源極區域以電耦接至較高的金屬化層級(例如，金屬1、金屬2、金屬3等等)，以電互連陣列的各種電晶體成為功能電路。在一個實施態樣中，電晶體1200的汲極區域耦接至較高的金屬化層級(例如，金屬1、金屬2、金屬3等等)，以電互連 陣列的各種電晶體一起成為功能電路。在實施態樣中，可移除在源極/汲極層中或從未於其中形成的層帽蓋層308。
圖13為顯示根據一個實施態樣的載子(例如，電子、電洞)1301之霍爾遷移率對InGaAs通道厚度1302的例示圖表1300。具有高銦組成(例如，至少70%)之InGaAs材料(諸如In0.7Ga0.3As)具有高的載子遷移率，使得其成為用於第III-V族裝置之有吸引力的通道材料選擇。使用具有高銦組成(例如，至少70%)之InGaAs(諸如In0.7Ga0.3As)作為裝置通道層增加了裝置性能且增加了裝置增益。資料1303顯示霍爾遷移率在下降至5nm的薄裝置基體之約10,000cm2/(V．s)下維持高值。表面粗糙度對載子的遷移率沒有衝擊。
圖14為顯示根據一個實施態樣的有效電子質量(m0)1401對In含量(%)1402的例示圖表1400。資料1403表示m0隨著較高銦含量(%)而降低。參考圖12，為了增加在使用具有高銦含量(例如，70%)的InGaAs(例如，In0.7Ga0.3As)所製成之三閘極裝置中的翼片高度(〝Hsi〞)，在通道(例如，層307)與通道相鄰的緩衝層(例如，緩衝層305)之間的晶格失配在一些實施態樣中必須減至最低。若具有大的晶格失配，為了防止新的缺陷產生，則必須將In0.7Ga0.3As的厚度(及於是為HSi)限制成臨界層厚度。因此，在實施態樣中，與In0.7Ga0.3As裝置通道層相鄰的緩衝層具有實質上與In0.7Ga0.3As通道層相同(或接近)的晶格常數。裝置通道層(諸如裝置通道層307) 與緩衝層之下層部分(諸如第二緩衝層305之部分306)類似的晶格常數能使(1)三閘極HSi不受限制(亦即臨界層的限制因素縮減或消除)，(2)阻止在通道/相鄰的底部緩衝層界面上產生任何新的缺陷，及(3)能在裝置通道層(諸如裝置通道層307)之前完全捕捉在第二緩衝層與第一緩衝層之間(諸如緩衝層305與緩衝層303之間)的界面上所產生所有缺陷及在第一緩衝層與Si基材之間(諸如緩衝層303與溝道(例如，溝道303)內的基材301之間)的界面上所產生所有缺陷。
圖15為顯示根據一個實施態樣在InGaAs中之銦含量1501對晶格常數1502的例示圖表1500。如圖15中所示，在InGaAs裝置中越高的銦濃度能越容易達成環繞式閘極(gate all around，〝GAA〞)的Si架構。增加銦含量使InGaAs的晶格常數增加。如圖15中所示，三閘極裝置1503係由於臨界層厚度而使In0.7Ga0.3As需要新的緩衝層。奈米線裝置1504具有的厚度t小於臨界層的厚度tc(t<tc)。資料1505顯示在以第III-V族材料為主之第一緩衝層上的以第III-V族材料為主之第二緩衝層上製造以第III-V族材料為主之裝置通道層使裝置性能增加，其中第二緩衝層具有匹配於裝置通道層的晶格參數之晶格參數，且其中第一緩衝層具有介於基材與裝置層(例如，在緩衝裝置1503上的三閘極、在緩衝裝置1504上的奈米線)的晶格參數之間的晶格參數(或等於通道的晶格參數)。
如上文所指示，在大尺度Si基材上整合第III-V族材 料有困難。此難度成為阻止使用第III-V族材料及具有高性能邏輯之電晶體的關鍵問題之一。在傳統上提出緩衝方法，但是該等方法阻止在相同的晶片上使用多種材料。反而提出能使第III-V族材料得以選擇性地沉積在溝道內的ART。該等以ART為主之方法仍無法隔離通道且阻止翼片漏電流。
然而，如本文所示，各種實施態樣解決在此等ART溝道內之裝置隔離的問題。實施態樣係藉由延伸能帶工程及雜結構至ART溝道空間中來解決該等問題，同時解決與翼片架構中之邏輯實現相關的不同晶格常數及材料。
有許多解決在Si基材上使用第III-V族材料的習知方式。例如，該方法係使用均勻的通道材料(例如，InGaAs)填充溝道。然而，這受到通道材料的臨界層值的限制且亦可能無法阻止缺陷出現於通道內。另一習知的方法包括在Si基材與第III-V族材料通道之間使用GaAs種子層。然而，這可助於通道材料與基材隔離，但是無法提供匹配於通道的良好晶格常數(其可導致通道內的缺陷)。另一習知的方法包括使用InP種子層，當種子層未經摻雜時，則其無助於基材與通道之間的隔離。再者，InP種子層僅晶格匹配於特定的InGaAs通道組成物，且因此缺乏阻止晶格失配及通道內缺陷之通用性(其使裝置性能降級)。
相反地，如上文所示，許多實施態樣對各種方法及材料提供可撓性，該等方法及材料可組合以提供：(1)在通道與基材之間準確的裝置隔離(例如，以阻止自翼片的漏 電流)，及(2)對各種通道材料組成物適當的晶格常數匹配(例如，以隔離通道的缺陷)。而且，因為傳統的ART溝道不可能提供足以減少缺陷的(垂直)尺寸，所以在各種實施態樣中發現在緩衝層與通道之間增加的能帶偏移與常使用的晶格匹配之無缺陷辦法相比而提供額外的裝置隔離(以限制功率損失)。
更特定言之，實施態樣係利用在通道與緩衝層(位於通道與基材之間)之間大的能帶間隙(大的能帶偏移)。再者，緩衝層可為晶格匹配於第III-V族電晶體通道之阻擋層，以改進裝置隔離且減少子翼片漏電。可用於緩衝層及通道之材料具有多樣性且不限於任何一種組合。材料的選擇受到能帶間隙及晶格匹配考量的導向。
關於材料的選擇，各種實施態樣包括具有InAs和高In%之InGaAs的通道材料。該等實施態樣可將該等通道與包括諸如InP和InAlAs之材料的緩衝層/阻擋層耦接。例如，實施態樣可取決於對裝置要求之通道特定的晶格常數匹配而包括許多不同的底部阻擋層。
圖17顯示一系列材料。GaAs與Si基材具有4.1%之晶格失配及AlAs與Si基材具有4.2%之晶格失配。GaAs及AlAs二者具有小於InP的晶格常數。InP、In53Ga47As和AlAs56Sb44全部皆與Si基材具有8.1%之晶格失配。GaSb與Si基材具有12.2%之晶格失配及AlSb與Si基材具有13%之晶格失配，二者皆具有比InP更大的晶格失配。AlAs與In53Ga47As(其可能用作為通道)具有大的導電 能帶偏移(CBO)1703，且亦與In53Ga47As具有大的晶格失配(8.1%-4.2%=3.9%)，而因此可為較不理想的與通道直接接觸之緩衝層選擇(因為可產生進入通道內的缺陷)。對作為一實例的AlSb同樣如此，其可與In53Ga47As(其可能用作為通道)具有大的CBO 1704，且亦與In53Ga47As具有大的晶格失配(13%-8.1%=4.9%)，而因此可為較不理想的與通道直接接觸之緩衝層選擇。為了進一步例證此點，實施態樣可包括具有InP底部阻擋層的InGaAs通道。如圖17中所示，InP及In53Ga47As二者與Si基材相比而具有8.1%之晶格失配。雖然InP與In53Ga47As晶格匹配(其有利於減少缺陷的產生)，但是對裝置隔離可能不理想，由於InP與InGaAs之間低的導電能帶偏移1701。
因此，實施態樣係使用以AsSb為主之材料，諸如AlAs56Sb44，因為以AsSb為主之材料(a)與任何InGaAs組成物(包括所欲富含In之InGaAs組成物，諸如In70Ga30As)晶格匹配，考量到二者與Si基材具有8.1%之晶格失配。再者，以AsSb為主之材料(諸如AlAs56Sb44)(b)對InGaAs比對InP(偏移1701)或InAlAs具有更大(更好)的CBO 1702。這可對其中源極(s)及汲極(d)係經負摻雜之N載子裝置造成理想的匹配(在緩衝層與通道之間適當的晶格匹配及CBO平衡)。因此，可將以AsSb為主之材料(諸如AlAs56Sb44)用於圖12之緩衝層305及可將In70Ga30As用於通道307。
雖然許多可能的組合係在本發明的範圍內，但是實施 態樣包括具有In53Ga47As(圖18a)及In70Ga30As(圖18b)之通道1802，1802’，其位於在絕緣層1801，1801’內所形成的溝道內。溝道可具有呈三角形的部分(參見包括邊1806，1807及1806’，1807’的部分)。該兩個實例係以較低的晶格匹配之GaAsSb化合物緩衝層1804，1804’開始(亦即與通道晶格匹配)。含Al層停止或限制Si從基材擴散至通道層內。兩個實例接著轉換生長至晶格匹配之AlAsSb緩衝層1803(AlAs54Sb46)，1803’(AlAs42Sb58)(亦即與In53Ga47As及In70Ga30As通道1802，1802’晶格匹配)。圖18a和18b的實例使上緩衝層1803，1803’與通道1802，1802’之間的CBO達到最大，同時使緩衝層1803，1803’與含有53%(圖18a)及70%(圖18b)之銦的InGaAs通道1802，1802’之間的晶格常數匹配。以Al為主之材料緩衝層1803，1803’設置適當的阻擋層以阻止子翼片自通道1802，1802’漏電。
圖19顯示在絕緣層1901及Si基材1905內所形成於ART溝道內的含Sb化合物(例如，GaAsSb)1904。此影像顯示在已形成下緩衝層1904之後，但是在形成任何上緩衝層(例如，AlAsSb)或通道(例如，In53Ga47As和In70Ga30As)之前的製造方法之時刻。
實施態樣(諸如圖18a和18b的實施態樣)能夠整合新穎的第III-V族材料於Si基材上且能使裝置得以定標至更小的尺寸(例如，因為降低對高的ART溝道之要求)，同時維持性能(例如，藉由控制或限制自通道和翼片漏電 流)。
圖16例證依照一個實施態樣的計算裝置1600。計算裝置1600內部有板1602。板1602可包含許多組件，包括但不限於處理器1601及至少一個通訊晶片1604。處理器1601係經物理及電耦接至板1602。在一些實作中，至少一個通訊晶片亦經物理及電耦接至板1602。在其他的實作中，至少一個通訊晶片1604為處理器1601的部件。
取決於其應用而定，計算裝置1600可包括其他可經或可不經物理及電耦接至板1602的組件。該等其他組件包括但不限於記憶體，諸如易失性記憶體1608(例如，DRAM)、非易失性記憶體1610(例如，ROM)、快閃記憶體、圖形處理器1612、數位信號處理器(未顯示)、加密處理器(未顯示)、晶片組1606、天線1616、顯示器(例如，觸控螢幕顯示器1617)、顯示控制器(例如，觸控螢幕控制器1611)、電池1618、音訊編解碼器(未顯示)、視訊編解碼器(未顯示)、放大器(例如，功率放大器1609)、全球定位系統(GPS)裝置1613、羅盤1614、加速計(未顯示)、陀螺儀(未顯示)、喇叭1615、攝相機1603及大量儲存裝置(諸如硬碟機、光碟(CD)、數位多功能碟(DVD)等等)(未顯示)。
通訊晶片(例如，通訊晶片1604)能夠無線通訊以傳送資料進出計算裝置1600。術語〝無線〞及其衍生術語可被用於說明電路、裝置、系統、方法、技術、通訊通道等等，其可經由使用調變電磁輻射通過非固態介質通訊資 料。該術語不意味著相關裝置不含有任何線，雖然在一些實施態樣中可能沒有線。通訊晶片1604可以執行許多無線通訊標準或協定中之任一者，包含但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽及其衍生物，以及任何其他的無線通訊協定，其可經指定為3G、4G、5G及以上。計算裝置1600可包括複數個通訊晶片。例如，通訊晶片1604可專用於短距無線通訊，諸如Wi-Fi和藍芽；且通訊晶片1636可專用於長距無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他等等。
在至少一些實施態樣中，計算裝置1600的至少一些組件(例如，處理器1601、通訊晶片1604、圖形CPU 1612)包括多層堆疊，其包含在Si基材上的絕緣層中之溝道內的第一以第III-V族材料為主之緩衝層；在第一以第III-V族材料為主之緩衝層上的第二以第III-V族材料為主之緩衝層；及在第二緩衝層上的以第III-V族材料為主之裝置層，其中第二以第III-V族材料為主之緩衝層具有匹配於以第III-V族材料為主之裝置通道層的晶格參數之晶格參數，且其中第一以第III-V族材料為主之緩衝層具有介於Si基材與以第III-V族材料為主之裝置層的晶格參數之間的晶格參數(或等於接觸裝置層的緩衝層)，如本文所述。
計算裝置1600的至少一些組件(例如，處理器1601、圖形CPU 1612)的積體電路芯片包括一或多個使用如本文所述之方法製造的以第III-V族材料為主之裝置，諸如三閘極電晶體、奈米線及/或奈米帶。術語〝處理器〞可指任何處理來自暫存器及/或記憶體的電子資料之裝置或裝置的一部份，將該電子資料轉換成其他可儲存在暫存器及/或記憶體中的電子資料。
通訊晶片1604亦可包括多層堆疊，其包含在Si基材上的絕緣層中之溝道內的第一以第III-V族材料為主之緩衝層；在第一以第III-V族材料為主之緩衝層上的第二以第III-V族材料為主之緩衝層；及在第二緩衝層上的以第III-V族材料為主之裝置層，其中第二以第III-V族材料為主之緩衝層具有匹配於以第III-V族材料為主之裝置通道層的晶格參數之晶格參數，且其中第一以第III-V族材料為主之緩衝層具有介於Si基材與以第III-V族材料為主之裝置層的晶格參數之間的晶格參數(或等於裝置層或接觸裝置層的緩衝層)，其係根據本文所述之實施態樣。
在各種實作中，計算裝置1600可為膝上型電腦、小筆電、筆記型電腦、超極致筆電(ultrabook)、智慧手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、可穿戴式計算節點(例如，眼鏡、智慧型手錶)、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、攜帶式音樂播放器或數位視訊記錄器。在其他的實作中，計算裝置1600可為任何處理資料 的其他電子裝置。
圖20包括一種製造在本發明之實施態樣中的裝置之方法。該方法包括區塊2001(在基材上的絕緣層中形成溝道)、區塊2002(將第一以第III-V族材料為主之緩衝層沉積在Si基材上)、區塊2003(將第二以第III-V族材料為主之緩衝層沉積在第一以第III-V族材料為主之緩衝層上，第二第III-V族材料包括鋁)、及區塊2004(將以第III-V族材料為主之裝置通道層沉積在第二以第III-V族材料為主之緩衝層上)。
各種實施態樣包括半導電基材。此種基材可為晶圓部件的主體半導電材料。在實施態樣中，半導電基材為作為自晶圓單片化之晶片部件的主體半導電材料。在實施態樣中，半導電基材為形成於絕緣體上的半導電材料，諸如半導體疊於絕緣體式(SOI)基材。在實施態樣中，半導電基材為突出的結構，諸如在主體半導電材料上延伸的翼片。
以下的實施例有關於更多的實施態樣。
實施例1包括以第III-V族材料為主之裝置，其包含：在Si基材上的第一以第III-V族材料為主之緩衝層；在第一以第III-V族材料為主之緩衝層上的第二以第III-V族材料為主之緩衝層，第二第III-V族材料包括鋁；及在第二以第III-V族材料為主之緩衝層上的以第III-V族材料為主之裝置通道層。例如，第一緩衝層可為圖10的層104，第二緩衝層可為層105，及通道可為層111。藉由具有〝第一以第III-V族材料為主之緩衝層〞而使緩衝層包 括來自週期表的第III族及第V族之材料。在實施態樣中，最小的0.3eV之CBO出現在通道層(例如，層111)與直接在其下方的緩衝層(例如，層105)之間，緩衝層具有足以設立能帶間隙的厚度。然而，其他的實施態樣可具有0.4、0.5、0.6、0.7eV或更大的CBO。在實施態樣中，第一及第二緩衝層未經摻雜。在具有兩個緩衝層在通道之下的實施態樣中，上緩衝層可經摻雜(但是底部緩衝層不必然，雖然底部緩衝層在一些實施態樣中可經摻雜)。實施態樣包括0.3eV之CBO(在通道層與緊接在通道層之下的緩衝層之間)及直接在通道之下的經P-摻雜之上緩衝層。實施態樣係藉由增加CBO而減少必要的摻雜量(或藉由增加摻雜而降低CBO)。一些實施態樣係藉由具有大的CBO而使上緩衝層之摻雜減至0。在實施態樣中，〝Si基材〞可包括Si、SiGe(及其各種組成物)或包括Si的其他組成物。
雖然本文所述之許多實施態樣包括兩個緩衝層，但是其他的實施態樣不受此限制且可包括1、3、4、5、6、7、8或更多個在通道層之下的緩衝層。例如，單一摻雜之GaAsSb層在一些實施態樣中當作為唯一的緩衝層。其他的實施態樣可在製造裝置的各種步驟使其具有兩層以上(例如，包括高溫和低溫步驟，諸如與低溫GaAs相關的步驟、與高溫GaAs相關的步驟、與低溫InP相關的步驟、與高溫InP相關的步驟、與高溫InAlAs相關的步驟、與高溫InGaAs相關的步驟)。
在實施例2中，實施例1的標的可隨意地包括其中第二以第III-V族材料為主之緩衝層具有匹配於以第III-V族材料為主之裝置通道層的晶格參數之晶格參數。在實施例2的另一變化中，實施例1的標的可隨意地包括其中第二以第III-V族材料為主之緩衝層具有概括匹配(generally match)於以第III-V族材料為主之裝置通道層的晶格參數之晶格參數。藉由〝概括匹配〞或〝匹配〞使得匹配不必為100%完美，且可微量偏離，如那些一般熟習本技術領域者所瞭解(例如，晶格常數彼此必須足夠接近，所以在通道層沉積期間未產生大量的缺陷(如那些一般熟習本技術領域者使用典型的解析成像所見))。而且，雖然說晶格參數〝匹配〞，但是用於產生此匹配的材料可相同或可不同。例如，第二緩衝層及通道層可具有相等的晶格參數，但是可包括不同的材料，諸如AlAsSb及InGaAs。
在實施例3中，實施例1-2的標的可隨意地包括其中以第III-V族材料為主之裝置通道層包括InGaAs。例如，InGaAs可包括InxGa1-xAs、In53Ga47As、In70Ga39As及類似者。其他的實施態樣不受此限制且可包括例如InAs，但不包括Ga。InAs可與除了Ga以外的其他材料內含在通道層中。具有InGaAs通道層之實施態樣可包括各種In組成物，包括在50-80%之範圍內(例如，50、55、60、65、70、75、80%)的In組成物。
在實施例4中，實施例1-3的標的可隨意地包括其中第一以第III-V族材料為主之緩衝層具有等於以第III-V 族材料為主之裝置通道層的晶格參數。例如，第一緩衝層可包括InP，第二緩衝層可包括某些形式的AlAsSb，且通道可包括某些形式的InGaAs。InP及InGaAs可晶格匹配。
在實施例5中，實施例1-4的標的可隨意地包括其中第一以第III-V族材料為主之緩衝層具有介於Si基材與以第III-V族材料為主之裝置通道層的晶格參數之間的晶格參數。
在實施例6中，實施例1-5的標的可隨意地包括其中第一以第III-V族材料為主之緩衝層具有等於以第III-V族材料為主之裝置通道層的晶格參數。
在實施例7中，實施例1-6的標的可隨意地包括其中至少一部分的第一以第III-V族材料為主之緩衝層具有三角形截面輪廓。例如，在圖18a和18b中的1806、1807元件界定三角形輪廓的兩個部件。再者，圖1-12的實施態樣中之任一者可包括類似於圖18a和18b中所示之三角形截面輪廓的三角形截面輪廓。
在實施例8中，實施例1-7的標的可隨意地包括其中第二以第III-V族材料為主之緩衝層包括AlAsSb。例如，第二緩衝層可包括AlAsSb、AlAs54Sb46、AlAs42Sb58、AlAsxSb1-x。
在實施例9中，實施例1-8的標的可隨意地包括其中帽蓋層係沉積在以第III-V族材料為主之裝置通道層上。
在實施例10中，實施例1-9的標的可隨意地包括其 中第一和第二第III-V族材料及以第III-V族材料為主之裝置通道層全部皆內含在具有至少2：1之深寬比(深度對寬度)的溝道中，溝道係形成為絕緣層中。其他的實施態樣包括其他的深寬比，包括3：1、4：1、5：1、6：1及類似者。
在實施例11中，實施例1-10的標的可隨意地包括其中翼片係自以第III-V族材料為主之裝置通道層及第一和第二以第III-V族材料為主之緩衝層中之至少一者形成。例如，圖10顯示自第一和第二緩衝層中之至少一者形成的翼片。
在實施例13中，實施例1-12的標的可隨意地包括其中在以第III-V族材料為主之裝置通道層中的銦濃度為至少53%。
在實施例13的另一變化中，實施例1-12的標的可隨意地包括其中第一以第III-V族材料為主之緩衝層包括AsSb和第三材料，且第二以第III-V族材料為主之緩衝層包括AsSb和與第三材料不同的第四材料。例如，Al可被用於第二緩衝層中。例如，Ga可被用於第一緩衝層中。例如，Al可被用於第二緩衝層中及Ga可被用於第一緩衝層中。在第一和第二緩衝層中之一者或二者中使用的AsSb(及另一材料)與通道層提供CBO，以及與通道層的晶格匹配。例如，緩衝層中之任一者包括InxGa1-xAsSb。另一實施態樣可以InP或In53Ga47As內含在通道層中，GaAs49Sb51內含在第一緩衝層中，及AlAsSb內含在第二 緩衝層中。實施態樣可以InP或In53Ga47As內含在通道層中，GaAs49Sb51內含在第二緩衝層中，及AsSb和另一元件內含在第一緩衝層中。實施態樣可以In70Ga30As內含在通道層中，以GaAs36Sb64內含在第一緩衝層中，及AlAsSb內含在第二緩衝層。實施態樣可以In70Ga30As內含在通道層中，以GaAs36Sb64內含在第二緩衝層中，及以AsSb和另一元件內含在第一緩衝層中。其他的實施態樣係以AlGaAsSb內含在緩衝層中之一者中，及AsSb和另一元件內含在另一緩衝層中。
實施例14包括以第III-V族材料為主之裝置，其包含：在Si基材上的第一以第III-V族材料為主之緩衝層；在第一以第III-V族材料為主之緩衝層上的第二以第III-V族材料為主之緩衝層，第二第III-V族材料包括AlAsSb；及在第二以第III-V族材料為主之緩衝層上的以第III-V族材料為主之裝置通道層，以第III-V族材料為主之裝置通道層包括InGaAs。然而，在一些實施態樣中，上緩衝層未必需要或包括Al。例如，實施態樣可在通道層與上緩衝層之間包括0.3eV之CBO(雖然其他的實施態樣可在通道層與上緩衝層之間包括0.4、0.5、0.6，0.7、0.8eV或更大的CBO)。在此種情況下，可能不需要以Al對通道層提供所欲隔離。
在實施例15中，實施例14的標的可隨意地包括其中第二以第III-V族材料為主之緩衝層具有匹配於以第III-V族材料為主之裝置通道層的晶格參數之晶格參數且直接接 觸以第III-V族材料為主之裝置通道層。
在實施例16中，實施例14-15的標的可隨意地包括其中第一以第III-V族材料為主之緩衝層包括Ga且直接接觸第二以第III-V族材料為主之緩衝層。
在實施例17中，實施例14-16的標的可隨意地包括其中第二以第III-V族材料為主之緩衝層包括AlAsxSb1-x。
在實施例18中，實施例14-17的標的可隨意地包括其中第一和第二第III-V族材料內含在具有至少2：1之深寬比(深度對寬度)的溝道中。
實施例19包括半導體加工方法，其包含製造以第III-V族材料為主之裝置之方法，該方法包含：將第一以第III-V族材料為主之緩衝層沉積在矽基材上；將第二以第III-V族材料為主之緩衝層沉積在第一以第III-V族材料為主之緩衝層上，第二第III-V族材料包括鋁；及將以第III-V族材料為主之裝置通道層沉積在第二以第III-V族材料為主之緩衝層上。
在實施例20中，實施例19的標的可隨意地包括其中第二以第III-V族材料為主之緩衝層具有匹配於以第III-V族材料為主之裝置通道層的晶格參數之晶格參數。
在實施例21中，實施例19-20的標的可隨意地包括在基材上的絕緣層中形成溝道，且第一和第二以第III-V族材料為主之緩衝層內含在溝道中。
在實施例22中，實施例19-21的標的可隨意地包括其中第二以第III-V族材料為主之緩衝層包括AsSb，第一 以第III-V材料為主之緩衝層包括Ga，且以第III-V族材料為主之裝置通道層包括InGaAs。因此，不是所有的實施態樣皆需要Al於第二緩衝層中或InGaAs於通道層中。
本發明之實施態樣的前述說明係以繪示及說明呈示。不意欲詳盡或限制本發明於所揭示之精確形式。此說明及隨後的申請專利範圍包括僅以說明為目的而使用且不被解釋為限制的術語，諸如左、右、頂部、底部、之上、之下、上、下、第一、第二等等。例如，指定相對垂直位置的術語係指其中基材或積體電路的裝置面(或活性表面)為此基材的〝頂部〞表面之情況；基材實際上可在任何方位上，所以基材的〝頂部〞端可能低於標準的地球參考框架(terrestrial frame of reference)之〝底部〞端，且仍落在術語〝頂部〞的意義內。如本文中(包括在申請專利範圍中)所使用的術語〝在...上(on)〞不表示在第二層〝上〞的第一層係直接在第二層上且與第二層緊密接觸，除非經特別陳述；在第一層與在第一層上的第二層之間可能有第三層或其他結構。在本文中所述之裝置或物件的實施態樣可在許多地點及方位上製造、使用或運送。熟習相關技術領域者可理解按照上文教示使許多修改及變化是可行的。熟習所屬技術領域者將理解在圖中所示之各種組件的各種等效組合及取代。因此意欲使本發明的範圍不受限於此詳細說明，而是受到附於此之申請專利範圍的限制。
100‧‧‧以第III-V族材料為主之電子裝置結構的截面圖
101‧‧‧基材
102‧‧‧絕緣層
103‧‧‧溝道
121‧‧‧深度
122‧‧‧寬度

Claims (23)

  1. 一種以第III-V族材料為主之裝置，其包含：在矽基材上的第一以第III-V族材料為主之緩衝層；在該第一以第III-V族材料為主之緩衝層上的第二以第III-V族材料為主之緩衝層，該第二第III-V族材料包括鋁；及在該第二以第III-V族材料為主之緩衝層上的以第III-V族材料為主之裝置通道層。
  2. 根據申請專利範圍第1項之以第III-V族材料為主之裝置，其中該第二以第III-V族材料為主之緩衝層具有匹配於該以第III-V族材料為主之裝置通道層的晶格參數之晶格參數。
  3. 根據申請專利範圍第2項之以第III-V族材料為主之裝置，其中該以第III-V族材料為主之裝置通道層包括InGaAs。
  4. 根據申請專利範圍第3項之以第III-V族材料為主之裝置，其中該第一以第III-V族材料為主之緩衝層具有等於該以第III-V族材料為主之裝置通道層的晶格參數。
  5. 根據申請專利範圍第2項之以第III-V族材料為主之裝置，其中該第一以第III-V族材料為主之緩衝層具有介於該矽基材與該以第III-V族材料為主之裝置通道層的晶格參數之間的晶格參數。
  6. 根據申請專利範圍第2項之以第III-V族材料為主之裝置，其中該第一以第III-V族材料為主之緩衝層具有 等於該以第III-V族材料為主之裝置通道層的晶格參數。
  7. 根據申請專利範圍第2項之以第III-V族材料為主之裝置，其中至少一部分的該第一以第III-V族材料為主之緩衝層具有三角形截面輪廓。
  8. 根據申請專利範圍第2項之以第III-V族材料為主之裝置，其中該第二以第III-V族材料為主之緩衝層包括AlAsSb。
  9. 根據申請專利範圍第2項之以第III-V族材料為主之裝置，其中帽蓋層(cap layer)係沉積在該以第III-V族材料為主之裝置通道層上。
  10. 根據申請專利範圍第2項之以第III-V族材料為主之裝置，其中該第一和第二以第III-V族材料為主之緩衝層及該以第III-V族材料為主之裝置通道層全部皆內含在具有至少2：1之深寬比(aspect ratio)(深度對寬度)的溝道中，該溝道係形成於絕緣層中。
  11. 根據申請專利範圍第2項之以第III-V族材料為主之裝置，其中該翼片(fin)係自該以第III-V族材料為主之裝置通道層及該第一和第二以第III-V族材料為主之緩衝層中之至少一者形成。
  12. 根據申請專利範圍第2項之以第III-V族材料為主之裝置，其進一步包含與通道相鄰的以負摻雜之第III-V族材料為主之源極，其內含在該以第III-V族材料為主之通道裝置層中。
  13. 根據申請專利範圍第2項之以第III-V族材料為 主之裝置，其中在該以第III-V族材料為主之裝置通道層中的銦濃度為至少53%。
  14. 根據申請專利範圍第1項之以第III-V族材料為主之裝置，其中該第一以第III-V族材料為主之緩衝層包括AsSb和第三材料，且該第二以第III-V族材料為主之緩衝層包括AsSb和與第三材料不同的第四材料。
  15. 一種以第III-V族材料為主之裝置，其包含：在矽基材上的第一以第III-V族材料為主之緩衝層；在該第一以第III-V族材料為主之緩衝層上的第二以第III-V族材料為主之緩衝層，該第二第III-V族材料包括AlAsSb；及在該第二以第III-V族材料為主之緩衝層上的以第III-V族材料為主之裝置通道層，該以第III-V族材料為主之裝置通道層包括InGaAs。
  16. 根據申請專利範圍第15項之裝置，其中該第二以第III-V族材料為主之緩衝層具有匹配於該以第III-V族材料為主之裝置通道層的晶格參數之晶格參數且直接接觸該以第III-V族材料為主之裝置通道層。
  17. 根據申請專利範圍第16項之裝置，其中該第一以第III-V族材料為主之緩衝層包括GaAsSb且直接接觸該第二以第III-V族材料為主之緩衝層。
  18. 根據申請專利範圍第17項之裝置，其中該第二以第III-V族材料為主之緩衝層包括AlAsxSb1-x。
  19. 根據申請專利範圍第18項之裝置，其中該第一 和第二以第III-V族材料為主之緩衝層內含在具有至少2：1之深寬比(深度對寬度)的溝道中。
  20. 一種製造以第III-V族材料為主之裝置之方法，其包含：將第一以第III-V族材料為主之緩衝層沉積在矽基材上；將第二以第III-V族材料為主之緩衝層沉積在該第一以第III-V族材料為主之緩衝層上，該第二第III-V族材料包括鋁；及將以第III-V族材料為主之裝置通道層沉積在該第二以第III-V族材料為主之緩衝層上。
  21. 根據申請專利範圍第20項之方法，其中該第二以第III-V族材料為主之緩衝層具有匹配該以第III-V族材料為主之裝置通道層的晶格參數之晶格參數。
  22. 根據申請專利範圍第21項之方法，其進一步包含：在該基材上的絕緣層中形成溝道；及將該第一和第二以第III-V族材料為主之緩衝層內含在溝道中。
  23. 根據申請專利範圍第22項之方法，其中該第二以第III-V族材料為主之緩衝層包括AsSb，該第一以第III-V族材料為主之緩衝層包括Ga，且該以第III-V族材料為主之裝置通道層包括In。
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