CN109196652A - 具有用于改进的访问电阻的v形槽s/d轮廓的iii-v族finfet晶体管 - Google Patents

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T·加尼
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Abstract

一种装置，包括晶体管器件，所述晶体管器件包括主体，所述主体包括在源极区和漏极区之间的沟道区；以及在沟道区中的主体上的栅极叠层，其中，主体的源极区和漏极区中的至少一个包括相对侧壁之间的接触表面，并且接触表面包括轮廓，使得接触表面的高度尺寸在侧壁处大于侧壁之间的点处。一种方法，包括在电路衬底上形成晶体管器件主体，所述晶体管器件主体尺寸在源极区和漏极区之间限定沟道区；在源极区和漏极区中的至少一个中的主体中形成凹槽；以及在沟道区中的主体上形成栅极叠层。

Description

具有用于改进的访问电阻的V形槽S/D轮廓的III-V族FINFET 晶体管
技术领域
集成电路器件。
背景技术
在器件尺寸和表面密度(间距缩放)方面继续密封晶体管器件可以减小在源极和漏极中接触的面积。源极/漏极接触面积的减小可以导致访问电阻的增大，这会降低器件性能。先前降低访问电阻的尝试包括增加源极/漏极中的掺杂以及降低接触金属和半导体之间的势垒高度。
附图说明
图1示出了多栅极场效应晶体管器件的实施例的截面侧视图。
图2示出了通过直线2-2'的图1的结构的截面侧视图。
图3示出了通过直线3-3'的图1的结构的截面侧视图。
图4示出了在其中形成有牺牲鳍状物的衬底的透视侧视图。
图5示出了在衬底上沉积沟槽介电层之后的图4的结构。
图6示出了在去除牺牲鳍状物以形成受控尺寸和形状的沟槽之后的图4的结构。
图7示出了在沟槽中引入缓冲材料之后的图5的结构。
图8示出了在各个沟槽中去除一部分缓冲材料并将本征材料引入沟槽之后的图6的结构。
图9示出了在介电层215上方延伸的本征层的鳍状物部分上形成牺牲或伪栅极叠层之后的图7的结构。
图10示出了在鳍状物的沟道区域上形成栅极叠层之后的图9的结构。
图11示出了在指定用于结区域(源极和漏极)的区域中的鳍状物中形成凹槽以及形成到源极和漏极的触点之后的图10的结构。
图12呈现了该过程的流程图。
图13是实现一个或多个实施例的内插物。
图14示出了计算设备的实施例。
具体实施方式
说明了一种减小晶体管器件的源极和/或漏极处的接触电阻的影响的技术。该技术增加了与源极和/或漏极接触的表面积，而不必增加晶体管尺寸或间距。该技术实现了以超尺度尺寸和紧密间距在III-V族非平面晶体管(例如，finfet)上的集成。
图1示出了场效应晶体管(FET)器件(例如金属氧化物半导体场效应晶体管(MOSFET)器件、隧道场效应晶体管(TFET)器件或其他FET器件)的实施例的截面侧视图。图2示出了通过线2-2'的图1的结构。图3示出了通过线3-3'的图2的结构。在该实施例中，描述了非平面多栅极晶体管。应当理解，所描述的技术适用于其它晶体管，包括但不限于平面和环栅器件。
参考图1、图2和图3，器件100包括衬底110，衬底110例如是单晶硅衬底，例如体衬底或绝缘体上硅衬底。在该实施例中，设置在衬底110上的是缓冲层120。缓冲层120包含例如具有比衬底(例如，硅衬底110)的材料更大的晶格的材料。用于缓冲层的合适材料包括但不限于磷酸铟(InP)、锗(Ge)、砷化镓(GaAs)、磷化镓(GaP)、砷化镓锑(GaAsSb)、砷化铝铟(InAlAs)、铟铝锑(InAlSb)或镓锑(GaSb)。为了减小穿透位错密度，缓冲层120中的材料可以用例如下面的衬底(例如，硅)的材料渐变，以逐渐增加外延生长膜中的缓冲层的材料成分，使得在更接近衬底110处，缓冲层的材料浓度较小并且随远离衬底而增加。在另一个实施例中，缓冲层120中可以存在两种或更多种不同材料，例如在缓冲层底部的第一材料和在第一材料上的第二材料。
在图1-3的实施例中，设置在缓冲层120上的是本征层130。在一个实施例中，本征层130是用于特定晶体管器件的沟道材料。在一个实施例中，本征层130包括III-V族化合物材料。在一个实施例中，III-V族化合物材料包括铟(In)(即，具有浓度的铟)。包括铟的III-V族化合物材料的示例，特别是用于n型晶体管器件的是InGaAs。
如图1所示，设置在本征层130中的是扩散或结区145和扩散或结区150。在一个实施例中，扩散区145是MOSFET的源极(例如，n+源极)，而扩散区150是MOSFET的漏极(例如，n+漏极)。设置在扩散区145和150之间的是本征层130的材料的沟道140，其具有例如10-30nm的长度尺寸L。
如图2所示，在一个实施例中，本征层130是主体或鳍状物，具有由相对侧壁限定的大约5-20nm的代表性宽度尺寸W，和大约10-100nm的代表性的高度尺寸。由于图2是穿过图1的晶体管的沟道区的截面，因此图2示出了该区域中的本征层130的主体具有大致矩形的轮廓，包括接触表面154，其被定义为本征层130的主体或鳍状物的相对侧壁之间的表面，在一个实施例中，其基本上平行于衬底110的表面。应当理解，本征层的主体的轮廓将部分地取决于用于形成主体的处理技术(例如，抛光、蚀刻等)。因此，目标是具有平行于衬底110的器件表面的接触表面的主体可以具有接近平行表面的接触表面。
参考图3，在一个实施例中，扩散区或漏极150具有定义为相对侧壁之间的表面的接触表面155。如图3所示，接触表面155具有xy尺寸的轮廓，使得本征层130的主体的高度尺寸在侧壁处比在侧壁之间的点处更大。在一个实施例中，接触表面155在相对侧壁之间限定凹槽，例如具有字母V形状的凹槽，使得接触表面155的表面积大于没有凹槽情况下的由宽度尺寸w限定的表面积。代表性地，扩散区150(漏极)中的本征层的主体或鳍状物中的接触表面155大于沟道区中的主体的接触表面154(比较图2和图3)。
覆盖沟道区140中的本征层130的是例如二氧化硅或介电常数大于二氧化硅的介电材料(高k材料)或二氧化硅和高k材料的组合并且厚度在大约几纳米的栅极介电层160。栅极介电层160设置在本征层130的主体的长度尺寸L的侧壁上，暴露在介电层115上方和接触表面154上。栅极介电层160沿着图1中代表性示出的沟道区140的长度尺寸与本征层130的轮廓共形。设置在栅极电介质160上的是例如诸如金属材料(例如，钽)或硅化物的导电材料的栅电极175。出于代表性目的，在一个实施例中，栅电极175具有大约50-100nm的总厚度，并且介电层160具有1-15nm的厚度。
图1还示出了到扩散区145的金属触点180和到扩散区150的金属触点185。可以形成到栅极叠层的额外触点以操作该器件。用于触点的代表性金属是通过化学气相沉积(CVD)工艺沉积的钨。图3示出了到扩散区150(漏极)的触点185。如图所示，接触材料设置在本征层130的主体或鳍状物的相对侧壁上以及接触表面155上。材料与主体共形(与接触表面155共形)。通过与具有凹槽的接触表面155共形，漏极和触点金属之间的接触面积相对于没有凹槽的主体增加。
图4-11描述了形成如图1-3所示的FET器件的过程。图12呈现了该过程的流程图。图4-11描述了包括鳍状物的三维多栅极FET，鳍状物包括接触表面，该接触表面相对于平面接触表面具有带有栅极叠层的鳍状物的接触表面的增大表面积的轮廓。描述了用于N型FET的形成过程。参考图4并参考图12的流程图，该过程开始于在衬底材料中限定牺牲鳍状物结构(框310，图12)。图4示出了衬底210的透视侧视图，衬底210可以是可以用作可以构造多栅FET的基础的任何材料。代表性地，衬底210是诸如晶圆的较大衬底的一部分。在一个实施例中，衬底210是半导体材料，例如单晶硅。衬底210可以是体衬底，或者在另一个实施例中，是绝缘体上半导体(SOI)结构。图4示出了在图案化衬底以限定牺牲鳍状物2100A和牺牲鳍状物2100B之后的衬底210。可以通过掩模和蚀刻工艺来形成牺牲鳍状物2100A和2100B，其中，掩模(例如，硬掩模)被引入到衬底210的表面(上表面)上以保护将限定牺牲鳍状物的衬底的区域，并在非鳍状物区域中提供开口。一旦图案化了掩模，就可以蚀刻衬底210以去除未受保护区域中的材料。可以用湿法或干法蚀刻来蚀刻硅衬底。代表性地，合适的蚀刻剂是基于HF的化学物质。将牺牲鳍状物2100A和2100B蚀刻为具有大约100-400nm的高度H。
图5示出了在去除鳍状物上的掩模之后以及在衬底上沉积沟槽介电层之后(框320，图12)的图4的结构。在一个实施例中，介电层215是二氧化硅或低k介电材料。在沉积介电层215之后，将结构的表面(所见的上表面)抛光到牺牲鳍状物2100A和2100B的顶部的水平，使得鳍状物暴露。
图6示出了在去除牺牲鳍状物2100A和2100B以形成受控尺寸和形状的沟槽(框330，图12)之后的图5的结构。可以通过掩模和蚀刻工艺去除牺牲鳍状物，其中，掩模在介电层215的表面上图案化，留下由随后的蚀刻工艺暴露的牺牲鳍状物。可以通过干法或湿法蚀刻或两者的组合来蚀刻硅材料的牺牲鳍状物。用于蚀刻硅材料的牺牲鳍状物的合适蚀刻剂包括氢氧化钾(KOH)和氢氧化四甲铵(TMAH)。去除牺牲鳍状物分别形成沟槽220A和沟槽220B。在一个实施例中，可以执行牺牲鳍状物的蚀刻以在每个沟槽的底部提供{111}刻面，以便于III-V族化合物材料在沟槽中的生长，其使用类似TMAH或任何等效的化学物质进行。也可以考虑替代的几何形状。沟槽限制的材料生长提供了纵横比捕获(ART)的优点，由此通过在沟槽218的侧壁30处捕获穿透位错、堆叠缺陷、孪晶等来增强外延层的结晶质量，在侧壁30处缺陷终止使得覆盖层逐渐地无缺陷。在一个实施例中，为了实现ART，沟槽218的尺寸使得其高度h大约为其宽度w的两倍。
图7示出了在沟槽220A和220B中引入缓冲材料(框340，图12)之后的图5的结构。在一个实施例中，缓冲材料是III-V族化合物材料，例如但不限于砷化镓(GaAs)、磷化铟(InP)、锗(Ge)、磷化镓(GaP)、砷化镓锑(GaAsSb)、砷化铝铟(InAlAs)和镓锑(GaSb)。可以通过外延生长工艺引入缓冲材料。在另一个实施例中，沟槽可以填充有所述材料之一的第一缓冲物，然后是另一种所述材料的第二缓冲物。图7示出了各个沟槽220A和220B中的缓冲材料230A和缓冲材料230B。图7示出缓冲材料230A和缓冲材料230B，代表性地包括从表面介电层215限定的上平面突出的{111}刻面过度生长。
图8示出了在其各自沟槽中去除一部分缓冲材料230A和缓冲材料230B并将本征材料引入沟槽之后的图7的结构。在一个实施例中，通过初始化学机械抛光(CMP)以使缓冲材料平面化来执行缓冲材料230A和缓冲材料230B的去除，其中上平面由介电层215的表面限定。随后通过湿法或干法蚀刻工艺使缓冲材料230A和缓冲材料230B凹入相应的沟槽220B和220B中。用于蚀刻InP缓冲材料的合适蚀刻剂是盐酸溶液。图8示出了分别在缓冲材料230A和缓冲材料230B上形成的本征层240A和本征层240B(框345，图12)。本征层可以外延生长。在一个实施例中，本征层240A和本征层240B各自是含铟的III-V族化合物材料，其可以是程度为例如每立方厘米1E16个原子的轻掺杂的n型或p型。在一个实施例中，本征层240A和本征层240B是InGaAs。本征层240A和本征层240B具有大约40nm至100nm的代表性高度。图8示出了随着将本征层抛光到由介电层215限定的平面之后并且在介电层215凹陷使得本征层在由介电层215限定的平面上方突出作为鳍状物结构(框350，图12)之后的结构。
图9示出了在介电层215上方延伸的本征层240A和本征层240B的鳍状物部分上形成牺牲或伪栅极叠层(框360，图12)之后的图8的结构。在一个实施例中，栅极叠层包括例如二氧化硅或高K介电材料的栅极介电层。在一个实施例中，设置在栅极介电层上的是例如通过化学气相沉积方法沉积的例如多晶硅的伪栅极265。在一个实施例中，为了形成栅极叠层，在结构上方引入掩模材料并将其图案化以具有用于栅极叠层的开口。然后在典型的栅极最后工艺中将栅极叠层引入开口中。栅极叠层可以包括在其相对侧上限定间隔物285的间隔物介电层。
图10示出了限定结区和栅极叠层之后的图9的结构。图10示出了包括结区或源极(用于一个器件的250A和结区或漏极250B以及用于第二器件的源极255A和漏极255B)的结构200。代表性地，在一个实施例中，在牺牲或伪栅极265的相对侧上的指定源极和漏极区域中本征层240A和240B的材料(InGaAs)限定结区(源极和漏极)(框365，图12)。在另一个实施例中，可以通过掺杂这种鳍状物部分来形成结区。
在形成结区(源极250A/漏极250B和源极255A/漏极255B)之后，在结构上(在结构200上(在包括结区和牺牲栅极265的表面上))引入介电材料。在一个实施例中，介电材料为二氧化硅或低k材料或材料的组合(例如，二氧化硅和一种或多种低k材料的多种低k材料)。图10以虚线示出了介电材料245。然后去除牺牲栅极265和栅极电介质，并用栅极电介质、然后是栅电极来替换(框385，图12)。合适的栅极电介质是二氧化硅或高k介电材料或二氧化硅和高k介电材料的组合。图10示出了包括栅电极290的结构。用于金属栅电极的代表性材料包括钨、钽、钛或氮化物、金属合金或其他材料。
图11示出了在暴露介电层245中的扩散结区(源极250A/漏极250B和源极255A/漏极255B)以便与结区中的一些形成接触之后的图10的结构。可以通过掩模和蚀刻工艺(蚀刻介电层245)来暴露结区。图11示出了通过介电层245暴露的每个源极250A、漏极250B、源极255A和漏极255B的部分。如下所述，在该图示中，分别通过介电层245到源极250A和漏极250B的开口填充有接触材料。介电层245中的用以暴露源极255A的接触开口256A和介电层245中的用以暴露漏极255B的接触开口256B未填充有接触材料，从而可以示出相应的源极和漏极。在暴露一个或多个结区之后并且在引入接触材料之前，在暴露的一个或多个结区中形成凹槽(框385，图12)。在一个实施例中，应用相对于结区周围的介电材料对于用于结区中的鳍状物的材料具有选择性(例如，对于InGaAs具有选择性)的蚀刻，以蚀刻鳍状物的芯部，从而形成鳍状物中的凹槽或凹口(在相对的侧壁之间)。在一个实施例中，凹槽具有字母V的形状。用于InGaAs鳍状物的合适蚀刻剂的示例是含有氢氧化铵和过氧化物的湿法蚀刻溶液。图11示出了源极250A中的凹槽252A、漏极250B中的凹槽252B、源极255A中的凹槽257A和漏极255B中的凹槽257B。在一个实施例中，每个凹槽延伸穿过结区的长度尺寸的一部分(例如，整个长度尺寸或暴露用于接触连接的长度尺寸的一部分)。凹槽252A/252B和257A/257B限定结区(源极/漏极)的接触表面，用于随后的接触，该接触大于没有沟槽情况下的结区的接触表面(接触表面大于沟道区中的鳍状物结构的接触表面)。在一个或多个结区中形成沟槽之后，例如钨或其他金属的触点可以沉积在相应的结区上(框390，图12)。图11示出了在源极250A上(连接到源极250A)的触点295A和触点295B上的触点295B。参照触点295B，可以看出触点295B的材料与漏极250B的接触表面共形，包括与接触表面的凹槽轮廓共形。也可以形成到栅电极290的触点。
图13示出了包括一个或多个实施例的内插物400。内插物400是用于将第一衬底402桥接到第二衬底404的居间衬底。第一衬底402可以是例如包括上述类型的多栅极晶体管器件的集成电路管芯。第二衬底404可以是例如存储器模块、计算机主板或另一集成电路管芯。通常，内插物400的目的是将连接扩展到更宽的间距或者将连接重新路由到不同的连接。例如，内插物400可以将集成电路管芯连接到随后可耦合到第二衬底404的球栅阵列(BGA)406。在一些实施例中，第一衬底402和第二衬底404附接到内插物400的相对侧。在其他实施例中，第一衬底402和第二衬底404附接到内插物400的同一侧。在另外的实施例中，三个或更多个衬底通过内插物400相互连接。
内插物400可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或如聚酰亚胺的聚合物材料形成。在进一步的实施方式中，内插物可以由交替的刚性或柔性材料形成，其可以包括上述用于半导体衬底的相同材料，例如硅、锗、以及其它III-V族和IV族材料。
内插物可以包括金属互连408和过孔410，包括但不限于穿硅过孔(TSV)412。内插物400还可以包括嵌入器件414，包括无源器件和有源器件。这样的器件包括但不限于电容器、去耦电容器、电阻器、电感器、保险丝、二极管、变压器、传感器和静电放电(ESD)器件。也可以在内插物400上形成诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件之类的更复杂的器件。
图14示出了根据一个实施例的计算设备500。计算设备500可以包括多个部件。在一个实施例中，这些部件附接到一个或多个主板。在替代实施例中，这些部件被制造在单个片上系统(SoC)管芯而不是主板上。计算设备500中的部件包括但不限于集成电路管芯502和至少一个通信芯片508。在一些实施方式中，通信芯片508被制造为集成电路管芯502的一部分。集成电路管芯502可以包括CPU 504以及通常用作高速缓冲存储器的管芯上存储器506，其可以由诸如嵌入式DRAM(eDRAM)或自旋转移矩存储器(STTM或STTM-RAM)的技术提供。
计算设备500可以包括可以或可以不物理地和电气地耦合到主板或者在SoC管芯内制造的其他部件。这些其他部件包括但不限于易失性存储器510(例如，DRAM)、非易失性存储器512(例如、ROM或闪存)、图形处理单元514(GPU)、数字信号处理器516、加密处理器542(在硬件内执行加密算法的专用处理器)、芯片组520、天线522、显示器或触摸屏显示器524、触摸屏控制器526、电池528或其他电源、功率放大器(未示出)、全球定位系统(GPS)设备544、罗盘530、运动协处理器或传感器532(可包括加速度计、陀螺仪和罗盘)、扬声器534、相机536、用户输入设备538(例如键盘、鼠标、触控笔和触摸板)、以及大容量储存设备540(例如硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等)。
通信芯片508实现了无线通信，用于往来于计算设备500传送数据。术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制电磁辐射通信数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关联的设备不包含任何导线，尽管在一些实施例中它们可以不包含。通信芯片508可以实施多个无线标准或协议中的任意一个，包括但不限于，Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及被指定为3G、4G、5G及之后的任何其他无线协议。计算设备500可以包括多个通信芯片508。例如，第一通信芯片可以专用于近距离无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片可以专用于远距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备500的处理器504包括根据上述实施例形成的一个或多个器件，例如多栅极晶体管。术语“处理器”可以指代任何设备或设备的部分，其处理来自寄存器和/或存储器的电子数据，将该电子数据转变为可以存储在寄存器和/或存储器中的其他电子数据。
通信芯片508也可以包括根据实施例形成的一个或多个器件，例如晶体管。
在进一步的实施例中，容纳在计算设备500内的另一个部件可以包含根据实施方式形成的一个或多个器件，例如多栅极晶体管。
在各种实施例中，计算设备500可以是膝上型电脑、上网本电脑、笔记本电脑、超级本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数码摄像机。在进一步的实施方式中，计算设备500可以是处理数据的任何其他电子设备。
示例
以下示例涉及实施例：
示例1是一种装置，包括设置在电路衬底的表面上的晶体管器件，所述晶体管器件包括主体，所述主体包括高度尺寸、限定宽度尺寸的相对侧壁、以及在源极区和漏极区之间限定沟道区的长度尺寸；以及在沟道区中的主体上的栅极叠层，其中，主体的源极区和漏极区中的至少一个包括在相对侧壁之间的接触表面，并且接触表面包括轮廓，使得接触表面的高度尺寸在侧壁处大于侧壁之间的点处。
在示例2中，示例1的装置的接触表面在相对侧壁之间限定凹槽，使得主体的源极区与漏极区的每个的侧壁之间的接触表面的表面积大于没有凹槽情况下由主体的宽度尺寸限定的表面积。
在示例3中，示例2的装置的凹槽包括字母V的形状。
在示例4中，示例1-4中任一项的装置的主体的沟道区包括III族至V族化合物半导体材料。
在示例5中，示例4的装置的主体的沟道区包括铟-镓-砷化物。
在示例6中，示例1-5中任一项的装置的主体设置在缓冲材料上。
在示例7中，示例6的装置的缓冲材料包括锗或不同于沟道材料的III族至V族化合物半导体材料。
在示例8中，示例1-7中任一项的装置的栅极叠层包括栅电极和栅极介电材料，其中，栅极介电材料设置在沟道区和栅电极之间。
在示例9中，示例7的装置的沟道区中的主体的轮廓不同于源极区和漏极区中的至少一个中的主体的轮廓。
示例10是一种方法，包括在电路衬底上形成晶体管器件主体，晶体管器件主体包括高度尺寸、限定宽度尺寸的相对侧壁、以及在源极区和漏极区之间限定沟道区的长度尺寸；在源极区和漏极区中的至少一个中的主体中形成凹槽；以及在沟道区中的主体上形成栅极叠层。
在示例11中，示例10的方法的形成凹槽包括在源极区和漏极区中蚀刻主体。
在示例12中，示例10或11的方法的凹槽包括字母V的形状。
在示例13中，示例10-12中任一项的方法的主体包括III族至V族化合物半导体材料。
在示例14中，示例13的方法的主体包括铟-镓-砷化物。
在示例15中，示例10-14中任一项的方法的主体形成在缓冲材料上。
在示例16中，在示例10的方法的沟道区中的主体的轮廓不同于在源极区和漏极区中的至少一个中的主体的轮廓。
示例17是一种包括计算机的系统，所述计算机包括耦合到印刷电路板的处理器，所述处理器包括晶体管器件电路，其中，非平面晶体管器件包括(1)主体，所述主体包括高度尺寸、限定包括相对侧壁之间的接触表面的宽度尺寸的相对侧壁、以及在源极区和漏极区之间限定沟道区的长度尺寸，其中，源极区和漏极区中的至少一个的接触表面包括凹槽；以及(2)在沟道区的接触表面上的栅极叠层。
在示例18中，示例17的系统的晶体管器件的主体是III族到V族化合物半导体材料。
在示例19中，示例18的系统的主体包括铟-镓-砷化物。
在示例20中，示例17的系统的凹槽包括字母V的形状。
在示例21中，示例20的系统的沟道区中的主体的轮廓与源极区和漏极区中的至少一个中的主体的轮廓不同。
包括摘要中所述的所示实施方式的以上说明并非旨在是穷举性的或者局限于公开的准确形式。尽管出于例证性目的在此说明了本发明的特定实施方式和示例，但是如相关领域的技术人员将认识到的，在该范围内可以进行各种等同修改。
可以按照以上具体实施方式进行这些修改。在所附权利要求书中所用的术语不应解释为将本发明局限于说明书和权利要求中公开的特定实施方式。相反，本发明的范围完全由所附权利要求确定，所述权利要求应根据权利要求解释的既定原则来解释。

Claims (21)

1.一种装置，包括：
设置在电路衬底的表面上的晶体管器件，所述晶体管器件包括：
主体，所述主体包括高度尺寸、限定宽度尺寸的相对侧壁、以及在源极区和漏极区之间限定沟道区的长度尺寸；以及
在所述沟道区中的所述主体上的栅极叠层，
其中，所述主体的源极区和漏极区中的至少一个包括在所述相对侧壁之间的接触表面，并且所述接触表面包括轮廓，使得所述接触表面的高度尺寸在侧壁处大于所述侧壁之间的点处。
2.根据权利要求1所述的装置，其中，所述接触表面在所述相对侧壁之间限定凹槽，使得所述主体的源极区与漏极区中的每个的侧壁之间的接触表面的表面积大于没有所述凹槽情况下由所述主体的宽度尺寸限定的表面积。
3.根据权利要求2所述的装置，其中，所述凹槽包括字母V的形状。
4.根据权利要求1所述的装置，其中，所述主体的沟道区包括III族至V族化合物半导体材料。
5.根据权利要求4所述的装置，其中，所述主体的沟道区包括铟-镓-砷化物。
6.根据权利要求1所述的装置，其中，所述主体设置在缓冲材料上。
7.根据权利要求6所述的装置，其中，所述缓冲材料包括锗或不同于所述沟道材料的III族至V族化合物半导体材料。
8.根据权利要求1所述的装置，其中，所述栅极叠层包括栅电极和栅极介电材料，其中，所述栅极介电材料设置在所述沟道区和所述栅电极之间。
9.根据权利要求7所述的装置，其中，所述沟道区中的主体的轮廓不同于所述源极区和所述漏极区中的至少一个中的主体的轮廓。
10.一种方法，包括：
在电路衬底上形成晶体管器件主体，所述晶体管器件主体包括高度尺寸、限定宽度尺寸的相对侧壁、以及在源极区和漏极区之间限定沟道区的长度尺寸；
在所述源极区和所述漏极区中的至少一个中的主体中形成凹槽；以及
在所述沟道区中的所述主体上形成栅极叠层。
11.根据权利要求10所述的方法，其中，形成凹槽包括在所述源极区和所述漏极区中蚀刻所述主体。
12.根据权利要求10所述的方法，其中，所述凹槽包括字母V的形状。
13.根据权利要求10所述的方法，其中，所述主体包括III族至V族化合物半导体材料。
14.根据权利要求13所述的方法，其中，所述主体包括铟-镓-砷化物。
15.根据权利要求10所述的方法，其中，所述主体形成在缓冲材料上。
16.根据权利要求10所述的方法，其中，所述沟道区中的主体的轮廓不同于在所述源极区和所述漏极区中的至少一个中的主体的轮廓。
17.一种系统，包括：
计算机，所述计算机包括耦合到印刷电路板的处理器，所述处理器包括晶体管器件电路，其中，非平面晶体管器件包括(1)主体，所述主体包括高度尺寸、限定包括相对侧壁之间的接触表面的宽度尺寸的所述相对侧壁、以及在源极区和漏极区之间限定沟道区的长度尺寸，其中，所述源极区和所述漏极区中的至少一个的接触表面包括凹槽；以及(2)在所述沟道区的接触表面上的栅极叠层。
18.根据权利要求17所述的系统，其中，所述晶体管器件的主体是III族到V族化合物半导体材料。
19.根据权利要求18所述的系统，其中，所述主体包括铟-镓-砷化物。
20.根据权利要求17所述的系统，其中，所述凹槽包括字母V的形状。
21.根据权利要求20所述的系统，其中，所述沟道区中的主体的轮廓与所述源极区和所述漏极区中的至少一个中的主体的轮廓不同。
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