KR102275456B1 - 대체 게이트의 프로파일 제어 - Google Patents

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슌-밍 장
šœ-밍 장
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Abstract

방법은 반도체 영역 위에 더미 게이트 전극층을 형성하는 단계, 더미 게이트 전극층 위에 마스크 스트립을 형성하는 단계, 및 더미 게이트 전극층의 상단 부분을 패터닝하기 위해 마스크 스트립을 제 1 에칭 마스크로서 사용하여 제 1 에칭 프로세스를 수행하는 단계를 포함한다. 더미 게이트 전극층의 상단 부분의 남아있는 부분은 더미 게이트 전극의 상단부를 형성한다. 방법은 더미 게이트 전극의 상단부의 측벽들에 보호층을 형성하는 단계, 및 더미 게이트 전극의 하단부를 형성하기 위해, 보호층 및 마스크 스트립이 조합으로 제 2 에칭 마스크로서 사용되는 제 2 에칭 프로세스를 더미 게이트 전극층의 하단 부분에 수행하는 단계 더 포함한다. 더미 게이트 전극 및 그 아래에 있는 더미 게이트 유전체가 대체 게이트 스택으로 대체된다.

Description

대체 게이트의 프로파일 제어{CONTROLLING PROFILES OF REPLACEMENT GATES}
본 발명은 대체 게이트의 프로파일 제어에 관한 것이다.
집적 회로(Integrated Circuit: IC) 재료 및 디자인에서의 기술적 진보는 각각의 세대가 이전의 세대보다 더 소형이고 더 복잡한 회로를 갖는 IC의 세대를 생성해 왔다. IC 진화 중에, 기능 밀도(예를 들어, 칩 면적당 상호접속된 디바이스의 수)는 일반적으로 증가되어 왔고, 반면에 기하학적 크기는 감소되어 왔다. 이 소규모화(scaling down) 프로세스는 일반적으로 제조 효율을 증가시키고 연계된 비용을 절감함으로써 이익을 제공한다.
이러한 소규모화는 또한 IC의 프로세싱 및 제조의 복잡성을 증가시켜 왔는 데, 이들 진보가 실현되게 하기 위해, IC 프로세싱 및 제조에 있어서 유사한 개발이 요구된다. 예를 들어, 평면 트랜지스터를 대체하기 위해 핀 전계 효과 트랜지스터(Fin Field Effect Transistors: FinFET)가 도입되었다. FinFET의 구조 및 FinFET의 제조 방법이 개발되고 있다.
FinFET의 형성은 통상적으로 더미 게이트 스택을 형성하는 것 및 더미 게이트 스택을 대체 게이트 스택으로 대체하는 것을 포함한다.
본 개시내용의 양태는 첨부 도면과 함께 숙독될 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 산업 분야에서의 표준 실시에 따르면, 다양한 특징부는 실제 축척대로 도시되어 있지는 않다는 것이 주목된다. 실제로, 다양한 특징부의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1 내지 도 12a, 도 12b 및 도 12c는 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 형성에서의 중간 스테이지의 사시도 및/또는 단면도.
도 13은 일부 실시예에 따른 게이트 스택의 단면도.
도 14a, 도 14b, 도 14c 및 도 14d는 일부 실시예에 따른 게이트 스택의 일부 프로파일을 도시하고 있는 도면.
도 15a 및 도 15b 내지 도 21a, 도 21b 및 도 21c는 일부 실시예에 따른 FinFET의 형성에서의 중간 스테이지의 사시도 및 단면도.
도 22a, 도 22b, 도 22c 및 도 22d는 일부 실시예에 따른 게이트 스택의 일부 프로파일을 도시하고 있는 도면.
도 23은 일부 실시예에 따른 FinFET를 형성하기 위한 프로세스 흐름을 도시하고 있는 도면.
이하의 개시내용은 본 발명의 상이한 특징부를 구현하기 위한 다수의 상이한 실시예, 또는 예를 제공한다. 구성요소 및 장치의 특정 예가 본 개시내용을 간단화하기 위해 이하에 설명된다. 이들은 물론 단지 예일 뿐이고, 한정이 되도록 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제2 특징부 위에 또는 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되어 있는 실시예를 포함할 수도 있고, 부가의 특징부가 제1 및 제2 특징부 사이에 형성될 수도 있어, 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있게 되는 실시예를 또한 포함할 수도 있다. 게다가, 본 개시내용은 다양한 예에서 도면 숫자 및/또는 문자를 반복할 수도 있다. 이 반복은 간단화 및 명료화를 위한 것이고, 자체로 다양한 실시예 및/또는 설명된 구성 사이의 관계를 지시하는 것은 아니다.
또한, "하위에 있는", "아래", "하부", "상위에 있는", "상부" 등과 같은 공간적 상대 용어는 도면에 도시되어 있는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 일 요소 또는 특징부의 관계를 설명하기 위해 용이한 설명을 위해 본 명세서에서 사용될 수도 있다. 공간적 상대 용어는 도면에 도시되어 있는 배향에 추가하여 사용 또는 동작시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 다른 배향에 있음), 본 명세서에 사용된 공간적 상대 기술자는 마찬가지로 이에 따라 해석될 수도 있다.
핀 전계 효과 트랜지스터(FinFET) 및 이를 형성하는 방법이 본 개시내용의 일부 실시예에 따라 제공된다. FinFET를 형성하는 중간 스테이지가 예시된다. 일부 실시예의 일부 변형예가 설명된다. 다양한 도면 및 실시예 전체에 걸쳐, 유사한 도면 부호가 유사한 요소를 나타내는 데 사용된다.
도 1 내지 도 12a, 도 12b 및 도 12c는 일부 실시예에 따른 FinFET의 형성에서의 중간 스테이지의 사시도 및/또는 단면도를 도시하고 있다. 도 1 내지 12a, 12b 및 12c에 도시되어 있는 단계는 또한 도 23에 도시되어 있는 프로세스 흐름(200)에 개략적으로 도시되어 있다.
도 1은 웨이퍼의 부분일 수도 있는 기판(20)의 사시도를 도시하고 있다. 기판(20)은 실리콘 기판, 실리콘 탄소 기판, III-V족 화합물 반도체 기판 또는 다른 반도체 재료로 형성된 기판과 같은 반도체 기판일 수도 있다. 기판(20)은 벌크 반도체 기판 또는 실리콘-온-절연체(silicon-on-insulator) 기판일 수도 있다. 기판(20)은 p-형 또는 n-형 불순물로 저농도로 도핑될 수도 있다.
패드 산화물(22) 및 하드 마스크(24)가 반도체 기판(20) 위에 형성된다. 본 개시내용의 일부 실시예에 따르면, 패드 산화물(22)은 반도체 기판(20)의 표면층을 산화시킴으로써 형성될 수도 있는 실리콘 산화물로 형성된다. 하드 마스크(24)는 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 등으로 형성될 수도 있다.
다음에, 도 2에 도시되어 있는 바와 같이, 하드 마스크(24) 및 패드 산화물(22)은 패터닝되어 평행 스트립(parallel strip)을 형성한다. 평행 스트립은 이어서 에칭 마스크로서 사용되어 기판(20)을 에칭하여, 반도체 기판(20) 내로 연장되는 트렌치(26)를 형성한다. 각각의 프로세스는 도 23에 도시되어 있는 프로세스 흐름에서 프로세스(202)로서 예시되어 있다. 이에 따라, 반도체 스트립(28)이 형성된다. 트렌치(26)는 반도체 기판(20) 내로 연장되고, 서로 평행한 길이 방향을 갖는다.
다음에, 도 3에 도시되어 있는 바와 같이, 트렌치(26)는 충전되어 격리 영역(30)을 형성한다. 격리 영역(30)은 대안적으로 얕은 트렌치 절연(Shallow Trench Isolation: STI) 영역(30)이라 칭한다. 각각의 프로세스는 도 23에 도시되어 있는 프로세스 흐름에서 프로세스(204)로서 예시되어 있다. 형성은, 예를 들어 유동성 화학 기상 증착(Flowable Chemical Vapor Deposition: FCVD)을 사용하여 트렌치(26)를 유전체층(들)으로 충전하는 것, 및 유전체 재료의 최상면을 하드 마스크(24)의 최상면 또는 격리 영역(30)의 최상면과 동일 높이가 되게 하기 위해 화학 기계 연마(Chemical Mechanical Polish: CMP)를 수행하는 것을 포함할 수도 있다. CMP 후에, 하드 마스크(24) 및 패드 산화물(22)(도 2)은 제거된다.
다음에, 도 4를 참조하면, STI 영역(30)은 리세싱되어, 결과적인 STI 영역(30)의 최상면이 반도체 스트립(28)의 최상면보다 낮게 된다. 각각의 프로세스는 도 23에 도시되어 있는 프로세스 흐름에서 프로세스(206)로서 예시되어 있다. 설명 전체에 걸쳐, STI 영역(30)의 최상면보다 높은, 반도체 스트립(28)의 상부 부분은 반도체 핀(32)이라 칭하고, STI 영역(30)의 최상면보다 낮은 반도체 스트립(28)의 하부 부분은 여전히 반도체 스트립(28)이라 칭한다.
실시예의 상기 예시된 예에서, 핀은 임의의 적절한 방법에 의해 패터닝될 수도 있다. 예를 들어, 핀은 이중 패터닝 또는 다중 패터닝 프로세스를 포함하는, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수도 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자기 정렬(self-aligned) 프로세스를 조합하여, 예를 들어 단일의 직접 포토리소그래피 프로세스를 사용하여 다른 방식으로 얻어질 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성되게 한다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기 정렬 프로세스를 사용하여 패터닝된 희생층을 따라 형성된다. 희생층은 이어서 제거되고, 잔여 스페이서 또는 맨드릴은 이어서 핀을 패터닝하는 데 사용될 수도 있다.
도 5는 더미 게이트 유전체(34)의 형성을 도시하고 있다. 각각의 프로세스는 도 23에 도시되어 있는 프로세스 흐름에서 프로세스(208)로서 예시되어 있다. 본 개시내용의 일부 실시예에 따르면, 더미 게이트 유전체(34)는 실리콘 산화물과 같은 산화물로 형성되고, 따라서 대안적으로 더미 산화물(34)이라 칭한다. 더미 산화물(34)은 반도체 핀(32)의 표면층의 퇴적 또는 산화를 통해 형성될 수도 있다. 이에 따라, 더미 산화물(34)은 STI 영역(30)의 최상면 상에 연장될 수도 있고 또는 연장되지 않을 수도 있다.
도 6a 및 도 6b는 더미 게이트 전극층(36) 및 더미 게이트 전극층(36) 위의 하드 마스크(38)의 형성을 도시하고 있다. 각각의 프로세스는 또한 도 23에 도시되어 있는 프로세스 흐름에서 프로세스(208)로서 예시되어 있다. 도 6b는 도 6a에 도시되어 있는 구조체의 단면도를 도시하고 있고, 단면도는 도 6a의 라인 6B-6B를 포함하는 수직 평면으로부터 얻어진다. 전체 더미 게이트 전극층(36)은 동일한 백분율을 갖는 동일한 원소를 포함하는 균질한 재료로 형성될 수도 있다. 본 개시내용의 일부 실시예에 따르면, 더미 게이트 전극층(36)은 비정질 실리콘 또는 폴리실리콘으로 형성된다. 본 개시내용의 다른 실시예에 따르면, 더미 게이트 전극층(36)은 비정질 탄소, 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물 등으로 형성된다. 형성 방법은 원자층 증착(Atomic Layer Deposition: ALD), 화학 기상 증착(Chemical Vapor Deposition: CVD), 플라즈마 향상 화학 기상 증착(Plasma Enhance Chemical Vapor Deposition: PECVD), 스핀-코팅(spin-coating) 등일 수도 있다. 화학적 기계적 연마(CMP) 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스가 더미 게이트 전극층(36)의 최상면을 평탄화하도록 수행된다.
하드 마스크(38)는 더미 게이트 전극층(36) 위에 형성되고, 이어서 반도체 핀(32)을 교차하는 하드 마스크 스트립으로서 패터닝된다. 하나의 하드 마스크 스트립(38)이 도시되어 있지만, 서로 평행한 복수의 하드 마스크 스트립(38)이 존재할 수도 있고, 복수의 하드 마스크 스트립(38)은 그 아래에 있는 반도체 핀(32)을 위에 가로질러 있다는 것이 이해된다. 하드 마스크(38)는 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수도 있고, 단일층 또는 복수의 층을 포함하는 복합층일 수도 있다.
다음에, 도 7a 및 도 7b에 도시되어 있는 바와 같이, 제1 에칭 프로세스가 더미 게이트 전극층(36)을 에칭하기 위해 수행된다. 각각의 프로세스는 도 23에 도시되어 있는 프로세스 흐름에서 프로세스(210)로서 예시되어 있다. 에칭은, 더미 게이트 전극층(36)의 최상면 및 바닥면 각각인 최상면(36TS)과 바닥면(36BS) 사이의 중간 레벨에서 저지된다. 본 개시내용의 일부 실시예에 따르면, 에칭은 도 7a 및 도 7b에 도시되어 있는 바와 같이, 반도체 핀(32)의 최상면(32A)보다 높은 레벨에서 저지된다. 더미 게이트 전극층(36)의 하부 부분(36B)은 미에칭 상태로 유지된다. 본 개시내용의 다른 실시예에 따르면, 에칭은 반도체 핀(32)의 최상면(32A)보다 낮거나(도 16a 및 도 16B에 도시되어 있는 바와 같이) 또는 동일 높이에서 저지된다. 에칭은 하드 마스크(38)를 에칭 마스크로서 사용하여 수행된다.
도 7a 및 도 7b에 도시되어 있는 에칭 프로세스는 이방성 에칭 방법을 사용하여 수행되고, 일부 실시예에 따라 건식 에칭을 사용하여 수행된다. 결과적인 상부 게이트 전극부(36A)는 실질적으로 수직 측벽을 갖는다. 더미 게이트 전극층(36)이 비정질 실리콘 또는 폴리실리콘으로 형성되는 일부 실시예에 따르면, 에칭 가스는 HBr, 염소(Cl2) 및 불소계 가스의 혼합물을 포함할 수도 있다. 불소계 가스는 C2F6, CF4, F2 등을 포함할 수 있다. 질소(N2) 또는 아르곤과 같은 캐리어 가스가 또한 에칭 가스에 첨가될 수도 있다. 플라즈마는, 제1 바이어스 전력이 인가된 상태에서 턴온된다. 제1 바이어스 전력은 예를 들어, 약 200 와트 내지 약 400 와트 범위일 수도 있다.
도 7b는 도 7a에 도시되어 있는 구조체의 단면도를 도시하고 있고, 단면도는 도 7a의 라인 7B-7B를 포함하는 평면으로부터 얻어진다. 반도체 핀(32)의 최상면 레벨(32A)이 도시되어 있다. 점선(33)은 또한 제1 에칭 프로세스가 저지될 수도 있는 가능한 레벨을 개략적으로 예시하기 위해 도시되어 있다.
도 8a 및 도 8b를 참조하면, 보호층(40)이 형성된다. 각각의 프로세스는 도 23에 도시되어 있는 프로세스 흐름에서 프로세스(212)로서 예시되어 있다. 보호층(40)의 재료는 더미 게이트 전극층(36), 더미 게이트 유전체(34) 및 STI 영역(30)의 재료와는 상이하다. 본 개시내용의 일부 실시예에 따르면, 보호층(40)은 SiN, SiON, SiCON, SiC, SiOC, SiO2 등으로 형성된다. 보호층(40)의 두께는 약 2 Å 내지 약 10 Å의 범위일 수도 있다. 보호층(40)은 ALD 또는 CVD와 같은 컨포멀 퇴적(conformal deposition) 방법을 사용하여 형성된다. 이에 따라, 보호층(40)은 하드 마스크(38) 및 상부 더미 게이트 전극부(36A)의 측벽에 측벽 부분을 포함한다. 보호층(40)은 하드 마스크(38)의 최상면 및 하부 더미 게이트 전극부(36B)의 최상면 상에 수평 부분을 더 포함한다.
도 8b는 도 8a에 도시되어 있는 구조체의 사시도를 도시하고 있고, 사시도는 도 8a에 도시되어 있는 화살표(37)로 표시된 방향으로부터 얻어진다.
도 9a를 참조하면, 이방성 에칭 프로세스가 보호층(40)에 수행되어, 보호층(40)의 수평 부분이 에칭되게 되고, 하부 더미 게이트 전극부(36B)의 최상면이 노출되게 된다. 각각의 프로세스는 도 23에 도시되어 있는 프로세스 흐름에서 프로세스(214)로서 예시되어 있다. 다음에, 제2 에칭 프로세스가 더 수행되어 하부 더미 게이트 전극부(36B)를 에칭한다. 각각의 프로세스는 도 23에 도시되어 있는 프로세스 흐름에서 프로세스(216)로서 예시되어 있다. 더미 게이트 전극층(36)의 잔여 부분은 더미 게이트 전극이라 칭하며, 이하에서 또한 도면 부호 36을 사용하여 나타낸다.
제2 에칭 프로세스는 결과적인 하부 게이트 전극부(36B)가 실질적으로 수직 측벽을 갖도록 이방성이다. 제2 에칭에서, 더미 게이트 유전체(34) 및 STI 영역(30)이 노출되기 때문에, 더미 게이트 유전체(34) 및 STI 영역(30)이 에칭되는 것을 방지하기 위해, 에칭 가스는 더미 게이트 유전체(34) 및 STI 영역(30)을 공격하지 않도록 선택된다. 각각의 에칭 선택도 값은 약 10, 20 또는 그 초과보다 더 높을 수도 있고, 여기서 에칭 선택도 값은 더미 게이트 유전체(34) 및 STI 영역(30)의 에칭 속도에 대한 더미 게이트 전극층(36)의 에칭 속도의 비이다. 또한, 제2 에칭에서, 보호층(40)은 상부 더미 게이트 전극부(36A)의 측벽을 커버하는 전체 층으로서 남아 있다.
더미 게이트 전극층(36)이 비정질 실리콘 또는 폴리실리콘으로 형성되는 일부 실시예에 따르면, 제2 에칭 프로세스의 에칭 가스는 HBr, 염소(Cl2) 및 산소(O2)의 혼합물을 포함할 수도 있다. 상부 더미 게이트 전극부(36A)의 제1 에칭 프로세스에서 채택된 불소계 가스는 제2 에칭 프로세스에서 제외될 수도 있다. 대안적으로, 불소계 가스는 또한 제1 에칭에서보다 감소된 양으로 포함된다. 예를 들면, 상부 더미 게이트 전극부(36A)의 에칭에서의 불소계 가스의 유량을 FRU, 하부 더미 게이트 전극부(36B)의 에칭에서의 불소계 가스의 유량을 FRL로 가정하면, 비 FRL/FRU는 약 0.2보다 작거나 약 0.1보다 작을 수도 있다. 질소(N2) 또는 아르곤과 같은 캐리어 가스가 또한 에칭 가스 내에 첨가될 수도 있다. 플라즈마는, 제2 바이어스 전력이 인가된 상태에서 턴온된다. 제2 바이어스 전력은 상부 더미 게이트 전극부(36A)를 에칭하기 위한 제1 바이어스 전력과 실질적으로 동일하거나, 작거나, 또는 더 클 수도 있다. 본 개시내용의 일부 실시예에 따르면, 제2 바이어스 전력은 약 200 와트 내지 약 400 와트 범위이다. 제2 에칭 프로세스에서, 상부 더미 게이트 전극부(36A)는 보호층(40)에 의해 보호되고, 따라서 에칭되지 않는다.
도 9b는 도 9a에 도시되어 있는 구조체의 사시도를 도시하고 있고, 사시도는 도 9a에 도시되어 있는 화살표(37)로 표시된 방향으로부터 얻어진다.
도 10a 및 도 10b는 하부 더미 게이트 전극부(36B)를 트리밍(trimming)하기 위한 트리밍 프로세스를 도시하고 있다. 각각의 프로세스는 도 23에 도시되어 있는 프로세스 흐름에서 프로세스(218)로서 예시되어 있다. 트리밍 프로세스에서, 상부 더미 게이트 전극부(36A)는 보호층(40)에 의해 보호된다. 하부 더미 게이트 전극부(36B)는 트리밍되고, 따라서 좁아지고, 가능하게는 테이퍼진다(tapered). 더미 게이트 전극층(36)이 비정질 실리콘 또는 폴리실리콘으로 형성되는 일부 실시예에 따르면, 트리밍 프로세스를 위한 에칭 가스는 HBr, Cl2 및 산소(O2)의 혼합물을 포함할 수도 있다. 또한, 제1 에칭 프로세스에서 채택된 불소계 가스는 트리밍 프로세스에서 제외될 수도 있거나, 상부 더미 게이트 전극부(36A)의 에칭에 비해 감소될 수 있다. 예를 들면, 트리밍 프로세스에서의 불소계 가스의 유량을 FRT라고 가정하면, 비 FRT/FRU는 0.2보다 작거나 0.1보다 작을 수도 있다. 질소(N2) 또는 아르곤과 같은 캐리어 가스가 또한 에칭 가스 내에 첨가될 수도 있다. 플라즈마는, 제3 바이어스 전력이 인가된 상태에서 턴온된다. 제3 바이어스 전력은 상부 더미 게이트 전극부(36A)를 에칭하기 위한 제1 바이어스 전력보다 낮다. 본 개시내용의 일부 실시예에 따르면, 제3 바이어스 전력은 약 50 와트 내지 약 150 와트 범위이다. 제1 전력(및 제2 전력)에 대한 제3 전력의 비는 예를 들어, 약 0.1 내지 약 0.5 범위일 수도 있다. 트리밍 프로세스에서 바이어스 전력을 감소시키는 것은 등방성 효과를 도입하는 효과를 가져, 하부 더미 게이트 전극부(36B)가 기초(footing)를 갖기보다는 테이퍼진다. 본 개시내용의 일부 실시예에 따르면, 제2 에칭 프로세스의 종료시에, 바이어스 전력이 감소되어 트리밍 프로세스로 끊김 없이 전이되고, 다른 프로세스 조건은 불변 유지된다.
트리밍 프로세스에서, 상부 더미 게이트 전극부(36A)는 보호층(40)에 의해 보호되고, 따라서 트리밍되지 않는다. 상부 더미 게이트 전극부(36A)의 측벽은 따라서 하부 더미 게이트 전극부(36B)보다 더 수직이다. 대안적으로 말하면, 하부 더미 게이트 전극부(36B)의 측벽은 상부 더미 게이트 전극부(36A)의 측벽보다 더 기울어지고/경사져 있다. 프로세스 조건(등방성 효과와 같은)은 더미 게이트 전극층(36)의 하부 부분의 경사각을 조정하도록 조정된다. 예를 들어, 바이어스 전력을 감소시키는 것은 하부 더미 게이트 전극부(36B)의 측벽이 더 경사지게 할 수도 있다.
본 개시내용의 일부 실시예에 따르면, 트리밍 프로세스 후에, 보호층(40)의 잔여부가 예를 들어, 습식 에칭 프로세스 또는 건식 에칭 프로세스에서 제거된다. 본 개시내용의 대안적인 실시예에 따르면, 트리밍 프로세스 후에, 보호층(40)의 잔여부는 제거되지 않고, 도 11a, 도 11b 및 도 11c에 도시되어 있는 프로세스는 보호층(40)의 존재하에 수행된다.
도 10b는 도 10a에 도시되어 있는 구조체의 사시도를 도시하고 있고, 사시도는 도 10a에 도시되어 있는 화살표(37)로 표시된 방향으로부터 얻어진다. 하부 더미 게이트 전극부(36B)의 테이퍼진 측벽은 도 10b에 도시되어 있다.
도 11a, 도 11b 및 도 11c는 게이트 스페이서, 소스/드레인(S/D) 영역, 콘택트 에칭 저지층(Contact Etch Stop Layer: CESL) 및 층간 유전체(Inter-Layer Dielectric: ILD)의 형성 후의 구조체의 사시도 및 단면도를 도시하고 있다. 각각의 프로세스는 도 23에 도시되어 있는 프로세스 흐름에서 프로세스(220)로서 예시되어 있다. 도 11a는 게이트 스페이서(42), 소스/드레인(S/D) 영역(44), CESL(46) 및 ILD(48)의 개략도를 도시하고 있고, 상세는 도 11b 및 도 11C에 도시되어 있는 단면도에서 발견될 수도 있다. 이들 구성요소의 형성 프로세스는 이하의 단락에서 간략하게 설명된다.
먼저, 게이트 스페이서(42)(도 11b 및 도 11c 참조)가 형성된다. 게이트 스페이서(42)는 더미 게이트 전극(36) 및 하드 마스크(38)의 측벽 상에 형성된다(도 10a). 본 개시내용의 일부 실시예에 따르면, 게이트 스페이서(42)는 유전체층(들)을 컨포멀 퇴적하고 이어서 이방성 에칭을 수행하여 유전체층(들)의 수평 부분을 제거하여, 유전체층(들)의 수직 부분을 남겨둠으로써 형성된다. 본 개시내용의 일부 실시예에 따르면, 게이트 스페이서(42)는 실리콘 질화물로 형성되고, 단일층 구조를 가질 수도 있다. 본 개시내용의 대안적인 실시예에 따르면, 게이트 스페이서(42)는 복수의 층을 포함하는 복합 구조를 갖는다. 예를 들어, 게이트 스페이서(42)는 실리콘 산화물층 및 실리콘 산화물층 위의 실리콘 질화물층을 포함할 수도 있다. 더미 게이트 전극(36)과 게이트 스페이서(42)가 조합되어 반도체 핀(32)의 일부 부분을 커버하여, 일부 다른 부분을 커버되지 않은 채로 남겨둔다.
소스/드레인 영역(44)(도 11a)이 이어서 반도체 핀(32)의 노출된 부분에 기초하여 형성된다. 본 개시내용의 일부 실시예에 따르면, 소스/드레인 영역(44)의 형성은 p-형 또는 n-형 소스/드레인 영역을 형성하기 위해, 노출된 반도체 핀(32)을 p-형 또는 n-형 도펀트로 주입하는 것을 포함한다. 본 개시내용의 일부 실시예에 따르면, 소스/드레인 영역(44)의 형성은 반도체 핀(32)의 노출된 부분을 에칭하는 것, 및 각각의 리세스로부터 에피택시 반도체 영역을 재성장하는 것을 포함한다. 결과적인 FinFET가 p-형 FinFET인지 또는 n-형 FinFET인지 여부에 따라, p-형 또는 n-형 불순물이 에피택시의 진행에 따라 인-시튜(in-situ) 도핑될 수도 있다. 예를 들어, 결과적인 FinFET가 p-형 FinFET일 때, 실리콘 게르마늄 붕소(SiGeB), SiGe 등이 성장될 수도 있다. 역으로, 결과적인 FinFET가 n-형 FinFET일 때, 실리콘 인(SiP), 실리콘 탄소 인(SiCP) 등이 성장될 수도 있다. 본 개시내용의 대안적인 실시예에 따르면, 소스/드레인 영역(44)은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP 또는 이들의 조합과 같은 III-V족 화합물 반도체로 형성된다. 에피택시 영역이 리세스를 완전히 충전한 후에, 에피택시 영역은 수평으로 확장하기 시작하고, 파셋(facets)이 형성될 수도 있다. 소스/드레인 영역(44)에 더 많은 p-형 또는 n-형 불순물을 도입하기 위해 주입이 수행될 수도 있다.
다음에, CESL(46)(도 11b 및 도 11c)이 컨포멀 퇴적된다. ILD(48)가 이어서 CESL(46) 상에 형성된다. 이어서, CMP 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스가 수행되어 ILD(48) 및 CESL(46)의 초과 부분을 제거한다. 본 개시내용의 일부 실시예에 따르면, 도 11b 및 도 11c의 결과적인 구조에 도시되어 있는 바와 같이, 평탄화 프로세스는 도 10a에 도시되어 있는 바와 같이 하드 마스크(38)를 제거하고, 더미 게이트 전극층(36)이 노출된다. 본 개시내용의 다른 실시예에 따르면, CMP는 하드 마스크(38) 상에서 저지된다.
도 11b는 도 11a의 라인 11B-11B를 포함하는 수직 평면으로부터 얻어진 단면을 도시하고 있다. 도 11c는 도 11a의 라인 11C-11C를 포함하는 수직 평면으로부터 얻어진 단면을 도시하고 있다. 도 11b 및 도 11c에 도시되어 있는 바와 같이, 게이트 스페이서(42)는 보호층(40)의 외부에 있고 보호층(40)과 접촉한다. 위에서부터 볼 때, 보호층(40)은 더미 하드 마스크(38)(남아 있는 경우) 및 더미 게이트 전극(36)의 상부 부분을 에워싸는 완전한 링을 형성할 수도 있다. 게이트 스페이서(42)는 보호층(40)의 링을 에워싸는 다른 완전한 링을 형성한다. 도 11c의 라인(50)은 반도체 핀(32)의 최상면 레벨을 나타낸다(도 11b). 보호층(40)의 하단부는 일부 실시예에 따라 반도체 핀(32)의 최상면 레벨(50)보다 더 높다.
도 12a, 도 12b 및 도 12c는 더미 게이트 유전체(34) 및 더미 게이트 전극(36)이 대체 게이트 스택(52)으로 대체된 후의 구조체의 사시도 및 단면도를 도시하고 있다. 각각의 프로세스는 도 23에 도시되어 있는 프로세스 흐름에서 프로세스(222)로서 예시되어 있다. 도 12a는 개략도를 도시하고 있고, 일부 상세는 도 12b 및 도 12c에 도시되어 있는 단면도에서 발견될 수도 있다. 도 12b는 도 12a의 라인 12B-12B를 포함하는 수직 평면으로부터 얻어진 단면을 도시하고 있다. 도 12b는 도 12a의 라인 12C-12C를 포함하는 수직 평면으로부터 얻어진 단면을 도시하고 있다.
게이트 스택의 대체에 있어서, 더미 게이트 전극(36)(도 11a, 도 11b 및 도 11c)이 먼저 에칭되어, 보호층(40) 및 게이트 스페이서(42)로 에워싸인 트렌치를 생성한다. 후속 단계에서, 노출된 더미 산화물(34)(도 11b)이 에칭되어 반도체 핀(32)의 일부를 노출시킨다. 보호층(40)은 또한 트렌치를 통해 노출된다. 보호층(40)은 제거되어야 하면, 트렌치로부터 제거될 수도 있다. 다음에, 도 12a에 도시되어 있는 바와 같이, 대체 게이트 스택(52)이 트렌치 내에 형성된다. 대체 게이트 스택(52)은 대체 게이트 유전체(54)(도 12b)를 형성하기 위한 하나 또는 복수의 유전체층, 및 대체 게이트 전극(56)을 형성하기 위한 복수의 도전층을 포함할 수 있다. 본 개시내용의 일부 실시예에 따르면, 게이트 유전체(54)의 형성은 계면(유전체)층을 형성하는 것, 이어서 계면층 위에 고-k 유전체층을 형성하는 것을 포함한다. 계면층은 실리콘 산화물층일 수도 있다. 고-k 유전체층은 계면층 상에 퇴적된다. 본 개시내용의 일부 실시예에 따라, 고-k 유전체층은 약 7.0 초과의 k 값을 가지며, Hf, Al, Zr, La 등의 금속 산화물 또는 실리케이트를 포함할 수도 있다.
대체 게이트 전극(56)은 대체 게이트 유전체(54) 위에 형성된다. 대체 게이트 전극(56)은 TiN, TaN, TaC, TiAl, Co, Ru, Al, Cu, W, 이들의 합금 또는 이들의 다층과 같은 금속 함유 재료로 형성된 복수의 금속 함유층을 포함할 수도 있다. 게이트 유전체(54) 및 게이트 전극(56)의 형성 후에, ILD(48) 위의 게이트 유전체(54) 및 게이트 전극(56)의 과잉의 부분을 제거하기 위해 CMP 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스가 수행된다. FinFET(57)가 따라서 형성된다.
도 12b 및 도 12c에 도시되어 있는 바와 같이, 게이트 스택(52)은 실질적으로 수직 측벽을 갖는 상부 부분(52A) 및 테이퍼진 하부 부분(52B)을 갖는다. 본 개시내용의 일부 실시예에 따르면, 보호층(40)은 FinFET(57) 내에 잔류한다. 또한, 보호층(40)은 게이트 유전체(54)(고-k 유전체 재료와 같은) 및 게이트 스페이서(42) 중 어느 하나 또는 모두의 재료와 동일한 재료 또는 상이한 재료로 형성될 수도 있다.
도 12b를 참조하면, 게이트 스택(52)은 또한 게이트 유전체(54)의 측벽인 측벽(52A')을 포함한다. 각각의 측벽(52A')은 상부 부분(52A1') 및 하부 부분(52A2')을 포함하며, 모두 실질적으로 직선일 수도 있다. 상부 부분(52A1')은 제1 경사각(θ1)을 갖는다. 상부 부분(52A1')은 예를 들어, 수직이거나 실질적으로 수직일 수 있고, 경사각(θ1)은 약 2° 미만 또는 약 1° 미만이다. 하부 부분(52A2')은 제2 경사각(θ2)을 갖는다. 하부 부분(52A2')은 1도 초과 또는 약 3도 초과인 경사각(θ2)을 갖고 경사진다. 본 개시내용의 일부 실시예에 따르면, 경사각(θ2)은 약 3도 내지 약 10도 범위이다. 경사각(θ2)은 경사각(θ1)보다 크고, 차이(θ2-θ1)는 1도 초과, 가능하게는 약 3° 초과이다. 경사각 차이(θ2-θ1)는 또한 약 3도 내지 약 10도의 범위일 수도 있다.
도 12c를 참조하면, 게이트 스택(52)은 또한 게이트 유전체(54)의 측벽인 측벽(52A'')을 포함한다. 각각의 측벽(52A")은 상부 부분(52A1") 및 하부 부분(52A2")을 포함하며, 모두 실질적으로 직선일 수도 있다. 상부 부분(52A1")은 제1 경사각(θ1')을 갖는다. 하부 부분(52A2")은 제2 경사각(θ2')을 갖는다. 경사각(θ1, θ2, θ1', θ2')은, 경사각(θ1, θ2)이 반도체 핀(32)의 길이 방향에 수직인 수직 평면에서 관찰되고, 경사각(θ1', θ2')은 반도체 핀(32)의 길이 방향에 평행한 수직 평면에서 관찰된다는 것을 제외하고는, 모두 게이트 스택(52)의 측벽의 경사각이다. 경사각(θ1', θ2')은 대응하는 경사각(θ1, θ2)과 실질적으로 동일한 범위 내에 있을 수도 있다. 경사각(θ1, θ1')은 서로 동일하거나 또는 서로 약간 상이할 수도 있다. 경사각(θ2, θ2')은 서로 동일하거나 또는 서로 약간 상이할 수도 있다.
도 12c는 또한 상이한 레벨에서 측정된 게이트 스택(52)의 3개의 치수(W1, W2, W3)를 도시하고 있다. 폭(W2)은 보호층(40)의 하단부에서 측정된다. 게이트 스택(52)의 상단부는 라운딩될 수도 있기 때문에, 상부 폭(W1)은 게이트 스택(52)의 측벽이 이미 직선인 레벨에서 측정될 수도 있다. 예를 들어, 상부 폭(W1)은 보호층(40)의 상단부에서 또는 보호층(40)의 상단부보다 5 nm 아래의 레벨에서 측정될 수도 있다. 하부 폭(W3)은(도 13에 도시되어 있는 바와 같이) 충전 금속(텅스텐 또는 코발트)의 최하점에서 또는 게이트 스택(52)의 최하점보다 약 10 nm 높은 레벨에서 측정될 수도 있다. 폭(W1, W2)은 실질적으로 동일할 수도 있는 데, 예를 들면, 그 차이(W1-W2)의 절대값은 약 3 Å 미만 또는 약 1 Å 미만이다. 폭(W1, W2)은 폭(W3) 초과일 수도 있는 데, 예를 들어 폭(W1-W3) 및 폭(W2-W3)은 약 3 Å 초과 또는 약 5 Å 초과일 수도 있다. 폭(W1-W3) 및 (W2-W3)은 또한 약 3 Å 내지 약 10 Å의 범위일 수도 있다.
도 12c는 높이(H1, H2, H3)를 도시하고 있다. 높이(H1)는 보호층(40)의 높이이다. 높이(H2)는 반도체 핀(32)의 상단부 바로 위에 있는 게이트 스택의 부분의 높이이고, 레벨(50)은 핀(32)의 상단부의 레벨을 표시한다. 높이(H3)는 게이트 스택(52)의 높이이다. 본 개시내용의 일부 실시예에 따르면, H2는 높이(H1)보다 크고(도 12c에 도시되어 있는 바와 같이), 같거나, 작다(도 21c에 도시되어 있는 바와 같이). 높이(H1, H2)는 높이(H3)보다 작다. 높이(H1)는 약 5 Å 내지 약 2,000 Å의 범위일 수도 있다. 높이(H2)는 약 5 Å 내지 약 2,000 Å의 범위일 수도 있고, 또한 약 100 Å 내지 약 500 Å의 범위일 수도 있다. 높이(H3)는 약 5 Å 내지 약 2,000 Å의 범위일 수도 있고, 또한 약 300 Å 내지 약 700 Å의 범위일 수도 있다.
도 13은 게이트 스택(52) 및 보호층(40)의 더 상세한 도면을 도시하고 있다. 게이트 스택(52)은 게이트 유전체(54), 복수의 금속층(56A), 및 금속층(56A)의 하부 부분 위의 충전 금속(56B)을 포함한다. 금속층(56A)은 확산 배리어, 일함수층, 접착층 등을 포함할 수도 있다. 충전 금속(56B)은 텅스텐 또는 코발트로 형성될 수도 있다.
도 14a, 도 14b, 도 14c 및 도 14d는 게이트 스택(52)의 측벽의 가능한 개략적인 프로파일을 도시하고 있다. 도 14a 및 도 14b는 도 12c에 대응하는 단면도를 반영하고 있다. 도 14c 및 도 14d는 도 12b의 좌측 부분에 대응하는 단면도를 반영하고 있다. 도 14a 및 도 14c에서, 게이트 스택(52)의 상부 부분은 직선형 및 수직이고, 게이트 스택(52)의 하부 부분은 직선형이며 연속적으로 테이퍼져서 가늘어진다. 도 14b 및 도 14d에서, 게이트 스택(52)의 하부 부분은 일반적으로 테이퍼진 프로파일을 갖고, 전체 하부 부분은 상부 부분보다 더 좁다. 그러나, 레벨(58)에서, 게이트 스택(52)은 네크를 갖고, 레벨(58)보다 더 낮은 게이트 스택(52)의 일부 부분은 레벨(58)에서의 폭보다 큰 폭을 갖는다. 레벨(58)에서의 네크가 또한 도 13에 도시되어 있다.
도 15a 및 도 15b 내지 도 21a, 도 21b 및 도 21c는 대안적인 실시예에 따른 FinFET의 형성에서의 중간 스테이지의 단면도를 도시하고 있다. 이들 실시예는 더미 게이트 유전체(34)가 노출된 후에 더미 게이트 전극층의 제1 에칭 프로세스가 저지되는 것을 제외하고는, 도 1 내지 도 12a/도 12b/도 12c의 실시예와 유사하다. 달리 설명되지 않으면, 이들 실시예에서 구성요소의 재료 및 형성 방법은 도 1 내지 도 12a, 도 12b, 및 도 12c에 도시되어 있는 실시예에서와 유사한 도면 부호에 의해 나타내는 유사한 구성요소와 본질적으로 동일하다. 도 15a/15b 내지 도 21a/21b/21c에 도시되어 있는 구성요소의 형성 프로세스 및 재료에 관한 상세는 도 1 내지 도 12a/12b/12c에 도시되어 있는 실시예의 설명에서 발견될 수도 있다.
이들 실시예의 초기 단계는 도 1 내지 6a 및 6b에 도시되어 있는 것과 본질적으로 동일하고, 결과적인 구조체는 도 15a 및 도 15b에 도시되어 있고, 이들은 도 6a 및 도 6b에 각각 도시되어 있는 것과 유사하다. 다음에, 도 16a 및 도 16b에 도시되어 있는 바와 같이, 상부 더미 게이트 전극부(36A)가 에칭된다. 에칭은 더미 게이트 유전체(34)의 최상면보다 낮은 레벨에서 저지되고, 반도체 핀(32)의 최상면보다 낮을 수도 있다. 이에 따라, 더미 게이트 유전체(34)의 최상면 및 측벽이 노출된다. 본 개시내용의 일부 실시예에 따르면, 미에칭된 하부 부분(36B)의 높이(H4)는 더미 게이트 전극층(36)의 전체 높이(H5)의 약 20%보다 작아 결과적인 게이트 스택의 하부 부분을 위한 충분한 공간이 테이퍼지게 한다.
후속 스테이지는 도 8a/8b 내지 12a/12b/12c에 도시되어 있는 것과 본질적으로 동일하다. 예를 들어, 도 17a 및 도 17b에서, 보호층(40)은 컨포멀층으로서 형성된다. 도 18a 및 도 18b에서, 보호층(40)의 수평 부분은 에칭에 의해 제거되어, 그 아래에 있는 하부 더미 게이트 전극부(36B)가 노출되게 된다. 하부 더미 게이트 전극부(36B)는 이어서 STI 영역(30)이 노출될 때까지 에칭된다. 에칭 프로세스는 도 9a 및 도 9b를 참조하여 설명된 것과 본질적으로 동일하다. 다음에, 도 19a 및 도 19b에 도시되어 있는 바와 같이, 트리밍 프로세스가 수행되어, 하부 게이트 전극부(36B)가 테이퍼지게 된다. 도 20a, 도 20b 및 도 20c는 게이트 스페이서(42), 소스/드레인 영역(44), CESL(46) 및 ILD(48)의 형성 후의 사시도 및 단면도를 도시하고 있다. 도 20a, 도 20b 및 도 20c에 도시되어 있는 구조체는 보호층(40)의 하단부가 반도체 핀(32)의 최상면보다 낮은 것을 제외하고는 도 11a, 도 11b 및 도 11c에 도시되어 있는 것과 유사하다. 결과적인 FinFET(57)는 또한 도 15에 도시되어 있는 것과 유사하다.
도 21a, 도 21b 및 도 21c는 대체 게이트 스택(52)이 형성된 후의 사시도 및 단면도를 도시하고 있다. 도 21a, 도 21b 및 도 21c에 도시되어 있는 구조체는, 보호층(40)의 하단부가 반도체 핀(32)의 최상면[및 최상면 레벨(50)]보다 낮은 것을 제외하고는, 도 12a, 도 12b 및 도 12c에 도시되어 있는 것과 유사하다.
도 22a, 도 22b, 도 22c 및 도 22b는 게이트 스택(52)의 측벽의 개략적인 프로파일을 도시하고 있다. 도 22a 및 도 22b는 도 21c에 대응하는 단면도를 반영하고 있다. 도 22c 및 도 22d는 도 21b의 좌측 부분에 대응하는 단면도를 반영하고 있다. 도 22a 및 도 22c에서, 게이트 스택(52)의 상부 부분은 직선형 및 수직이고, 게이트 스택(52)의 하부 부분은 직선형이며 연속적으로 테이퍼져서 가늘어진다. 도 22b 및 도 22d에서, 게이트 스택(52)의 하부 부분은 일반적으로 테이퍼진 프로파일을 갖고, 전체 하부 부분은 상부 부분보다 더 좁다. 그러나, 레벨(58')에서, 게이트 스택(52)은 네크를 갖고, 레벨(58')보다 더 낮은 게이트 스택(52)의 일부 부분은 레벨(58')에서의 폭보다 큰 폭을 갖는다.
설명된 실시예는 FinFET를 예로서 사용하지만, 본 개시내용의 개념은 평면 트랜지스터와 같은 다른 트랜지스터에 즉시 적용 가능하다는 것을 알 수 있다. 예를 들어, 평면 트랜지스터의 더미 게이트 전극층의 패터닝은 전술된 바와 같은 에칭 프로세스를 채택할 수도 있고, 결과적인 대체 게이트 스택의 하부 부분은 테이퍼진 프로파일을 가질 수도 있다.
본 개시내용의 실시예는 몇몇 유리한 특징을 갖는다. 게이트 스택의 하부 부분은 소스/드레인 영역과 동일한 레벨일 수도 있기 때문에, 테이퍼진 하부 부분을 갖는 게이트 스택을 형성함으로써, 게이트 스택과 FinFET의 이웃하는 소스/드레인 영역 사이의 거리가 증가된다. 이에 따라, 게이트 스택과 소스/드레인 영역 사이에서 발생할 수도 있는 누설 전류가 감소된다. 더욱이, 게이트 스택과 소스/드레인 영역 사이의 기생 커패시턴스가 감소된다.
본 개시내용의 일부 실시예에 따르면, 방법은 반도체 영역 위에 더미 게이트 전극층을 형성하는 단계, 더미 게이트 전극층 위에 마스크 스트립을 형성하는 단계, 및 더미 게이트 전극층의 상부 부분을 패터닝하기 위해 마스크 스트립을 제1 에칭 마스크로서 사용하여 제1 에칭 프로세스를 수행하는 단계를 포함한다. 더미 게이트 전극층의 상부 부분의 잔여 부분은 더미 게이트 전극의 상부 부분을 형성한다. 방법은 더미 게이트 전극의 상부 부분의 측벽 상에 보호층을 형성하는 단계, 및 더미 게이트 전극의 하부 부분을 형성하기 위해 더미 게이트 전극층의 하부 부분에 제2 에칭 프로세스를 수행하는 단계를 포함하고, 보호층과 마스크 스트립이 조합되어 제2 에칭 마스크로서 사용된다. 더미 게이트 전극 및 그 아래에 있는 더미 게이트 유전체는 대체 게이트 스택으로 대체된다. 실시예에서, 더미 게이트 전극층의 하부 부분은, 더미 게이트 전극층 아래에 있는 격리 영역이 드러날 때까지 하부 부분을 에칭하는 것; 및 더미 게이트 전극의 하부 부분을 테이퍼진 프로파일을 갖도록 트리밍하는 것을 포함하는 프로세스에서 에칭된다. 실시예에서, 더미 게이트 전극의 상부 부분의 측벽은 실질적으로 직선형이고, 더미 게이트 전극의 하부 부분의 측벽은 더미 게이트 전극의 상부 부분보다 더 기울어져 있다. 실시예에서, 반도체 영역은 반도체 핀의 서로 반대편에 있는 측들 상의 격리 영역의 최상면보다 높게 돌출되는 반도체 핀을 포함하고, 더미 게이트 전극의 상부 부분과 하부 부분의 계면은 반도체 핀의 최상면보다 더 높다. 실시예에서, 반도체 영역은 반도체 핀의 서로 반대편에 있는 측들 상의 격리 영역의 최상면보다 높게 돌출되는 반도체 핀을 포함하고, 더미 게이트 전극의 상부 부분과 및 하부 부분의 계면은 반도체 핀의 최상면보다 낮다. 실시예에서, 대체 후에, 대체 게이트 스택은 보호층에 에워싸인다. 실시예에서, 방법은 보호층을 제거하는 단계를 더 포함한다. 실시예에서, 방법은 보호층 및 더미 게이트 전극을 그 내에 매립하도록 층간 유전체를 형성하는 단계를 더 포함하고, 대체하는 단계는 층간 유전체 내에 트렌치를 형성하기 위해 더미 게이트 전극을 에칭하는 단계; 및 트렌치로부터 보호층을 제거하는 단계를 포함한다.
본 개시내용의 일부 실시예에 따르면, 방법은 반도체 기판 내로 연장되는 격리 영역을 형성하는 단계; 격리 영역보다 높게 돌출되는 반도체 핀을 형성하는 단계; 상기 반도체 핀 상에 더미 게이트 유전체를 형성하는 단계; 상기 더미 게이트 유전체 위에 더미 게이트 전극층을 형성하는 단계; 더미 게이트 전극층의 상부 부분에 제1 에칭 프로세스를 수행하는 단계로서, 제1 에칭 프로세스는 더미 게이트 전극층의 하부 부분의 최상면이 더미 게이트 전극층의 최상면과 바닥면 사이의 중간 레벨에 있을 때 저지되는 것인, 제1 에칭 프로세스를 수행하는 단계; 보호층을 퇴적하는 단계; 보호층의 수평 부분을 제거하는 단계로서, 보호층의 수직 부분이 더미 게이트 전극층의 잔여 상부 부분을 에워싸는 것인, 보호층의 수평 부분을 제거하는 단계; 및 더미 게이트 전극층의 하부 부분을 에칭하기 위해 제2 에칭 프로세스를 수행하는 단계로서, 보호층은 제2 에칭 프로세스 동안 더미 게이트 전극층의 잔여 상부 부분을 보호하는 것인, 제2 에칭 프로세스를 수행하는 단계를 포함한다. 실시예에서, 방법은 더미 게이트 전극층의 잔여 상부 부분과 잔여 하부 부분 및 더미 게이트 유전체를 대체 게이트 스택으로 대체하는 단계를 더 포함한다. 실시예에서, 보호층은 대체 게이트 스택의 측벽과 접촉하는 측벽을 갖는다. 실시예에서, 방법은 보호층을 제거하는 단계를 더 포함한다. 실시예에서, 제1 에칭 프로세스가 저지될 때, 더미 게이트 유전체는 더미 게이트 전극층의 하부 부분 내에 매립된다. 실시예에서, 제1 에칭 프로세스가 저지될 때, 더미 게이트 유전체가 노출된다. 실시예에서, 방법은 게이트 스페이서를 형성하는 단계를 더 포함하고, 보호층은 게이트 스페이서의 바닥면보다 높은 바닥면을 갖는다.
본 개시내용의 일부 실시예에 따르면, 디바이스는 반도체 핀; 반도체 핀의 최상면 및 측벽 상의 게이트 스택; 상기 게이트 스택의 서로 반대편에 있는 측들 상의 부분들을 포함하는 게이트 스페이서; 게이트 스페이서와 게이트 스택 사이의 보호층으로서, 보호층은 게이트 스페이서의 바닥면보다 높은 바닥면을 갖는 것인, 보호층; 및 게이트 스택의 서로 반대편에 있는 측들 상의 소스 영역 및 드레인 영역을 포함한다. 실시예에서, 보호층의 바닥면은 반도체 핀의 최상면보다 높다. 실시예에서, 보호층의 바닥면은 반도체 핀의 최상면보다 낮다. 실시예에서, 보호층은 게이트 스페이서의 재료와는 상이한 재료로 형성된다. 실시예에서, 보호층은 게이트 스택의 서로 반대편에 있는 측들 상의 부분들을 포함하고, 게이트 스페이서는 게이트 스택 및 보호층을 포함하는 조합된 영역의 서로 반대편에 있는 측들 상의 부분을 포함한다.
상기에는 당 기술 분야의 숙련자들이 본 개시내용의 양태를 더 양호하게 이해할 수도 있도록 다수의 실시예의 특징을 개략 설명하였다. 당 기술 분야의 숙련자들은 이들이 본 명세서에 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 성취하기 위해 다른 프로세스 및 구조를 설계하거나 수정하기 위한 기초로서 본 개시내용을 즉시 사용할 수도 있다는 것을 이해해야 한다. 당 기술 분야의 숙련자들은 또한 이러한 등가의 구성이 본 개시내용의 사상 및 범주로부터 벗어나지 않는다는 것과, 이들이 본 개시내용의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변경, 대체, 및 변형을 행할 수도 있다는 것을 또한 인식해야 한다.
실시예들
실시예 1. 방법에 있어서,
반도체 영역 위에 더미 게이트 전극층을 형성하는 단계;
상기 더미 게이트 전극층 위에 마스크 스트립(mask strip)을 형성하는 단계;
상기 더미 게이트 전극층의 상부 부분을 패터닝하기 위해 상기 마스크 스트립을 제1 에칭 마스크로서 사용하여 제1 에칭 프로세스를 수행하는 단계로서, 상기 더미 게이트 전극층의 상부 부분의 잔여 부분이 더미 게이트 전극의 상부 부분을 형성하는 것인, 상기 제1 에칭 프로세스를 수행하는 단계;
상기 더미 게이트 전극의 상부 부분의 측벽들 상에 보호층을 형성하는 단계;
상기 더미 게이트 전극의 하부 부분을 형성하기 위해 상기 더미 게이트 전극층의 하부 부분에 제2 에칭 프로세스를 수행하는 단계로서, 상기 보호층과 상기 마스크 스트립이 조합되어 제2 에칭 마스크로서 사용되는 것인, 상기 제2 에칭 프로세스를 수행하는 단계; 및
상기 더미 게이트 전극 및 그 아래에 있는 더미 게이트 유전체를 대체 게이트 스택으로 대체하는 단계를 포함하는 방법.

실시예 2. 실시예 1에 있어서, 상기 더미 게이트 전극층의 하부 부분은 프로세스에서 에칭되고, 상기 프로세스는,
상기 더미 게이트 전극층 아래에 있는 격리 영역이 드러날 때까지 상기 하부 부분을 에칭하는 것; 및
상기 더미 게이트 전극의 하부 부분을 테이퍼진 프로파일(tapered profile)을 갖도록 트리밍(trimming)하는 것을 포함하는 것인 방법.

실시예 3. 실시예 1에 있어서, 상기 더미 게이트 전극의 상부 부분의 측벽들은 직선형이고, 상기 더미 게이트 전극의 하부 부분의 측벽들은 상기 더미 게이트 전극의 상부 부분보다 더 기울어지는 것인 방법.

실시예 4. 실시예 1에 있어서, 상기 반도체 영역은 반도체 핀을 포함하고 상기 반도체 핀은 상기 반도체 핀의 서로 반대편에 있는 측들 상의 격리 영역들의 최상면들보다 높게 돌출되며, 상기 더미 게이트 전극의 상부 부분과 하부 부분의 계면은 상기 반도체 핀의 최상면보다 높은 것인 방법.

실시예 5. 실시예 1에 있어서, 상기 반도체 영역은 반도체 핀을 포함하고 상기 반도체 핀은 상기 반도체 핀의 서로 반대편에 있는 측들 상의 격리 영역들의 최상면들보다 높게 돌출되며, 상기 더미 게이트 전극의 상부 부분과 하부 부분의 계면은 상기 반도체 핀의 최상면보다 낮은 것인 방법.

실시예 6. 실시예 1에 있어서, 상기 대체하는 단계 후에, 상기 대체 게이트 스택은 상기 보호층에 의해 에워싸이는 것인 방법.

실시예 7. 실시예 1에 있어서, 상기 보호층을 제거하는 단계를 더 포함하는 방법.

실시예 8. 실시예 1에 있어서, 상기 보호층 및 그 내부에 있는 상기 더미 게이트 전극 위에 층간 유전체를 형성하는 단계를 더 포함하고, 상기 대체하는 단계는,
상기 층간 유전체 내에 트렌치를 형성하기 위해 상기 더미 게이트 전극을 에칭하는 단계; 및
상기 트렌치로부터 상기 보호층을 제거하는 단계를 포함하는 것인 방법.

실시예 9. 방법에 있어서,
반도체 기판 내로 연장되는 격리 영역들을 형성하는 단계;
상기 격리 영역들보다 높게 돌출되는 반도체 핀을 형성하는 단계;
상기 반도체 핀 상에 더미 게이트 유전체를 형성하는 단계;
상기 더미 게이트 유전체 위에 더미 게이트 전극층을 형성하는 단계;
상기 더미 게이트 전극층의 상부 부분에 제1 에칭 프로세스를 수행하는 단계로서, 상기 제1 에칭 프로세스는 상기 더미 게이트 전극층의 하부 부분의 최상면이 상기 더미 게이트 전극층의 최상면과 바닥면 사이의 중간 레벨에 있을 때 저지되는 것인, 상기 제1 에칭 프로세스를 수행하는 단계;
보호층을 퇴적하는 단계;
상기 보호층의 수평 부분들을 제거하는 단계로서, 상기 보호층의 수직 부분이 상기 더미 게이트 전극층의 잔여 상부 부분을 에워싸는 것인, 상기 보호층의 수평 부분들을 제거하는 단계; 및
상기 더미 게이트 전극층의 하부 부분을 에칭하기 위해 제2 에칭 프로세스를 수행하는 단계로서, 상기 보호층은 상기 제2 에칭 프로세스 동안 상기 더미 게이트 전극층의 잔여 상부 부분을 보호하는 것인, 상기 제2 에칭 프로세스를 수행하는 단계를 포함하는 방법.

실시예 10. 실시예 9에 있어서, 상기 더미 게이트 전극층의 잔여 상부 부분과 잔여 하부 부분 및 상기 더미 게이트 유전체를 대체 게이트 스택으로 대체하는 단계를 더 포함하는 방법.

실시예 11. 실시예 10에 있어서, 상기 보호층은 상기 대체 게이트 스택의 측벽들과 접촉하는 측벽들을 갖는 것인 방법.

실시예 12. 실시예 9에 있어서, 상기 보호층을 제거하는 단계를 더 포함하는 방법.

실시예 13. 실시예 9에 있어서, 상기 제1 에칭 프로세스가 저지될 때, 상기 더미 게이트 유전체는 상기 더미 게이트 전극층의 하부 부분에 매립되는 것인 방법.

실시예 14. 실시예 9에 있어서, 상기 제1 에칭 프로세스가 저지될 때, 상기 더미 게이트 유전체는 노출되는 것인 방법.

실시예 15. 실시예 9에 있어서, 게이트 스페이서를 형성하는 단계를 더 포함하고, 상기 보호층은 상기 게이트 스페이서의 바닥면보다 더 높은 바닥면을 갖는 것인 방법.

실시예 16. 디바이스에 있어서,
반도체 핀;
상기 반도체 핀의 최상면 및 측벽들 상의 게이트 스택;
상기 게이트 스택의 서로 반대편에 있는 측들 상의 부분들을 포함하는 게이트 스페이서;
상기 게이트 스페이서와 상기 게이트 스택 사이의 보호층으로서, 상기 보호층은 상기 게이트 스페이서의 바닥면보다 높은 바닥면을 갖는 것인, 상기 보호층; 및
상기 게이트 스택의 서로 반대편에 있는 측들 상의 소스 영역 및 드레인 영역을 포함하는 디바이스.

실시예 17. 실시예 16에 있어서, 상기 보호층의 바닥면은 상기 반도체 핀의 최상면보다 높은 것인 디바이스.

실시예 18. 실시예 16에 있어서, 상기 보호층의 바닥면은 상기 반도체 핀의 최상면보다 낮은 것인 디바이스.

실시예 19. 실시예 16에 있어서, 상기 보호층은 상기 게이트 스페이서의 재료와는 상이한 재료로 형성되는 것인 디바이스.

실시예 20. 실시예 16에 있어서, 상기 보호층은 상기 게이트 스택의 서로 반대편에 있는 측들 상의 부분들을 포함하고, 상기 게이트 스페이서는 상기 게이트 스택 및 상기 보호층을 포함하는 조합된 영역의 서로 반대편에 있는 측들 상의 부분들을 포함하는 것인 디바이스.

Claims (20)

  1. 방법에 있어서,
    반도체 영역 위에 더미 게이트 전극층을 형성하는 단계;
    상기 더미 게이트 전극층 위에 마스크 스트립(mask strip)을 형성하는 단계;
    상기 더미 게이트 전극층의 상부 부분을 패터닝하기 위해 상기 마스크 스트립을 제1 에칭 마스크로서 사용하여 제1 에칭 프로세스를 수행하는 단계로서, 상기 더미 게이트 전극층의 상부 부분의 잔여 부분이 더미 게이트 전극의 상부 부분을 형성하는 것인, 상기 제1 에칭 프로세스를 수행하는 단계;
    상기 더미 게이트 전극의 상부 부분의 측벽들 상에 보호층을 형성하는 단계;
    상기 더미 게이트 전극의 하부 부분을 형성하기 위해 상기 더미 게이트 전극층의 하부 부분에 제2 에칭 프로세스를 수행하는 단계로서, 상기 보호층과 상기 마스크 스트립이 조합되어 제2 에칭 마스크로서 사용되는 것인, 상기 제2 에칭 프로세스를 수행하는 단계; 및
    상기 더미 게이트 전극 및 그 아래에 있는 더미 게이트 유전체를 대체 게이트 스택으로 대체하는 단계를 포함하는 방법.
  2. 제1항에 있어서, 상기 더미 게이트 전극층의 하부 부분은 프로세스에서 에칭되고, 상기 프로세스는,
    상기 더미 게이트 전극층 아래에 있는 격리 영역이 드러날 때까지 상기 하부 부분을 에칭하는 것; 및
    상기 더미 게이트 전극의 하부 부분을 테이퍼진 프로파일(tapered profile)을 갖도록 트리밍(trimming)하는 것을 포함하는 것인 방법.
  3. 제1항에 있어서, 상기 더미 게이트 전극의 상부 부분의 측벽들은 직선형이고, 상기 더미 게이트 전극의 하부 부분의 측벽들은 상기 더미 게이트 전극의 상부 부분보다 더 기울어지는 것인 방법.
  4. 제1항에 있어서, 상기 반도체 영역은 반도체 핀을 포함하고 상기 반도체 핀은 상기 반도체 핀의 서로 반대편에 있는 측들 상의 격리 영역들의 최상면들보다 높게 돌출되며, 상기 더미 게이트 전극의 상부 부분과 하부 부분의 계면은 상기 반도체 핀의 최상면보다 높은 것인 방법.
  5. 제1항에 있어서, 상기 반도체 영역은 반도체 핀을 포함하고 상기 반도체 핀은 상기 반도체 핀의 서로 반대편에 있는 측들 상의 격리 영역들의 최상면들보다 높게 돌출되며, 상기 더미 게이트 전극의 상부 부분과 하부 부분의 계면은 상기 반도체 핀의 최상면보다 낮은 것인 방법.
  6. 제1항에 있어서, 상기 대체하는 단계 후에, 상기 대체 게이트 스택은 상기 보호층에 의해 에워싸이는 것인 방법.
  7. 제1항에 있어서, 상기 보호층을 제거하는 단계를 더 포함하는 방법.
  8. 제1항에 있어서, 상기 보호층 및 그 내부에 있는 상기 더미 게이트 전극 위에 층간 유전체를 형성하는 단계를 더 포함하고, 상기 대체하는 단계는,
    상기 층간 유전체 내에 트렌치를 형성하기 위해 상기 더미 게이트 전극을 에칭하는 단계; 및
    상기 트렌치로부터 상기 보호층을 제거하는 단계를 포함하는 것인 방법.
  9. 방법에 있어서,
    반도체 기판 내로 연장되는 격리 영역들을 형성하는 단계;
    상기 격리 영역들보다 높게 돌출되는 반도체 핀을 형성하는 단계;
    상기 반도체 핀 상에 더미 게이트 유전체를 형성하는 단계;
    상기 더미 게이트 유전체 위에 더미 게이트 전극층을 형성하는 단계;
    상기 더미 게이트 전극층의 상부 부분에 제1 에칭 프로세스를 수행하는 단계로서, 상기 제1 에칭 프로세스는 상기 더미 게이트 전극층의 하부 부분의 최상면이 상기 더미 게이트 전극층의 최상면과 바닥면 사이의 중간 레벨에 있을 때 저지되는 것인, 상기 제1 에칭 프로세스를 수행하는 단계;
    보호층을 퇴적하는 단계;
    상기 보호층의 수평 부분들을 제거하는 단계로서, 상기 보호층의 수직 부분이 상기 더미 게이트 전극층의 잔여 상부 부분을 에워싸는 것인, 상기 보호층의 수평 부분들을 제거하는 단계; 및
    상기 더미 게이트 전극층의 하부 부분을 에칭하기 위해 제2 에칭 프로세스를 수행하는 단계로서, 상기 보호층은 상기 제2 에칭 프로세스 동안 상기 더미 게이트 전극층의 잔여 상부 부분을 보호하는 것인, 상기 제2 에칭 프로세스를 수행하는 단계를 포함하는 방법.
  10. 방법에 있어서,
    폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층에 제1 에칭 프로세스를 수행하는 단계로서, 상기 제1 에칭 프로세스의 결과로서 상기 폴리실리콘층의 잔류하는 부분은 폴리실리콘 스트립을 형성하고, 상기 제1 에칭 프로세스는,
    상기 폴리실리콘층의 상부 부분을 에칭하는 것;
    상기 폴리실리콘층의 상부 부분의 잔류하는 부분의 상부 표면 및 측벽들 상에 보호층을 형성하는 것; 및
    상기 보호층이 형성된 이후, 상기 폴리실리콘층의 하부 부분을 에칭하는 것을 포함하는 것인, 상기 제1 에칭 프로세스를 수행하는 단계;
    상기 폴리실리콘 스트립의 하부 부분의 측벽들이 제2 에칭 프로세스 전보다 더 테이퍼지게(tapered) 되도록 상기 폴리실리콘 스트립에 상기 제2 에칭 프로세스를 수행하는 단계로서, 상기 폴리실리콘 스트립의 상부 부분은 상기 제2 에칭 프로세스로부터 보호되는 것인, 상기 제2 에칭 프로세스를 수행하는 단계; 및
    상기 폴리실리콘 스트립을 내부에 임베딩(embed)하는 유전체층들을 형성하는 단계
    를 포함하는 방법.
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