KR20210053155A - 핀-전계-효과 트랜지스터 디바이스 및 그 형성 방법 - Google Patents

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KR20210053155A
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Abstract

반도체 디바이스를 형성하는 방법은, 기판 위에 돌출된 핀을 형성하는 단계; 상기 핀의 대향 측면들 상에 분리 영역들을 형성하는 단계; 상기 핀 위에 더미 게이트를 형성하는 단계; 상기 분리 영역들에 근접한 상기 더미 게이트의 하부 부분의 두께를 감소시키는 단계 - 상기 두께를 감소시킨 후에, 상기 더미 게이트의 하부 부분의 대향 측벽들 사이의 거리는 상기 더미 게이트가 상기 분리 영역들을 향하여 연장됨에 따라 감소함 - ; 상기 두께를 감소시킨 후에, 적어도 상기 더미 게이트의 하부 부분의 대향 측벽들을 따라 게이트 충전 물질을 형성하는 단계; 상기 더미 게이트의 측벽을 따라 그리고 상기 게이트 충전 물질의 측벽들을 따라 게이트 스페이서들을 형성하는 단계; 및 상기 더미 게이트를 금속 게이트로 대체하는 단계를 포함한다.

Description

핀-전계-효과 트랜지스터 디바이스 및 그 형성 방법{FIN FIELD-EFFECT TRANSISTOR DEVICE AND METHOD OF FORMING THE SAME}
본 출원은 2019년 10월 29일자로 출원된 "상향식 더미 게이트를 통한 새로운 MG 형성 방법(Novel Method of MG Formation Through Bottom-Up Dummy Gate)"이라는 명칭의 미국 임시 특허 출원 번호 제62/927,577호에 대한 우선권을 주장하며, 이 출원은 그 전문이 본 명세서에 참조로 포함된다.
반도체 산업은 다양한 전자 부품(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 지속적인 개선으로 인하여 급속한 성장을 경험하였다. 대부분의 경우 집적 밀도의 이러한 개선은 최소 피처 크기의 반복적인 감소에서 비롯되었고, 더 많은 부품이 주어진 영역 내에 통합될 수 있다.
FinFET(Fin Field-Effect Transistor) 디바이스는 집적 회로에서 일반적으로 사용되고 있다. FinFET 디바이스는 기판으로부터 돌출된 반도체 핀을 포함하는 3 차원 구조를 갖는다. FinFET 디바이스의 전도성 채널 내에서 전하 캐리어의 흐름을 제어하도록 구성된 게이트 구조물은 반도체 핀 주위를 둘러싼다. 예를 들어, 삼중 게이트 FinFET 디바이스에서, 게이트 구조물은 반도체 핀의 3 개의 측면을 감싸고, 이에 의해 반도체 핀의 3 개의 측면에 전도성 채널을 형성한다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라 다양한 피처들이 규모에 맞게 그려지지 않는다는 점에 유의해야 한다. 실제로, 다양한 피처의 치수는 논의의 명확성을 위하여 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시 예에 따른 FinFET 디바이스의 사시도를 도시한다.
도 2-4, 5a, 5b, 6, 7a-7d, 8a, 8b, 9a, 9b, 10a, 10b, 11a, 11b, 12a, 12b, 13a, 13b, 14a, 14b 및 15a-15c는 실시 예에 따른 다양한 제조 스테이지에서의 FinFET 디바이스(100)의 단면도를 도시한다.
도 16a, 16b, 17a, 17b, 18a, 18b, 19a 및 19b는 실시 예에서 다양한 제조 스테이지에서의 FinFET 디바이스(100A)의 단면도를 도시한다.
도 20a, 20b, 21a 및 21b는 실시 예에서 다양한 제조 스테이지에서의 FinFET 디바이스(100B)의 단면도를 도시한다.
도 22a, 22b 및 23a-23c는 실시 예에서 다양한 제조 스테이지에서의 FinFET 디바이스(100C)의 다양한 도면을 도시한다.
도 24a, 24b 및 24c는 일부 실시 예에서 FinFET 디바이스의 게이트 전극의 다양한 실시 예의 단면도를 도시한다.
도 25-30은 실시 예에서,다양한 제조 스테이지에서의 FinFET 디바이스(200)의 부분의 단면도를 도시한다.
도 31은 실시 예에서 FinFET 디바이스(200A)의 부분의 단면도를 도시한다.
도 32는 실시 예에서 FinFET 디바이스(200B)의 부분의 단면도를 도시한다.
도 33은 일부 실시 예에 따른 반도체 디바이스 형성 방법의 흐름도를 도시한다.
다음의 개시는 본 발명의 상이한 피처를 구현하기 위한 많은 상이한 실시 예 또는 예를 제공한다. 본 개시를 단순화하기 위하여 부품 및 배열의 특정 예가 아래에 설명된다. 이들은 물론 예일 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제2 피처 위에(over) 또는 제2 피처 상에(on) 제1 피처를 형성하는 것은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시 예들을 포함할 수 있으며, 또한 추가 피처가 제1 피처 및 제2 피처 사이에 형성되어, 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있는 실시 예들을 포함할 수 있다.
또한, "아래(beneath)", "아래(below)", "하부(lower)", "위(above)" "상부(upper)" 등과 같은 공간적으로 상대적인 용어는 도면들에 도시된 바와 같이 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)간의 관계를 설명하기 위해 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방위뿐만 아니라 사용 중 또는 작동 중인 디바이스의 상이한 방위를 포함하도록 의도된다. 장치는 달리 지향될 수도 있고(90 도 회전되거나 다른 방향으로 회전될 수도 있음), 본 명세서에서 사용된 공간적으로 상대적인 기술어(descriptor)는 이에 따라 유사하게 해석될 수 있다.
본 개시의 실시 예는 FinFET 디바이스를 형성하는 맥락에서, 특히 FinFET 디바이스를 위한 대체 게이트(예를 들어, 금속 게이트)를 형성하는 맥락에서 논의된다.
일부 실시 예들에서, 더미 게이트는 분리 영역들 사이에 배치된 핀 위에 형성된다. 더미 게이트의 하부 부분(lower portion)은 그 후 씨닝(thinning)되어, 더미 게이트의 하부 부분이 분리 영역을 향하여 연장됨에 따라 더미 게이트의 하부 부분의 두께가 감소한다. 다음으로, 더미 게이트의 적어도 하부 부분 상에 게이트 충전 물질이 형성되고, 더미 게이트 전극의 측벽을 따라 그리고 게이트 충전 물질의 측벽을 따라 스페이서가 형성된다. 게이트 스페이서가 형성된 후에, 더미 게이트 전극 및 게이트 충전 물질의 적어도 부분이 제거되어, 게이트 스페이서 사이에 개구를 형성하고, 개구에 금속 게이트 구조물이 형성된다.
도 1은 FinFET(30)의 예를 사시도로 도시한다. FinFET(30)는 기판(50) 및 기판(50) 위로 돌출된 핀(64)을 포함한다. 분리 영역(62)이 핀(64)의 대향(opposing) 측면 상에 형성되고, 핀(64)은 분리 영역(62) 위에 돌출된다. 게이트 유전체(66)는 측벽을 따라 그리고 핀(64)의 상단 표면(top surface) 위에 있고, 게이트 전극(68)은 게이트 유전체(66) 위에 있다. 소스/드레인 영역(80)은 핀(64) 내에 그리고 게이트 유전체(66)와 게이트 전극(68)의 대향 측면 상에 있다. 도 1은 또한 이후 도면에서 사용되는 참조 단면을 도시한다. 단면 B-B는 FinFET(30)의 게이트 전극(68)의 종축을 따라 연장된다. 단면 A-A는 단면 B-B에 수직이며 핀(64)의 종축을 따라 그리고 예를 들어, 소스/드레인 영역(80) 사이의 전류 흐름의 방향으로 있다. 단면 C-C는 단면 B-B와 평행하고 소스/드레인 영역(80)을 가로질러 있다. 단면 D-D는 단면 A-A와 평행하며 핀(64)의 외부에 (예를 들어, 2 개의 인접한 핀 사이에) 있다. 후속 도면은 명확성을 위하여 이들 참조 단면을 참조한다.
도 2-4, 5a, 5b, 6, 7a-7d, 8a, 8b, 9a, 9b, 10a, 10b, 11a, 11b, 12a, 12b, 13a, 13b, 14a, 14b, 15a, 15b, 도 15c는 실시 예에 따른 다양한 제조 스테이지에서의 FinFET 디바이스(100)의 다양한 단면도를 도시한다. FinFET 디바이스(100)는 도 1의 FinFET(30)와 유사하지만 다수의 핀 및 다수의 게이트 구조물을 갖는다. 본 명세서의 논의를 통하여, 동일한 숫자이지만 상이한 문자를 갖는 도면(예를 들어, 도 5a 및 도 5b)은 동일한 처리 스테이지에서 FinFET 디바이스의 상이한 뷰를 지칭한다. 도 2-4 및 5a는 단면 B-B를 따라 FinFET 디바이스(100)의 단면도를 도시한다. 도 5b, 6 및 7a는 단면 D-D를 따라 FinFET 디바이스(100)의 단면도를 도시한다. 도 7b, 7c 및 7d는 각각 단면 B-B, A-A 및 C-C를 따라 단면도를 도시한다. 도 8a, 9a, 10a, 11a, 12a, 13a, 14a 및 15a는 단면 D-D를 따라 FinFET 디바이스(100)의 단면도를 도시하고, 도 8b, 9b, 10b, 11b, 12b, 13b, 14b 및 15b는 단면 A-A를 따라 FinFET 디바이스(100)의 단면도를 도시한다. 도 15c는 도 15a의 부분을 확대한 뷰이다.
도 2는 기판(50)의 단면도를 도시한다. 기판(50)은 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판일 수 있고, (예를 들어, p 형 또는 n 형 도펀트로) 도핑되거나 도핑되지 않을 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 물질 층을 포함한다. 절연체 층은, 예를 들어 매립 산화물(buried oxide, BOX) 층, 실리콘 옥사이드 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 또한 사용될 수 있다. 일부 실시 예들에서, 기판(50)의 반도체 물질은 실리콘; 게르마늄; 탄화 규소, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
도 3을 참조하면, 도 2에 도시된 기판(50)은 예를 들어 포토리소그래피 및 에칭 기술을 사용하여 패터닝된다. 예를 들어, 패드 산화물 층(52) 및 위에 가로 놓인(overlying) 패드 질화물 층(56)과 같은 마스크 층이 기판(50) 위에 형성된다. 패드 산화물 층(52)은 예를 들어 열 산화 공정을 이용하여 형성된 실리콘 옥사이드을 포함하는 박막일 수 있다. 패드 산화물 층(52)은 기판(50)과 위에 가로 놓인 패드 질화물 층(56) 사이의 접착 층으로서 작용할 수 있다. 일부 실시 예에서, 패드 질화물 층(56)은 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 실리콘 카본나이트라이드 등 또는 이들의 조합으로 형성되고, 예로서, 저압 화학 기상 성막(low-pressure chemical vapor deposition, LPCVD) 또는 플라즈마 강화 화학 기상 성막(plasma enhanced chemical vapor deposition, PECVD)을 사용하여 형성될 수 있다.
마스크 층은 포토리소그래피 기법을 사용하여 패터닝될 수 있다. 일반적으로, 포토리소그래피 기법은 성막되고, 조사(노출)되며, 포토레지스트 물질의 일부를 제거하기 위하여 현상되는 포토레지스트 물질(도시되지 않음)를 이용한다. 나머지 포토레지스트 물질은 이 예에서 마스크 층과 같은 하부 물질을 에칭과 같은 후속 처리 단계로부터 보호한다. 이 예에서, 포토레지스트 물질은 도 3에 도시된 바와 같이 패터닝된 마스크(58)를 형성하기 위하여 패드 산화물 층(52) 및 패드 질화물 층(56)을 패터닝하는데 사용된다.
패터닝된 마스크(58)는 이어서 트렌치(61)를 형성하기 위하여 기판(50)의 노출된 부분을 패터닝하는데 사용되어, 이에 의해 도 3에 도시된 바와 같이 인접한 트렌치(61) 사이에 반도체 핀(64)(예를 들어, 64A 및 64B)을 정의한다. 일부 실시 예에서, 반도체 핀(64)은 예를 들어 반응성 이온 에칭(reactive ion etch, RIE), 중성 빔 에칭(neutral beam etch, NBE) 등 또는 이들의 조합을 사용하여 기판(50)에서 트렌치를 에칭함으로써 형성된다. 에칭 공정은 이방성일 수 있다. 일부 실시 예에서, 트렌치(61)는 (상단에서 볼 때) 서로 평행한 스트립일 수 있고 서로에 대해 가까이 이격될 수 있다. 일부 실시 예에서, 트렌치(61)는 연속적이고 반도체 핀(64)을 둘러쌀 수 있다. 반도체 핀(64)은 또한 이하 핀(64)으로 지칭될 수도 있다. 비제한적인 예로서 2 개의 핀(64)이 도 3에 도시되어 있다. 다른 수의 핀이 또한 가능하며 본 개시의 범위 내에 포함되도록 완전히 의도된다.
핀(64)은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀(64)은 이중 패터닝 또는 다중 패터닝 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피와 자체 정렬 공정을 결합하여, 예를 들어 단일 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴이 생성될 수 있게 한다. 예를 들어, 일 실시 예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자체 정렬 공정을 사용하여 패터닝된 희생 층과 함께 형성된다. 이어서 희생 층이 제거되고, 그 후 나머지 스페이서 또는 맨드릴(mandrel)이 핀을 패터닝하는데 사용될 수 있다.
도 4는 분리 영역(62)을 형성하기 위하여 이웃하는 반도체 핀(64) 사이에 절연 물질의 형성을 도시한다. 절연 물질은 실리콘 옥사이드와 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있고, 고밀도 플라즈마 화학 기상 성막(high density plasma chemical vapor deposition, HDP-CVD), 유동성 CVD(flowable CVD, FCVD)(예를 들어, 원격 플라즈마 시스템에서의 CVD 기반 물질 성막 및 산화물과 같은 다른 물질로 변환하기 위한 후 경화(post curing)) 등 또는 이들의 조합에 의해 형성될 수 있다. 다른 절연 물질 및/또는 다른 형성 공정이 사용될 수 있다. 도시된 실시 예에서, 절연 물질은 FCVD 공정에 의해 형성된 실리콘 옥사이드이다. 절연 물질이 일단 형성되면 어닐링 공정이 수행될 수 있다. CMP(chemical mechanical polish)와 같은 평탄화 공정은 임의의 과잉 절연 물질을 제거하고, 분리 영역(62)의 상단 표면 및 동일 평면 상의(도시되지 않음) 반도체 핀(64)의 상단 표면을 형성할 수 있다. 패터닝된 마스크(58)(도 3 참조)는 또한 평탄화 공정에 의해 제거될 수 있다.
일부 실시 예에서, 분리 영역(62)은 분리 영역(62)과 기판(50)/반도체 핀(64) 사이의 계면에서 라이너, 예를 들어, 라이너 산화물(도시되지 않음)을 포함한다. 일부 실시 예에서, 라이너 산화물은 기판(50)과 분리 영역(62) 사이의 계면에서 결정 결함을 감소시키기 위하여 형성된다. 유사하게, 라이너 산화물은 또한 반도체 핀(64)과 분리 영역(62) 사이의 계면에서 결정 결함을 감소시키기 위하여 사용될 수 있다. 라이너 산화물(예를 들어, 실리콘 옥사이드)은 기판(50)의 표면 층의 열 산화를 통하여 형성된 열 산화물일 수 있지만, 라이너 산화물을 형성하기 위하여 다른 적절한 방법이 또한 사용될 수 있다.
다음에, 분리 영역(62)은 얕은 트렌치 분리(shallow trench isolation, STI) 영역(62)을 형성하기 위하여 리세스된다. 분리 영역(62)은 반도체 핀(64)의 상부 부분(upper portion)이 이웃하는 STI 영역(62) 사이에서 돌출되도록 리세스된다. STI 영역(62)의 상단 표면은 (도시된 바와 같이) 평평한 표면, 볼록한 표면, 오목한 표면(예를 들어 디싱) 또는 이들의 조합을 가질 수 있다. STI 영역(62)의 상단 표면은 적절한 에칭에 의해 평탄하고 볼록하고/하거나 오목하게 형성될 수 있다. 분리 영역들(62)은 분리 영역들(62)의 물질에 대해 선택적인 것과 같은 허용 가능한 에칭 공정을 사용하여 리세스될 수 있다. 예를 들어, 건식 에칭 또는 dHF(dilute hydrofluoric) 산을 사용하는 습식 에칭이 분리 영역(62)을 리세스하기 위하여 수행될 수 있다.
도 2 내지 4는 핀(64)을 형성하는 실시 예를 도시하지만, 핀은 다양한 상이한 공정에서 형성될 수 있다. 예를 들어, 기판(50)의 상단 부분은 형성될 반도체 디바이스의 의도된 유형(예를 들어, N 형 또는 P 형)에 적합한 에피택셜 물질과 같은 적절한 물질로 대체될 수 있다. 그 후, 에피택셜 물질이 상단에 있는 기판(50)은 에피택셜 물질을 포함하는 반도체 핀(64)을 형성하도록 패터닝된다.
다른 예로서, 유전체 층이 기판의 상단 표면 위에 형성될 수 있으며; 트렌치는 유전체 층을 통하여 에칭될 수 있고; 호모에피택셜 구조물은 트렌치에서 에피택셜 성장될 수 있으며; 유전체 층은 호모에피택셜 구조물이 유전체 층으로부터 돌출되어 핀을 형성하도록 리세스될 수 있다.
또 다른 예에서, 유전체 층은 기판의 상단 표면 위에 형성될 수 있으며; 트렌치는 유전체 층을 통하여 에칭될 수 있고; 헤테로에피택셜 구조물은 기판과 상이한 물질을 사용하여 트렌치에서 에피택셜 성장될 수 있으며; 유전체 층은 헤테로에피택셜 구조물이 유전체층으로부터 돌출되어 핀을 형성하도록 리세스될 수 있다.
에피택셜 물질(들) 또는 에피택셜 구조물들(예를 들어, 헤테로에피택셜 구조물들 또는 호모에피택셜 구조물들)이 성장되는 실시 예들에서, 성장된 물질(들) 또는 구조물들은 성장 동안 인시투(in situ) 도핑될 수 있으며, 이전 및 추후 주입(implantation)을 제거할 수 있지만, 인시투 및 주입 도핑이 함께 사용될 수 있다. 또한, PMOS 영역의 물질과 상이한 NMOS 영역의 물질을 에피택셜 성장시키는 것이 유리할 수 있다. 다양한 실시 예에서, 핀(64)은 실리콘 게르마늄(SixGe1-x, 여기서 x는 0과 1 사이일 수 있음), 실리콘 카바이드, 순수한 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 또는 등을 포함할 수 있다. 예를 들어, III-V 화합물 반도체를 형성하기 위하여 이용 가능한 물질은 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만 이에 제한되지는 않는다.
도 5a 및 5b는 반도체 핀(64) 위에 더미 게이트 구조물(75)의 형성을 도시한다. 더미 게이트 구조물(75)은 일부 실시 예에서 게이트 유전체(66)(더미 게이트 유전체라고도 함) 및 게이트 전극(68)(또한 더미 게이트 전극 또는 더미 게이트로 지칭될 수도 있음)을 포함한다. 더미 게이트 구조물(75) 위에 마스크(70)가 형성될 수 있다. 더미 게이트 구조물(75)을 형성하기 위하여, 유전체 층이 반도체 핀(64) 상에 형성된다. 유전체 층은 예를 들어 실리콘 옥사이드, 실리콘 나이트라이드, 이들의 다중 층 등일 수 있고, 성막되거나 열적으로 성장될 수 있다.
유전체 층 위에 게이트 층이 형성되고, 게이트 층 위에 마스크 층이 형성된다. 게이트 층은 유전체 층 위에 성막된 후, 예를 들어 CMP에 의해 평탄화될 수 있다. 마스크 층은 게이트 층 위에 성막될 수 있다. 게이트 층은 예를 들어 폴리실리콘으로 형성될 수 있지만, 다른 물질이 또한 사용될 수 있다. 마스크 층은 예를 들어 실리콘 나이트라이드 등으로 형성될 수 있다.
층들(예를 들어, 유전체 층, 게이트 층 및 마스크 층)이 형성된 후, 마스크 층은 마스크(70)를 형성하기 위하여 허용 가능한 포토리소그래피 및 에칭 기법을 사용하여 패터닝될 수 있다. 마스크(70)의 패턴은 그 후 게이트 전극(68) 및 게이트 유전체(66)를 각각 형성하기 위하여 허용 가능한 에칭 기법에 의해 게이트 층 및 유전체 층으로 전사될 수 있다. 게이트 전극(68) 및 게이트 유전체(66)는 반도체 핀(64)의 각각의 채널 영역을 커버한다. 게이트 전극(68)은 또한 각각의 반도체 핀(64)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
도 5a의 예에서 게이트 유전체(66)는 (예컨대, 핀(64)의 물질의 열 산화에 의해) 핀(64) 위에 (예컨대, 핀(64)의 상단 표면 및 측벽 위에) 형성되지만 STI 영역(62) 위에는 형성되지 않는 것으로 도시되어 있다. 다른 실시 예에서, 게이트 유전체(66)는 핀(64) 위에 그리고 STI 영역(62) 위에 형성(예를 들어, 성막)될 수 있다. 예를 들어, 게이트 유전체(66)는 핀(64A)으로부터 핀(64B)으로 연속적으로 연장될 수 있다. 이들 및 다른 변형은 본 개시의 범위 내에 포함되도록 완전히 의도된다. 도 5b는 단면 D-D를 따라 대응하는 단면도를 도시한다. 비제한적인 예로서 2 개의 더미 게이트 구조물(75)이 도 5b에 도시되어 있다. 다른 수의 더미 게이트 구조물이 또한 가능하며 본 개시의 범위 내에 포함되도록 완전히 의도된다.
도 6 및 도 7a는 분리 영역(62)에 근접한 더미 게이트 구조물(75)의 하부 부분의 두께를 감소시키기 위한 씨닝 공정을 도시한다. 도 6에서, 보호 층(71)은 마스크(70) 위에 그리고 게이트 전극(68)의 상부 부분 위에 형성되는 반면, 게이트 전극(68)의 하부 부분은 보호 층(71)에 의해 노출된다. 보호 층(71)은 게이트 전극(68)의 물질와 상이한 물질로 형성되어, 후속 에칭 공정에서 보호 층(71)은 하부 층들(예를 들어, 게이트 전극(68)의 상부 부분)의 에칭을 방지하거나 감소시킨다. 보호 층(71)은 PECVD 또는 원자 층 성막(atomic layer deposition, ALD)과 같은 적절한 성막 공정에 의해 형성된 실리콘 옥사이드 층 또는 실리콘 나이트라이드 층과 같은 유전체 층일 수 있지만, 탄소 계 코팅과 같은 다른 적합한 물질이 또한 보호 층(71)으로서 사용될 수 있다. 보호 층(71)을 형성하기 위하여 임의의 적합한 물질이 사용될 수 있음을 이해하면서, 이하의 논의에서 보호 층(71)을 유전체 층(71)으로 지칭할 수 있다.
도 6은 또한 핀(64)을 가상으로(in phantom) 도시하는데, 핀(64)이 도 6의 단면에 있지 않기 때문이다. 도 6의 예에서, 유전체 층(71)은 게이트 전극(68)의 상부 부분 위에 형성되고, 상부 부분은 핀(64)의 상부 표면(64U) 위에 배치되는 반면, 상부 표면(64U) 아래에 배치된 게이트 전극(68)의 하부 부분은 유전체 층(71)에 의해 노출된다(예를 들어, 커버되지 않는다). 따라서, 유전체 층(71)의 성막 공정은 깊이 선택성(depth-selective) 성막 공정으로 지칭될 수 있다. 이러한 깊이 선택성 성막 공정은 인접한 핀들(64) 사이의 작은 공간의 결과일 수 있다. 반도체 제조 공정이 계속 발전함에 따라, 피처 크기는 계속 축소된다. 두 개의 인접한 핀(64) 사이의 거리는 너무 작아서 그러한 작은 공간에서 성막 공정의 성막 속도가 낮아질 수 있다. 결과적으로, 유전체 층(71)이 형성되고 있을 때, 핀(64) 위에 있는 게이트 전극(68)의 상부 부분의 측벽은 성막된 유전체 층(71)에 의해 커버된다. 반대로, 게이트 전극(68)의 하부 부분의 측벽을 따라 형성되는 유전체 층(71)은 거의 없거나 전혀 없다.
도 6에서 유전체 층(71)의 위치는 단지 비제한적인 예이다. 예를 들어, 유전체 층(71)은 핀(64)의 상부 표면(64U) 아래로 연장될 수 있고, 핀(64)의 상부 표면(64U)과 분리 영역(62)의 상부 표면 사이의 위치에서 멈출 수 있다. 일부 실시 예에서 게이트 전극(68)의 하부 부분의 측벽은 또한 유전체 층(71)에 의해 커버되지만, 게이트 전극(68)의 하부 부분 위의 유전체 층(71)의 두께는 게이트 전극(68)의 상부 부분 위의 유전체 층(71)의 두께보다 작다. 예를 들어, 게이트 전극(68)이 분리 영역(62)을 향하여 연장됨에 따라 유전체 층(71)의 두께는 연속적으로 감소할 수 있다. 결과적으로, 후속 에칭 공정에서, 게이트 전극(68)의 하부 부분은 게이트 전극(68)의 상부 부분보다 더 많이 소모된다(예를 들어, 에칭된다).
다음으로, 도 7a에서, 게이트 전극(68)의 하부 부분(68L)(예를 들어, 핀(64)의 상부 표면(64U) 아래의 부분)의 두께(T)를 감소시키기 위하여 에칭 공정이 수행된다. 에칭 공정은 일부 실시 예에서, 게이트 전극(68)의 물질(예를 들어, 폴리실리콘)에 선택적인 에칭제를 사용한다. 게이트 전극(68)의 하부 부분을 제거하기 위하여 이방성 에칭 공정(예를 들어, 플라즈마 에칭 공정)과 같은 적절한 에칭 공정이 사용될 수 있다. 플라즈마 에칭이 사용되는 실시 예에서, 플라즈마 에칭 공정의 측면 에칭 속도는 예를 들어 게이트 전극(68)의 측벽 프로파일을 제어하기 위하여 플라즈마 에칭 공정의 바이어스 전력을 조정함으로써, 조정된다. 다른 실시 예에서, 습식 에칭 공정이 수행되어 게이트 전극(68)의 하부 부분을 제거한다.
도 7a에 도시된 바와 같이, 에칭 공정 후, 게이트 전극(68)의 하부 부분(68L)의 외부 부분이 제거되므로, 하부 부분(68L)에서 게이트 전극(68)의 두께(T)가 감소된다. 도 7a에 도시된 바와 같이, 하부 부분(68L)의 측벽은 기판(50)의 상부 표면에 대해 기울어져서(sloped)(예를 들어, 기울어져서(slanted)), 게이트 전극(68)의 하부 부분(68L)이 분리 영역(62)을 향하여 연장됨에 따라 하부 부분(68L)의 대향 측벽 사이의 거리는 감소한다. 다시 말해서, 도 7a의 단면도에서, 게이트 전극이 분리 영역(62)을 향하여 연장됨에 따라 게이트 전극(68)은 테이퍼 오프된다(taper off). 도 7a의 예에서, 게이트 전극(68)의 상부 부분(예를 들어, 핀(64)의 상부 표면(64U) 위의 부분)의 대향 측벽은 직선이어서(예를 들어, 기판(50)의 상부 표면에 수직이어서), 상부 부분에서 게이트 전극(68)의 두께(T)는 동일하게 유지된다(예를 들어, 실질적으로 균일한 두께를 가진다).
일부 실시 예에서, 유전체 층(71)은 게이트 전극(68)의 하부 부분을 씨닝하기 위하여 에칭 공정에 의해 제거(예를 들어, 완전히 제거)된다. 다른 실시 예에서, 게이트 전극(68)의 하부 부분을 씨닝하는 에칭 공정이 수행된 후에 유전체 층(71)은 다른 적절한 에칭 공정에 의해, 예를 들어 유전체 층(71)의 물질에 선택적 에칭제를 사용하여 제거된다.
도 7b 및 7c는 게이트 전극(68)의 하부 부분이 씨닝된 후, 단면 B-B 및 A-A를 따라 FinFET 디바이스(100)의 단면도를 각각 도시한다. 도 7d는 단면 C-C를 따라 FinFET 디바이스(100)의 단면도를 도시한다. 더미 게이트 구조물(75)은 단면 C-C에 있지 않으므로 도 7d에 도시되지 않았음을 유의한다.
도 9a, 9b, 10a, 10b, 11a, 11b, 12a, 12b, 13a, 13b, 14a, 14b 및 15a-15c는 실시 예에 따른 FinFET 디바이스(100)로부터의 추가 처리 단계를 도시한다. 간단함을 위하여 모든 피처가 이 도면들에 나와 있는 것은 아니다. 예를 들어, 기판(50)은 도면에 도시되지 않았다. 후속 도면과의 비교를 용이하게 하기 위하여, 도 7a 및 7c의 FinFET 디바이스(100)의 (단순화된) 단면도가 각각 도 8a 및 8b에 도시되어 있다.
다음으로, 도 9a 및 9b에서, 게이트 충전 물질(73)이 도 8a 및 8b의 FinFET 디바이스(100) 위에 형성된다. 게이트 충전 물질(73)은 게이트 전극(68)의 하부 부분(68L) 사이의 공간을 채운다. 게이트 충전 물질(73)은 또한 더미 게이트 구조물(75)의 측벽을 따라 형성될 수 있다. 게이트 충전 물질(73)은 CVD, PECVD, ALD, 또는 플라즈마 강화 ALD(plasma-enhanced ALD, PEALD)와 같은 적절한 성막 공정을 사용하여 상향식으로 형성될 수 있다. 일부 실시 예에서, 게이트 충전 물질(73)은 후속 처리에서 제거되므로, 게이트 충전 물질(73)은 또한 더미 게이트 충전 물질로 지칭될 수도 있다. 도시된 실시 예에서, 게이트 충전 물질(73)은 게이트 전극(68)의 물질에 대해 에칭 선택성을 제공하는(예를 들어, 상이한 에칭 속도를 갖는) 적절한 물질로 형성되어, 게이트 전극(68) 및 게이트 충전 물질(73)은 후속 처리에서 2 개의 상이한 에칭 공정에서 제거된다. 자세한 내용은 아래에서 논의된다. 게이트 충전 물질(73)의 예시적인 물질은 실리콘 게르마늄(SiGe), 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON), 실리콘 옥시카본나이트라이드(SiOCN), 실리콘 카바이드(SiC), 실리콘 옥시카바이드(SiOC) 또는 실리콘 옥사이드(SiO) 등을 포함한다.
다음으로, 도 10a 및 10b에서, 게이트 충전 물질(73)의 부분들(예를 들어, 게이트 전극(68)의 경계 또는 측벽 외부에 배치된 부분들)을 제거하기 위하여 플라즈마 에칭 공정과 같은 이방성 에칭 공정이 수행된다. 게이트 충전 물질(73)의 부분들을 제거하기 위하여 플라즈마 에칭 공정이 사용되는 실시 예에서, 플라즈마 에칭 공정의 측 방향 에칭 속도를 조정하기 위하여 플라즈마 에칭 공정의 바이어스 전압이 튜닝(예를 들어, 조정(ajudst))된다. 도 10a 및 10b의 예에서, 더미 게이트 구조물(75)의 측벽을 따라 배치된 부분 및 더미 게이트 구조물(75) 사이에 배치된 부분과 같은 게이트 충전 물질(73)의 부분이 제거되고, 게이트 충전 물질(73)의 나머지 부분이 더미 게이트 구조물(75)의 측면 범위 내에(예를 들어, 측벽에 의해 정의된 경계 내에) 배치된다. 예를 들어, 게이트 충전 물질(73)은 게이트 전극(68)의 하부 부분(68L) 주위에, 예를 들어, 게이트 전극(68)의 하부 부분(68L) 및 분리 영역(62)의 경사진 측벽들 사이의 공간에 배치된다. 도 10a에서, 게이트 충전 물질(73)의 나머지 부분의 외부 측벽은 게이트 전극(68)의 각각의 측벽과 정렬된다. 다른 실시 예에서, 이방성 에칭 공정 후에, 게이트 충전 물질(73)의 나머지 부분은 더미 게이트 구조물(75)의 전체 측벽을 따라 연장된다(예컨대, 커버한다)(예를 들어, 16a 참조). 도 10b의 단면도에서 이방성 에칭 공정 후에 게이트 전극(66) 위에 게이트 충전 물질(73)이 전혀 남지 않는다는 것을 유의해야 한다.
다음으로, 도 11a 및 11b에서 게이트 스페이서(87)는 더미 게이트 구조물(예를 들어, 68 및 70)의 측벽을 따라 그리고 게이트 충전 물질(73)의 측벽을 따라 형성된다. 게이트 스페이서(87)는 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 실리콘 카본나이트라이드 등 또는 이들의 조합과 같은 질화물로 형성되고, 일부 실시 예에서 예를 들어 열 산화, CVD 또는 다른 적절한 성막 공정을 사용하여 형성될 수 있다. 도시된 실시 예에서, 게이트 스페이서(87)는 게이트 충전 물질(73)의 물질 및 게이트 전극(68)의 물질과는 상이한 물질로 형성된다.
실시 예에서, 게이트 스페이서(87)는 FinFET 디바이스(100) 위에 게이트 스페이서 층을 먼저 컨포멀하게 성막함으로써 형성된다. 다음에, 건식 에칭 공정과 같은 이방성 에칭 공정이 수행되어, 더미 게이트 구조물(75)의 측벽을 따라 그리고 게이트 충전 물질(73)의 측벽을 따라 배치된 게이트 스페이서 층의 제2 부분을 유지하면서 FinFET 디바이스(100)의 상부 표면(예를 들어, 마스크(70)의 상부 표면) 상에 배치된 게이트 스페이서 층의 제1 부분을 제거한다. 이방성 에칭 공정 후에 남아 있는 게이트 스페이서 층의 제2 부분은 게이트 스페이서(87)를 형성한다. 이방성 에칭 공정은 또한 게이트 스페이서 층의 수평 부분을 제거한다.
도 11a 및 11b에 도시된 바와 같은 게이트 스페이서(87)의 형상 및 형성 방법은 단지 비제한적인 예이며, 다른 형상 및 형성 방법이 가능하다. 이들 및 다른 변형은 본 개시의 범위 내에 포함되도록 완전히 의도된다.
다음에, 소스/드레인 영역(80)은 더미 게이트 구조물(75)의 대향 측면 상의 핀(64)의 내에/위에 형성된다. 소스/드레인 영역(80)은 핀(64) 내에 리세스를 형성한 다음, 금속-유기 CVD(metal-organic CVD, MOCVD), 분자 빔 에피택시(molecular beam epitaxy, MBE), 액상 에피택시(liquid phase epitaxy, LPE), 기상 에피택시(vapor phase epitaxy, VPE), 선택적 에피택셜 성장(selective epitaxial growth, SEG) 등 또는 이들의 조합과 같은 적절한 방법을 사용하여 물질을 리세스에서 에피택셜 성장시킴으로써 형성된다. 게이트 스페이서(87)의 경계(예를 들어, 측벽) 외부에 배치된 게이트 유전체(66)는 소스/드레인 영역(80)을 위한 리세스를 형성하기 위한 공정에 의해 제거된다. 도 11b에 도시된 바와 같이, 에피택셜 소스/드레인 영역(80)은 핀(64)의 각각의 표면으로부터 상승된(예를 들어 핀(64)의 리스세되지 않은 부분 위로 상승된) 표면을 가질 수 있고, 패싯(facet)을 가질 수 있다. 인접한 핀(64)의 소스/드레인 영역(80)은 병합되어 연속적인 에피택셜 소스/드레인 영역(80)을 형성할 수 있다. 일부 실시 예에서, 인접한 핀(64)의 소스/드레인 영역(80)은 서로 병합되지 않고 별도의 소스/드레인 영역(80)으로 유지된다. 일부 실시 예에서, 결과적인 FinFET은 n 형 FinFET이고, 소스/드레인 영역(80)은 실리콘 카바이드(SiC), 실리콘 인(SiP), 인 도핑된 실리콘 탄소(SiCP) 등을 포함한다. 일부 실시 예에서, 결과적인 FinFET는 p 형 FinFET이고, 소스/드레인 영역(80)은 SiGe, 및 붕소 또는 인듐과 같은 p 형 불순물을 포함한다.
에피택셜 소스/드레인 영역(80)은 도펀트로 주입되어 소스/드레인 영역(80)을 형성한 후 어닐링 공정이 뒤따를 수 있다. 주입 공정은 주입 공정으로부터 보호되어야 할 FinFET 디바이스(100)의 영역을 커버하기 위하여 포토레지스트와 같은 마스크를 형성 및 패터닝하는 단계를 포함할 수 있다. 소스/드레인 영역(80)은 약 1E19cm-3 내지 약 1E21cm-3 범위의 불순물(예를 들어, 도펀트) 농도를 가질 수 있다. 붕소 또는 인듐과 같은 P 형 불순물이 P 형 트랜지스터의 소스/드레인 영역(80)에 주입될 수 있다. 인 또는 비소와 같은 N 형 불순물이 N 형 트랜지스터의 소스/드레인 영역(80)에 주입될 수 있다. 일부 실시 예에서, 에피택셜 소스/드레인 영역은 성장 동안 인시추 도핑될 수 있다.
다음으로, 도 12a 및 12b에서, 콘택 에칭 정지 층(contact etch stop layer, CESL)(89)이 도 11a 및 11b에 도시된 구조물 위에 형성된다. CESL(89)은 후속 에칭 공정에서 에칭 정지 층으로서 기능하고, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 또는 이들의 조합 등과 같은 적합한 물질을 포함할 수 있고, CVD, PVD, 또는 이들의 조합 등과 같은 적절한 형성 방법에 의해 형성될 수 있다.
다음으로, 제1 층간 유전체(interlayer dielectric, ILD)(90)가 CESL(89) 위에 그리고 더미 게이트 구조물(75) 위에 형성된다. 일부 실시 예에서, 제1 ILD(90)는 실리콘 옥사이드, 포스포실리케이트 유리(phosphosilicate glass, PSG), 붕규산 유리(borosilicate glass, BSG), 붕소 도핑된 포스포실리케이트 유리(boron-doped phosphosilicate Glass, BPSG), 도핑되지 않은 규산염 유리(undoped silicate glass, USG) 등과 같은 유전체 물질로 형성되며, CVD, PECVD 또는 FCVD와 같은 임의의 적합한 방법에 의해 성막될 수 있다. 마스크(70)를 제거하고 게이트 전극(68) 위에 배치된 CESL(89)의 부분들을 제거하기 위하여 CMP 공정과 같은 평탄화 공정이 수행될 수 있다. 평탄화 공정 후, 제1 ILD(90)의 상단 표면은 일부 실시 예에서 게이트 전극(68)의 상단 표면과 수평을 이룬다.
다음으로, 도 13a, 13b, 14a, 14b, 15a 및 15b에서, 실시 예의 게이트 라스트 공정(때때로 대체 게이트 공정으로 지칭됨)는 더미 게이트 전극(68), 게이트 충전 물질(73) 및 더미 게이트 유전체(66)를 활성 게이트(대체 게이트 또는 금속 게이트로 지칭될 수도 있음) 및 활성 게이트 유전체 물질(들)로 대체하기 위하여 수행된다. 일부 실시 예에서, 대체 게이트 공정 후에 형성된 게이트 구조물은 금속 게이트 구조물 또는 대체 게이트 구조물로 지칭되며, 활성 게이트 유전체가 없는 금속 게이트 구조물의 요소는 금속 게이트로 지칭될 수 있다.
도 13a 및 13b를 참조하면, 더미 게이트 전극(68)은 예를 들어 게이트 전극(68)의 물질에 대해 선택적인(예를 들어, 더 높은 에칭 속도를 갖는) 에칭제를 사용하여 제1 에칭 공정에 의해 제거된다. 습식 에칭 공정 또는 건식 에칭 공정과 같은 적절한 에칭 공정이 제1 에칭 공정으로서 수행될 수 있다. 제1 에칭 공정 후에, 리세스(88)는 각각의 게이트 스페이서(87) 사이에 형성된다. 도 13a(단면 D-D를 따라 단면도)에서, 게이트 충전 물질(73)은 리세스(88)의 바닥(bottom)에 유지되고, 게이트 스페이서(87)의 상부 내부 측벽(예를 들어, 게이트 충전 물질(73)과 대향하는 측벽의 상부 부분)이 노출된다. 도 13b(단면 A-A를 따라 단면도)에서, 게이트 충전 물질(73)은 남지 않으며 더미 게이트 유전체(66)는 리세스(88)에 의해 노출된다.
다음으로, 도 14a 및 15b에서, 제1 에칭 공정이 완료된 후, 예를 들어 게이트 충전 물질(73)에 대해 선택적인 에칭제를 사용하여 게이트 충전 물질(73)을 제거하기 위하여 제2 에칭 공정이 수행된다. (예를 들어, 에칭 화학 물질을 사용하는) 습식 에칭 공정 또는 건식 에칭 공정과 같은 적절한 에칭 공정이 제2 에칭 공정으로서 수행될 수 있다. 실시 예에서, 플라즈마 에칭 공정은 제2 에칭 공정으로서 수행되며, 여기서 플라즈마 공정은 메인 에칭 가스 및 희석 가스(캐리어 가스라고도 함)를 포함하는 가스 공급원을 사용한다. 메인 에칭 가스는 Cl2, HBr, CF4, CHF3, CH2F2, CH3F, C4F6, BCl3, SF6, H2, 또는 이들의 조합 등을 포함할 수 있고, 캐리어 가스는 Ar, He, Ne, 이들의 조합 등과 같은 비활성 가스를 포함한다. 또한, 가스 공급원은 N2, O2, CO2, SO2, CO, SiCl4, 또는 이들의 조합 등을 포함하는 패시베이션 가스를 선택적으로 포함할 수 있다. 패시베이션 가스는 일부 실시 예에서, 예를 들어 제2 에칭 공정 동안 게이트 스페이서(87) 및 제1 ILD(90)에 대한 손상을 유리하게 감소시키거나 회피하기 위하여 제2 에칭 공정의 에칭 선택도를 튜닝하는데 사용된다.
일부 실시 예에서, (제2 에칭 공정으로서 수행되는) 플라즈마 에칭 공정의 전력은 약 10W 내지 약 3000W이고, 플라즈마 에칭 공정의 바이어스 전력은 약 10W 내지 약 3000W이다. 일부 실시 예들에서, 바이어스 전력은 플라즈마 에칭 공정의 측면 에칭 속도를 조정하도록 튜닝된다. 플라즈마 에칭 공정의 압력은 약 1 mTorr 내지 약 800 mTorr이다. 메인 에칭 가스, 희석 가스 및 패시베이션 가스 각각의 유량은 약 10 sccm(standard cubic centimeters per minute) 내지 약 5000 sccm이다. 도 14a 및 14b의 예에서, 플라즈마 에칭 공정 후, 게이트 충전 물질(73)이 리세스(88)로부터 제거되고, 플라즈마 에칭 공정은 또한 리세스(88) 아래의(예를 들어, 바로 아래의) 게이트 유전체(66)의 부분들을 제거한다. 도 14b에 도시된 바와 같이, 게이트 유전체(66)의 나머지 부분은 게이트 스페이서(87) 바로 아래에 배치된다. 일부 실시 예에서, 제2 에칭 공정은 또한 (예를 들어, 오버 에칭으로 인하여) 분리 영역(62)의 상부 부분을 제거하고, 그 결과, 분리 영역(62)은 리세스(88) 아래에 오목한 상부 표면(62U2)을 갖는다. 오목한 상부 표면(62U2)은 제1 에칭 공정 후에 게이트 충전 물질(73)에 의해 커버되지 않은 분리 영역(62)의 상부 표면의 영역에 대응한다(도 13a 참조). 도 14a의 예에서, 분리 영역(62)은 또한 제1 에칭 공정 후 게이트 충전 물질(73)에 의해 커버되는 영역에서 실질적으로 평탄한 상부 표면(62U1)을 가지며, 결과적으로 그 영역(예를 들어, 62U1)에 대해 제2 에칭 공정 동안 에칭이 거의 또는 전혀 수행되지 않았다.
다음으로, 도 15a 및 15b에서, 금속 게이트 구조물(97)(대체 게이트 구조물이라고도 함)이 각각의 리세스(88)에 형성된다. 금속 게이트 구조물(97)은 다층 구조를 갖는다(도 15a 및 도 15b에 도시되지 않지만 도 15c에 도시되어 있음). 도 15c는 도 15a의 영역(77)의 확대도를 도시한다.
도 15c에 도시된 바와 같이, 금속 게이트 구조물(97)은 게이트 유전체 층(94), 배리어 층(96), 일 함수 층(98) 및 게이트 전극(99)을 포함한다. 일부 실시 예에 따르면, 대체 게이트 구조물(97)을 형성하기 위하여 게이트 유전체 층(94)이 핀(64)의 상단 표면 및 측벽 상에, 게이트 스페이서(87)의 측벽 상에 그리고 제1 ILD(90)의 상단 표면(도시되지 않음) 상에서와 같이 리세스(88)에 컨포멀하게 성막된다. 일부 실시 예에서, 게이트 유전체 층(94)은 실리콘 옥사이드, 실리콘 나이트라이드 또는 이들의 다중 층을 포함한다. 다른 실시 예에서, 게이트 유전체 층(94)은 고유전율(high-k) 유전체 물질을 포함하고, 이 실시 예에서, 게이트 유전체 층(94)은 약 7.0보다 큰 k 값을 가질 수 있고, 금속 산화물 또는 Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 실리케이트 및 이들의 조합을 포함할 수 있다. 게이트 유전체 층(94)의 형성 방법은 분자 빔 성막(molecular beam deposition, MBD), 원자 층 성막(atomic layer deposition, ALD), PECVD 등을 포함할 수 있다.
다음에, 배리어 층(96)은 게이트 유전체 층(94) 위에 컨포멀하게 형성된다. 배리어 층(96)은 티타늄 나이트라이드와 같은 전기 전도성 물질을 포함할 수 있지만, 탄탈륨 나이트라이드, 티타늄, 탄탈륨 등과 같은 다른 물질도 대안적으로 이용될 수 있다. 배리어 층(96)은 PECVD와 같은 CVD 공정을 사용하여 형성될 수 있다. 그러나, 스퍼터링, 금속 유기 화학 기상 성막(metal organic chemical vapor deposition, MOCVD) 또는 ALD와 같은 다른 대안적인 공정이 대안적으로 사용될 수 있다.
다음으로, P 형 일 함수 층 또는 N 형 일 함수 층과 같은 일 함수 층(98)이 배리어 층(96) 위의 리세스에 형성된다. P 형 디바이스를 위한 게이트 구조물에 포함될 수 있는 예시적인 P 형 일 함수 금속은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적합한 P 형 일 함수 물질, 또는 이들의 조합을 포함한다. N 형 디바이스를 위한 게이트 구조물에 포함될 수 있는 예시적인 N 형 일 함수 금속은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적합한 N 형 일 함수 물질, 또는 이들의 조합을 포함한다. 일 함수 값은 일 함수 층의 물질 조성과 관련되어 있고, 따라서 일 함수 층의 물질은 형성되어야 할 디바이스에서 목표 임계 전압(Vt)이 달성되도록 일 함수 값을 튜닝하도록 선택된다. 일 함수 층(들)은 CVD, 물리 기상 성막(physical vapor deposition, PVD) 및/또는 다른 적절한 공정에 의해 성막될 수 있다.
다음으로, 시드 층(도시되지 않음)이 일 함수 층(98) 위에 컨포멀하게 형성된다. 시드 층은 구리, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물 등 또는 이들의 조합을 포함할 수 있으며, ALD, 스퍼터링, PVD 등에 의해 성막될 수 있다. 일부 실시 예에서, 시드 층은 금속 층이며, 이는 단일 층 또는 상이한 물질로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있다. 예를 들어, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다.
다음으로, 게이트 전극(99)은 시드 층 위에 성막되고 리세스(88)의 나머지 부분을 채운다. 게이트 전극(99)은 Cu, Al, W 등과 같은 금속 함유 물질, 이들의 조합 또는 이들의 다중 층로 만들어질 수 있고, 예를 들어 전기 도금, 무전 해 도금 또는 다른 적절한 방법에 의해 형성될 수 있다. 게이트 전극(99)의 형성 후에, 게이트 유전체 층(94), 배리어 층(96), 일 함수 층(98), 시드 층, 및 게이트 전극(99)의 초과(excess) 부분을 제거하기 위하여 CMP와 같은 평탄화 공정이 수행될 수 있고, 초과 부분은 제1 ILD(90)의 상단 표면 위에 있다. 따라서, 게이트 유전체 층(94), 배리어 층(96), 일 함수 층(98), 시드 층 및 게이트 전극(99)의 결과적인 나머지 부분은 결과적인 FinFET 디바이스(100)의 대체 게이트 구조물(97)을 형성한다. 분리 영역(62)의 오목한 상부 표면(62U2)(도 14a 참조)으로 인하여, 금속 게이트 구조물(97)의 하부 표면은 예를 들어 도 15a에 도시된 바와 같이 분리 영역(62) 내로 하향 돌출되는 돌출부(protrusion)를 갖도록 만곡된다. 일부 실시 예에서, 돌출부의 폭(W1)은 약 0 옹스트롬 내지 약 3000 옹스트롬(예를 들어, 0 옹스트롬 ≤ W1 ≤ 3000 옹스트롬)이고, 돌출부의 깊이(D1)는 약 0 옹스트롬 내지 약 200 옹스트롬(예를 들어, 0 옹스트롬 ≤ D1 ≤ 200 옹스트롬)이다. 도 15b는 핀(64) 바로 위에 배치된 금속 게이트 구조물(97)의 부분들을 도시한다.
당업자는 게이트 콘택 플러그, 소스/드레인 콘택 플러그 및 인터커넥트 구조물을 형성하기 위한 처리와 같은 추가 처리가 도 15a 및 15b의 처리 단계 후에 수행되어 FinFET 디바이스(100)의 제조를 완료할 수 있음을 쉽게 이해할 것이다. 상세한 설명은 여기에서 논의되지 않는다.
도 16a, 16b, 17a, 17b, 18a, 18b, 19a 및 19b는 실시 예에서 다양한 제조 스테이지에서의 FinFET 디바이스(100A)의 단면도를 도시한다. 도 16a 및 16b의 FinFET 디바이스(100A)는 도 10a 및 10b의 FinFET 디바이스(100)와 유사하지만, 게이트 전극(68)의 측벽을 따라 게이트 충전 물질(73)을 갖는다. 다시 말해서, 도 16a 및 16b의 처리는 도 9a 및 9b의 처리 단계를 따른다. 특히, 도 10a 및 10b와 비교하여, 제2 에칭 공정(예를 들어, 이방성 에칭 공정)의 측면 에칭 속도가 조정(예를 들어, 감소)되어, 더미 게이트 구조물(75)(예를 들어, 68 및 70)의 측벽이 도 16a 및 16b의 게이트 충전 물질(73)의 나머지 부분에 의해 커버(예를 들어, 완전히 커버)된다. 다시 말해서, 게이트 충전 물질(73)의 나머지 부분은 분리 영역(62)으로부터 먼 쪽의 더미 게이트 구조물(75)의 상부 표면으로부터 분리 영역(62)까지 연속적으로 연장된다. 다른 실시 예에서, 도 16a 및 16b에 도시된 게이트 충전 물질(73)의 형상 및 위치는 게이트 충전 물질(73)을 형성하기 위한 상향식(bottom-up) 성막 공정 직후에 형성될 수 있고, 도 16a 및 16b에 도시된 구조물을 형성하기 위하여 게이트 충전 물질(73)을 형성(shape)하기 위하여 추가 에칭 공정이 수행되지 않는다.
다음으로, 도 17a 및 17b에서, 게이트 스페이서(87), 소스/드레인 영역(80), CESL(89) 및 제1 ILD(90)는 도 11a, 11b, 12a 및 12b에 도시된 것과 동일하거나 유사한 처리 단계를 이용하여 형성된다. 마스크(70)를 제거하기 위하여 그리고 게이트 전극(68), 게이트 스페이서(87), CESL(89) 및 제1 ILD(90) 사이의 동일 평면의 상부 표면을 달성하기 위하여 CMP와 같은 평탄화 공정이 다음에 수행될 수 있다.
다음으로, 도 13a 및 13b와 유사하게, 더미 게이트 전극(68)을 제거하기 위하여 제1 에칭 공정이 수행된다. 제1 에칭 공정 후에, 리세스(88)가 형성된다. 도 13a와 비교하여, 게이트 충전 물질(73)의 부분은 게이트 스페이서(87)의 전체 내부 측벽(예를 들어, 게이트 충전 물질(73)과 대향하는 측벽)을 커버한 채로 남겨진다. 다시 말해서, 게이트 충전 물질(73)은 도 17a의 단면도에서 게이트 스페이서(87)의 상부 표면으로부터 분리 영역(62)의 상부 표면으로 연속적으로 연장되고, 도 17b의 단면도에서 게이트 스페이서(87)의 상부 표면으로부터 게이트 유전체(66)의 상부 표면으로 연속적으로 연장된다.
다음으로, 도 18a 및 18b에서, 제2 에칭 공정이 게이트 충전 물질(73)의 부분들을 제거하기 위하여 수행된다. 일부 실시 예에서, 제2 에칭 공정은도 14a 및 14b와 동일하거나 유사한 플라즈마 에칭 공정이다. 플라즈마 에칭 공정의 바이어스 전력은 목표 레벨의 이방성(예를 들어, 목표 레벨의 측면 에칭 속도)을 달성하도록 조정될 수 있다. 도 18a 및 18b에 도시된 바와 같이, 제2 에칭 공정 후에, 게이트 충전 물질(73)의 나머지 부분은 게이트 스페이서(87)의 전체 내부 측벽을 커버한다. 도 18a의 게이트 충전 물질(73)의 나머지 부분은 또다른 게이트 스페이서로서 기능할 수 있다. 도 18a 및 18b의 예에서, 게이트 충전 물질(73)의 나머지 부분의 내부 측벽(73S)은 게이트 충전 물질(73)의 두께가 실질적으로 균일하도록 직선형(예를 들어, 기판의 상부 표면에 수직)이다.
도 18a에서, 도 17a에 노출된 분리 영역(62)의 상부 표면의 중심 영역은 예를 들어 제2 에칭 공정 동안 오버 에칭으로 인하여 만곡된(예를 들어, 오목한) 상부 표면(62U2)을 갖는다는 것을 주목한다. 도 17a에서 게이트 충전 물질(73) 아래에 있는(예를 들어, 커버되는) 분리 영역의 상부 표면(62U1)은 제2 에칭 공정으로부터 보호되기 때문에 실질적으로 평탄하다.
다음으로, 도 19a 및 19b에서, 금속 게이트 구조물(97)이 도 15a 및15b에서와 동일하거나 유사한 처리를 사용하여 리세스(88)를 채우도록 형성된다. 자세한 내용은 여기에서 반복되지 않는다.
도 20a, 20b, 21a 및 21b는 실시 예에서, 다양한 제조 스테이지에서의 FinFET 디바이스(100B)의 단면도를 도시한다. 도 20a 및 20b의 FinFET 디바이스(100B)는 도 14a 및 14b의 FinFET 디바이스(100)와 유사하지만, 제2 에칭 공정 후에 게이트 충전 물질(73)의 하부 부분(73L)이 남겨지도록 조정되는 제2 에칭 공정의 공정 조건을 가진다. 도 20a에서, 리세스(88)에 의해 노출되는 분리 영역(62)의 상부 표면의 영역은 예를 들어 제2 에칭 공정 동안의 오버 에칭으로 인하여 만곡된(예를 들어, 오목한) 상부 표면(62U2)을 갖는다. 게이트 충전 물질(73)의 하부 부분(73L) 아래에 있는(예를 들어, 커버되는) 분리 영역의 상부 표면(62U1)은 제2 에칭 공정으로부터 보호되기 때문에 실질적으로 평탄하다.
다음으로, 도 21a 및 21b에서, 금속 게이트 구조물(97)은 도 15a 및 15b와 동일하거나 유사한 처리를 사용하여 리세스(88)에 형성된다. 도 21a에서, 게이트 충전 물질(73)의 하부 부분(73L)의 폭(W2)은 약 0 옹스트롬 내지 약 500 옹스트롬(예를 들어, 0 옹스트롬 ≤ W2 ≤ 500 옹스트롬)이다. 금속 게이트 구조물(97)의 하부 부분(97L)의 높이와 동일한 하부 부분(73L)의 높이(D2)는 약 0 옹스트롬 내지 약 1000 옹스트롬(예를 들어, 0 옹스트롬 ≤ D2 ≤ 1000 옹스트롬)이다. 도 21a의 도시된 실시 예에서, 금속 게이트 구조물(97)의 상부 부분은 직선 측벽을 가지며, 금속 게이트 구조물(97)의 하부 부분은 경사진 또는 만곡된 측벽을 갖는다는 것을 주목한다. 도 21a에서, 금속 게이트 구조물(97)의 하부 표면은 만곡되어 분리 영역(62) 내로 연장된다.
도 22a, 22b, 23a 및 23B는 실시 예에서 다양한 제조 스테이지에서의 FinFET 디바이스(100C)의 단면도를 도시한다. 도 23c는 도 23a의 영역(79)의 확대도를 도시한다. 도 22a 및 22b의 FinFET 디바이스(100C)는 도 18a 및 18b의 FinFET 디바이스(100A)와 유사하지만, 제2 에칭 공정 후에 게이트 충전 물질(73)의 하부 부분(73L)이 게이트 충전 물질(73)의 상부 부분(73U)보다 두껍도록 조정되는 제2 에칭 공정의 공정 조건을 가진다.
도 22a를 참조하면, 나머지 게이트 충전 물질(73)의 하부 부분(73L)은 나머지 게이트 충전 물질(73)의 상부 부분(73U)보다 두껍다. (예를 들어, 리세스에 대향하는) 나머지 게이트 충전 물질(73)의 하부 부분(73L)의 내부 측벽은 리세스(88)의 중심 축(88C)를 향하여 경사지거나 만곡된다. 상부 부분(73U)의 내부 측벽은 직선형(예를 들어, 기판의 상부 표면에 수직)일 수 있거나 게이트 충전 물질(73)이 분리 영역(62)을 향하여 연장됨에 따라 리세스(88)의 중심 축(88C)을 향하여 경사질 수 있다. 도 22a는 분리 영역(62)의 만곡된(예를 들어, 오목한) 상부 표면(62U2) 및 평탄한 상부 표면(62U1)을 추가로 도시한다.
일부 실시 예에서, 제2 에칭 공정 후, 게이트 충전 물질(73)은 핀 바로 위에 제1 부분을 포함하고(예를 들어, 도 22b의 73 참조), 제1 부분의 두께는 제1 부분이 게이트 스페이서(87)의 상부 표면으로부터 핀(64)의 상부 표면으로 연장됨에 따라 동일하게 유지된다. 게이트 충전 물질(73)은 핀(64)의 제1 측면 상에 제2 부분(예를 들어, 도 22a의 73/73L 참조)을 더 포함하고, 여기서 제2 부분은 분리 영역(62)과 접촉하고, 제2 부분이 분리 영역(62)을 향하여 연장됨에 따라 제2 부분의 두께가 증가한다.
다음으로, 도 23a 및 23b에서, 금속 게이트 구조물(97)이 리세스(88)에 형성된다. 도 23c는 도 23a의 영역(79)의 확대도를 도시한다. 도 23c에 도시된 바와 같이, 금속 게이트 구조물(97)의 바닥 표면은 만곡되어 분리 영역(62) 내로 연장된다. 금속 게이트 구조물(97)의 상부 측벽(97S1)은 직선형일 수 있고, 금속 게이트 구조물(97)의 하부 측벽(97S2)은 금속 게이트 구조물(97)의 중심 축(97C)을 향하여 경사질 수 있다. 하부 측벽(97S2)과 도 19c의 수평선(HL) 사이의 각도(θD)는 약 90 도 미만일 수 있다. 분리 영역(62)과 상부 측벽(97S1)이 하부 측벽(97S2)에 인접한 위치 사이에서 측정된 금속 게이트 구조물(97)의 하부 부분의 높이(D3)는 실시 예에서, 약 0 옹스트롬 내지 약 1000 옹스트롬(예를 들어, 0 옹스트롬 ≤ D3 ≤ 1000 옹스트롬)이다. 게이트 충전 물질(73)과 분리 영역(62) 사이의 계면에서 측정된 게이트 충전 물질(73)의 하부 부분의 두께(W3)는 실시 예에서 약 0 옹스트롬 내지 약 500 옹스트롬(예를 들어, 0 옹스트롬 ≤ W3 ≤ 500 옹스트롬)이다.
도 24a 내지 24c는 단면 D-D를 따라 금속 게이트 구조물(97)의 바닥 부분의 다양한 실시 예의 단면도를 도시한다. 제2 에칭 공정을 조정함으로써(예를 들어, 측면 에칭 속도를 제어하기 위하여 바이어스 전압을 제어함으로써 및/또는 제2 에칭 공정의 선택도를 튜닝함으로써), 게이트 충전 물질(73)의 나머지 부분에 대한 상이한 형상 및/또는 크기(예를 들어, 도 13a, 18a, 20a 및 22a 참조)가 금속 게이트 구조물(97)의 바닥 부분의 형상/크기를 제어하기 위하여 달성될 수 있다. 예를 들어, 도 24a에서, 금속 게이트 구조물(97)의 바닥 부분은 테이퍼 오프되고 만곡된 바닥 표면을 가진다. 도 24b에서, 금속 게이트 구조물(97)은 경사진 측벽을 가지며, 금속 게이트 구조물(97)의 바닥 표면(97B)은 중간에 약간 아치를 갖는다(예를 들어, 위로 구부러진다). 도 24c에서, 금속 게이트 구조물(97)의 바닥 부분은 경사진 측벽 및 편평한 바닥 표면(97B)을 갖는다. 도 24a, 24b 및 24c에서 각각 θg1, θg2 및 θg3으로 표시되는 금속 게이트 구조물(97)의 바닥 표면(97B)과 각각의 측벽(97S) 사이의 각도는 약 90 도보다 크다. 현재 개시된 방법이 없으면, 금속 게이트 구조물(97)의 바닥 표면(97B)과 각각의 측벽(97S) 사이의 각도는 90 도 미만일 수 있고, 90 도보다 큰 각도를 달성하지 못할 수 있다. 본 개시는 90 도보다 큰 각도가 형성될 수 있게 하여, 금속 게이트 구조물(97)의 부피를 유리하게 증가시킬 수 있고 금속 게이트 구조물(97)의 전기 저항을 감소시킨다.
도 25 내지 30은 실시 예에서 다양한 제조 스테이지에서의 FinFET 디바이스(200)의 단면도를 도시한다. 예시된 FinFET 디바이스(200)는 도 16a에 도시된 단면 E-E를 따라(도 8a에도 도시되어 있음) 예를 들어 FinFET 디바이스(100A)의 부분의 단면도일 수 있다. 단면 E-E는 게이트 전극(68)의 하부 부분(68L)(예를 들어, 테이퍼 오프되는 하부 부분)을 가로지른다.
도 25를 참조하면, FinFET 디바이스(200)는 도 8a 및 8b의 동일하거나 유사한 처리 단계에 있다. 단면 E-E의 위치(예를 들어, 게이트 전극(68)의 테이퍼링 부분의 단부 근처)로 인하여, 게이트 전극(68)은 얇은 스트립으로서 도시된다. 단순화를 위하여, 핀(64) 사이의 게이트 전극(68)의 부분만이 도 25 내지 30에 도시되어 있음을 유의해야 한다. 도 25는 또한 게이트 전극(68)의 종축(68A)으로부터 멀리 연장되는 게이트 전극(68)의 코너 영역(68C)을 도시하고, 따라서 도 25의 게이트 전극(68)의 단면은 볼록한 형상을 갖는다. 코너 영역(68C)의 형상은 게이트 전극(68)의 하부 부분을 씨닝하기 위한 에칭 공정(예를 들어, 7a 참조)에 의해 초래되며, 이는 에칭 공정이 코너 영역(예컨대, 68C)에서 에칭 속도가 더 느릴 수 있기 때문이다.
다음으로, 도 26에서, 게이트 충전 물질(73)이 형성된다. 게이트 충전 물질(73)은 또한 유사한 이유로(예를 들어, 코너 영역에서의 에칭 속도가 더 느림) 코너 영역(68C)과 유사한 코너 영역(73C)을 가질 수 있다. 따라서, 도 26은 예를 들어 도 16a 및 16b의 처리 단계에 대응할 수 있다.
다음으로, 도 27에서, 게이트 스페이서(87)가 게이트 충전 물질(73)의 측벽을 따라 형성되고, 소스/드레인 영역(80)이 핀(64) 위에 형성된다. 게이트 스페이서(87)를 형성하기 위한 컨포멀 성막 공정 및/또는 에칭 공정으로 인하여 게이트 스페이서(87)는 유사한 코너 영역을 갖는다.
다음으로, 도 28에서, 게이트 전극(68)은 제1 에칭 공정에 의해 제거되고, 리세스(88)가 형성된다. 따라서, 도 28은 도 17a 및 17b의 처리 단계에 대응할 수 있다.
다음으로, 도 29에서, 제2 에칭 공정이 게이트 충전 물질(73)의 부분을 제거하기 위하여 수행되고, 게이트 충전 물질(73)의 나머지 부분은 게이트 스페이서(87)의 내부 측벽을 따라 배치된다. 코너 영역들에서 게이트 충전 물질(73)의 에칭 속도가 더 느리기 때문에 제2 에칭 공정 후에 코너 영역들에서의 게이트 충전 물질(73)의 내부 측벽들(73S)은 리세스(88)의 각각의 중심 축(88a)을 향하여 구부러진다는 것을 유의한다. 따라서, 이제 리세스(88) 각각은 볼록한 형상의 단면을 가진다. 도 29는 도 18a 및 18b의 처리 단계에 대응할 수 있다.
다음으로, 도 30에서, 금속 게이트 구조물(97)이 리세스(88)를 채우도록 형성된다. 볼록한 형상을 갖는 리세스(88)로 인하여, 금속 게이트 구조물(97)은 또한 볼록한 형상을 갖는다는 것을 유의해야 한다. 결과적으로, 금속 게이트 구조물(97)의 코너 영역에서 2 개의 인접한 측면들 사이의 각도(θa)는 약 90 도보 다 크고 약 180 도보다 작다. 금속 게이트 구조물(97)의 볼록한 형상으로 인하여, 금속 게이트 구조물(97)의 코너 영역은 금속 게이트 구조물(97)의 중심 축(97a)을 향하여 안쪽으로 구부러져 소스/드레인 영역(80)으로부터 멀어진다. 이것은 금속 게이트 구조물(97) 및 소스/드레인 영역(80) 사이의 거리를 유리하게 증가시키고, 형성된 FinFET 디바이스의 누설 전류(예를 들어, 금속 게이트 구조물(97)과 소스/드레인 영역(80) 사이의 누설 전류)를 감소시킨다. 대조적으로, 현재 개시된 형성 방법이 없다면, 금속 게이트 구조물(97)은 오목한 단면을 가질 수 있고, 코너 영역은 소스/드레인 영역(80)을 향하여 바깥쪽으로 연장되며, 이는 누설 전류를 증가시켰을 수 있다.
도 31은 실시 예에서 FinFET 디바이스(200A)의 단면도를 도시한다. FinFET 디바이스(200A)는 도 30의 FinFET 디바이스(200)와 유사하지만, 코너 영역에서만 게이트 충전 물질(73)을 가지며, 이는 에칭 공정의 더 높은 측면 에칭 속도에 기인한 것일 수 있다.
도 32는 실시 예에서 FinFET 디바이스(200B)의 단면도를 도시한다. FinFET 디바이스(200B)는 도 30의 FinFET 디바이스(200)와 유사하지만, 게이트 충전 물질(73)이 완전히 제거된 상태이다. 게이트 충전 물질(73)을 완전히 제거하기 위한 오버 에칭으로 인하여, 게이트 스페이서(87)의 코너 영역이 안쪽으로 구부러져서, 다시 금속 게이트 구조물(97)의 단면이 볼록한 형상을 갖도록 한다는 것을 유의해야 한다.
도 33은 일부 실시 예에 따른 반도체 디바이스를 형성하는 방법(1000)의 흐름도를 도시한다. 도 33에 도시된 실시 예 방법은 단지 많은 가능한 실시 예 방법의 예라는 것을 이해해야 한다. 당업자는 많은 변형, 대안 및 수정을 인식할 것이다. 예를 들어, 도 33에 도시된 바와 같은 다양한 단계들이 추가, 제거, 대체, 재배열 및 반복될 수 있다.
도 33을 참조하면, 단계(1010)에서 핀이 기판 위에 돌출되어 형성된다. 단계(1020)에서, 분리 영역이 핀의 대향 측면 상에 형성된다. 단계(1030)에서, 더미 게이트가 핀 위에 형성된다. 단계(1040)에서, 분리 영역들에 근접한 더미 게이트의 하부 부분의 두께가 감소되고, 두께를 감소시킨 후에, 더미 게이트가 분리 영역 쪽으로 연장됨에 따라 더미 게이트의 하부 부분의 대향 측벽들 사이의 거리가 감소한다. 단계(1050)에서, 두께를 감소시킨 후, 게이트 충전 물질은 더미 게이트의 하부 부분의 적어도 대향 측벽을 따라 형성된다. 단계(1060)에서, 게이트 스페이서가 더미 게이트의 측벽을 따라 그리고 게이트 충전 물질의 측벽을 따라 형성된다. 단계(1070)에서, 더미 게이트는 금속 게이트로 대체된다.
실시 예는 이점을 달성할 수 있다. 예를 들어, 반도체 제조 공정이 계속 발전함에 따라 피처 크기는 계속 줄어든다. 핀들 사이의 거리가 점점 작아짐에 따라 핀들 사이에 물질을 성막하는 것이 점점 어려워지고 있다. 공극(void) 또는 빈 공간이 핀들 사이에, 특히 핀의 바닥 근처에 성막된 물질에 형성될 수 있다. 게이트 전극(68)을 형성하는 공정에서, 게이트 전극 층이 그 내부에 공극을 갖는 경우, 패터닝 후에, 게이트 전극(68)은 특히 게이트 전극(68)의 바닥에 공극을 가질 수 있다. 후속 공정에서, 게이트 스페이서(87)가 게이트 전극(68)의 측벽을 따라 형성된다. 게이트 전극(68)의 측벽에 공극이 존재하면, 게이트 스페이서(87)의 물질(예를 들어, 실리콘 나이트라이드)이 이들 공극을 채울 것이다. 후속 대체 게이트 공정에서, 게이트 전극(68)은 제거되고 게이트 물질로 대체된다. 그러나, 공극을 채운 게이트 스페이서(87)의 물질(예를 들어, 실리콘 나이트라이드)은 게이트 전극(68)과 함께 에칭(etched away)되지 않을 것이며, 최종 금속 게이트 구조물(97)에 남아 있을 것이다. 이는 금속 게이트 구조물(97)의 결함 또는 높은 저항을 야기할 수 있다. 대조적으로, 현재 개시된 방법은 게이트 전극(68)의 하부 부분의 두께를 감소시키고 하부 부분 주위에 게이트 충전 물질(73)을 형성하고, 결과적으로 게이트 전극(68)의 측벽에서 임의의 공극이 더미 게이트 충전 물질(73)로 채워지고, 그 후 더미 게이트 충전 물질(73)은 이후의 대체 게이트 공정에서 제거되고 게이트 물질(예를 들어, 충전 금속)로 대체된다. 따라서, 게이트 전극(68)의 측벽에서의 공극의 문제, 예를 들어 금속 게이트 구조물(97)의 결함 또는 증가된 게이트 저항이 회피되거나 감소된다. 또한, 도 25 내지 30에 도시된 바와 같이, 개시된 실시 예의 방법은 금속 게이트 구조물(97)과 소스/드레인 영역(80) 사이의 거리를 증가시켜서, 형성된 FinFET 디바이스의 누설 전류를 감소시킨다.
실시 예에서, 반도체 디바이스를 형성하는 방법은, 기판 위에 돌출된 핀(fin)을 형성하는 단계; 상기 핀의 대향 측면들 상에 분리 영역들(isolation regions)을 형성하는 단계; 상기 핀 위에 더미 게이트를 형성하는 단계; 상기 분리 영역들에 근접한 상기 더미 게이트의 하부 부분의 두께를 감소시키는 단계 - 상기 두께를 감소시킨 후에, 상기 더미 게이트의 하부 부분의 대향 측벽들 사이의 거리는 상기 더미 게이트가 상기 분리 영역들을 향하여 연장됨에 따라 감소함 - ; 상기 두께를 감소시킨 후에, 적어도 상기 더미 게이트의 하부 부분의 대향 측벽들을 따라 게이트 충전 물질(gate fill material)을 형성하는 단계; 상기 더미 게이트의 측벽을 따라 그리고 상기 게이트 충전 물질의 측벽들을 따라 게이트 스페이서들을 형성하는 단계; 및 상기 더미 게이트를 금속 게이트로 대체하는 단계를 포함한다. 실시 예에서, 상기 더미 게이트의 하부 부분의 두께를 감소시키는 단계는, 상기 더미 게이트의 상부 부분 위에 보호 층을 형성하는 단계 - 상기 더미 게이트의 하부 부분은 상기 보호 층에 의해 노출됨 - ; 및 에칭 공정을 수행하는 단계를 포함하고, 상기 에칭 공정을 위한 상기 보호 층의 제1 에칭 속도는 상기 에칭 공정을 위한 상기 더미 게이트의 제2 에칭 속도보다 더 느리다. 실시 예에서, 상기 에칭 공정은 플라즈마 에칭 공정이고, 상기 에칭 공정을 수행하는 단계는 상기 플라즈마 에칭 공정의 측면 에칭 속도를 제어하기 위하여 상기 플라즈마 에칭 공정의 바이어스 전압을 튜닝(tune)하는 단계를 포함한다. 실시 예에서, 상기 게이트 충전 물질을 형성하는 단계는, 상기 게이트 충전 물질을 상기 분리 영역들 상에 그리고 상기 더미 게이트의 측벽들을 따라 성막하는 단계; 및 상기 성막된 게이트 충전 물질의 부분들을 제거하기 위하여 이방성 에칭 공정을 수행하는 단계를 포함한다. 실시 예에서, 상기 이방성 에칭 공정 후에, 상기 게이트 충전 물질의 나머지 부분들의 측벽들은 상기 더미 게이트의 상부 부분의 각각의 측벽과 정렬된다. 실시 예에서, 상기 이방성 에칭 공정 후에, 상기 게이트 충전 물질의 나머지 부분들은 상기 분리 영역들로부터 먼 쪽의 상기 더미 게이트의 상부 표면으로부터 상기 분리 영역들까지 상기 더미 게이트의 측벽들을 따라 연속적으로 연장된다. 실시 예에서, 상기 더미 게이트를 금속 게이트로 대체하는 단계는, 상기 더미 게이트를 제거하기 위하여 제1 에칭 공정을 수행하는 단계; 상기 게이트 충전 물질의 적어도 부분들을 제거하기 위하여 상기 제1 에칭 공정과 상이한 제2 에칭 공정을 수행함으로써, 상기 게이트 스페이서들 사이에 개구를 형성하는 단계; 및 상기 개구에 상기 금속 게이트를 형성하는 단계를 포함한다. 실시 예에서, 상기 제2 에칭 공정 후에, 상기 게이트 충전 물질의 나머지 부분들은 상기 분리 영역들로부터 먼 쪽의 상기 게이트 스페이서들의 상부 표면으로부터 상기 분리 영역들까지 상기 게이트 스페이서들을 따라 연속적으로 연장된다. 실시 예에서, 상기 금속 게이트를 마주보는(facing) 상기 게이트 충전 물질의 나머지 부분들의 하부 측벽들 사이에서 측정된 거리는, 상기 게이트 충전 물질의 나머지 부분들이 상기 분리 영역을 향하여 연장됨에 따라 감소한다. 실시 예에서, 상기 제2 에칭 공정 후에, 상기 게이트 충전 물질의 나머지 부분들은 상기 게이트 스페이서들의 상부 측벽들을 노출시키면서 상기 게이트 스페이서들의 하부 측벽들을 커버한다. 실시 예에서, 상기 금속 게이트의 상부 부분은 상기 게이트 스페이서들과 접촉하고, 상기 금속 게이트의 하부 부분은 상기 게이트 충전 물질의 나머지 부분들과 접촉한다.
실시 예에서, 반도체 디바이스를 형성하는 방법은, 핀 위에 더미 게이트를 형성하는 단계 - 상기 핀은 기판 위에 돌출되고 분리 영역들 사이에 개재됨(interposed) - ; 상기 분리 영역들에 근접한 상기 더미 게이트의 하부 부분을 씨닝(thinning)하는 단계 - 상기 씨닝 후에, 상기 더미 게이트의 하부 부분의 두께는 상기 더미 게이트가 상기 분리 영역들을 향하여 연장됨에 따라 감소함 - ; 상기 더미 게이트의 하부 부분 상에 게이트 충전 물질을 형성하는 단계; 상기 더미 게이트의 대향 측면들 상에 그리고 상기 게이트 충전 물질의 대향 측면들 상에 게이트 스페이서들을 형성하는 단계; 상기 게이트 스페이서들을 형성한 후에, 상기 게이트 스페이서들 사이에 개구를 형성하기 위하여 상기 더미 게이트를 제거하고 상기 게이트 충전 물질의 적어도 부분을 제거하는 단계; 및 상기 개구에 금속 게이트를 형성하는 단계를 포함한다. 실시 예에서, 상기 씨닝 후에, 상기 더미 게이트의 상부 부분의 두께는 상기 더미 게이트가 상기 분리 영역들을 향하여 연장됨에 따라 동일하게 유지되고, 상기 더미 게이트의 상부 부분은 상기 핀의 상부 표면 위에 배치된다. 실시 예에서, 상기 게이트 충전 물질은 상기 더미 게이트의 측벽들이 상기 게이트 충전 물질의 각각의 측벽들과 정렬되도록 상기 더미 게이트의 하부 부분 상에 형성된다. 실시 예에서, 상기 게이트 충전 물질을 형성하는 단계는, 상기 기판으로부터 먼 쪽의 상기 더미 게이트의 상부 표면으로부터 상기 분리 영역들까지 상기 더미 게이트의 측벽들을 따라 연속적으로 연장되도록 상기 게이트 충전 물질을 형성하는 단계를 포함한다. 실시 예에서, 상기 게이트 충전 물질의 적어도 부분을 제거한 후에, 상기 게이트 충전 물질의 나머지 부분은 상기 게이트 스페이서들의 하부 측벽들을 커버하고 상기 게이트 스페이서들의 상부 측벽들을 노출시킨다. 실시 예에서, 상기 게이트 충전 물질의 나머지 부분이 상기 분리 영역들을 향하여 연장됨에 따라, 상기 게이트 충전 물질의 나머지 부분의 두께가 증가한다.
실시 예에서 반도체 디바이스는, 기판 위에 돌출된 핀; 상기 핀의 대향 측면들 상의 분리 영역들; 상기 핀 위의 게이트 구조물; 상기 게이트 구조물의 측벽들을 따라 게이트 스페이서들; 및 상기 게이트 구조물과 상기 게이트 스페이서들 사이의 게이트 충전 물질을 포함하고, 상기 게이트 충전 물질이 상기 분리 영역들을 향하여 연장됨에 따라, 상기 게이트 구조물을 마주보는 상기 게이트 충전 물질의 측벽들 사이의 거리는 감소한다. 실시 예에서, 상기 게이트 충전 물질은 상기 분리 영역들 상에 배치되고 상기 분리 영역들과 접촉하며, 상기 게이트 충전 물질은 상기 게이트 스페이서들의 하부 측벽들을 커버하고 상기 게이트 스페이서들의 상부 측벽들을 노출시킨다. 실시 예에서, 상기 게이트 충전 물질은 상기 게이트 스페이서들의 상부 표면으로부터 상기 분리 영역들까지 상기 게이트 스페이서들의 측벽들을 따라 연속적으로 연장되며, 상기 게이트 충전 물질은, 상기 핀의 상부 표면 위의 제1 부분; 및 상기 핀의 상부 표면 아래의 제2 부분을 포함하고, 상기 제1 부분이 상기 게이트 스페이서들의 상부 표면으로부터 상기 핀의 상부 표면으로 연장됨에 따라 상기 제1 부분의 두께가 동일하게 유지되고, 상기 제2 부분이 상기 분리 영역들을 향하여 연장됨에 따라 상기 제2 부분의 두께가 증가한다.
전술한 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 몇몇 실시 예의 특징을 개략적으로 설명한다. 당업자는 동일한 목적을 수행하고/하거나 본 명세서에 도입된 실시 예의 동일한 장점을 달성하기 위한 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해해야 한다. 당업자는 또한 이러한 등가의 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변경을 행할 수 있음을 인식해야 한다.
[실시예 1]
반도체 디바이스를 형성하는 방법에 있어서,
기판 위에 돌출된 핀(fin)을 형성하는 단계;
상기 핀의 대향(opposing) 측면들 상에 분리 영역들(isolation regions)을 형성하는 단계;
상기 핀 위에 더미 게이트를 형성하는 단계;
상기 분리 영역들에 근접한 상기 더미 게이트의 하부 부분의 두께를 감소시키는 단계 - 상기 두께를 감소시킨 후에, 상기 더미 게이트의 하부 부분의 대향 측벽들 사이의 거리는 상기 더미 게이트가 상기 분리 영역들을 향하여 연장됨에 따라 감소함 - ;
상기 두께를 감소시킨 후에, 적어도 상기 더미 게이트의 하부 부분의 대향 측벽들을 따라 게이트 충전 물질(gate fill material)을 형성하는 단계;
상기 더미 게이트의 측벽들을 따라 그리고 상기 게이트 충전 물질의 측벽들을 따라 게이트 스페이서들을 형성하는 단계; 및
상기 더미 게이트를 금속 게이트로 대체하는 단계
를 포함하는, 반도체 디바이스 형성 방법.
[실시예 2]
실시예 1에 있어서,
상기 더미 게이트의 하부 부분의 두께를 감소시키는 단계는,
상기 더미 게이트의 상부 부분 위에 보호 층을 형성하는 단계 - 상기 더미 게이트의 하부 부분은 상기 보호 층에 의해 노출됨 - ; 및
에칭 공정을 수행하는 단계
를 포함하고,
상기 에칭 공정을 위한 상기 보호 층의 제1 에칭 속도는 상기 에칭 공정을 위한 상기 더미 게이트의 제2 에칭 속도보다 더 느린 것인, 반도체 디바이스 형성 방법.
[실시예 3]
실시예 2에 있어서,
상기 에칭 공정은 플라즈마 에칭 공정이고, 상기 에칭 공정을 수행하는 단계는 상기 플라즈마 에칭 공정의 측면 에칭 속도를 제어하기 위하여 상기 플라즈마 에칭 공정의 바이어스 전압을 튜닝(tune)하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
[실시예 4]
실시예 1에 있어서,
상기 게이트 충전 물질을 형성하는 단계는,
상기 게이트 충전 물질을 상기 분리 영역들 상에 그리고 상기 더미 게이트의 측벽들을 따라 성막하는 단계; 및
상기 성막된 게이트 충전 물질의 부분들을 제거하기 위하여 이방성 에칭 공정을 수행하는 단계
를 포함하는 것인, 반도체 디바이스 형성 방법.
[실시예 5]
실시예 4에 있어서,
상기 이방성 에칭 공정 후에, 상기 게이트 충전 물질의 나머지 부분들의 측벽들은 상기 더미 게이트의 상부 부분의 각각의 측벽들과 정렬되는 것인, 반도체 디바이스 형성 방법.
[실시예 6]
실시예 4에 있어서,
상기 이방성 에칭 공정 후에, 상기 게이트 충전 물질의 나머지 부분들은 상기 분리 영역들로부터 먼 쪽의 상기 더미 게이트의 상부 표면으로부터 상기 분리 영역들까지 상기 더미 게이트의 측벽들을 따라 연속적으로 연장되는 것인, 반도체 디바이스 형성 방법.
[실시예 7]
실시예 1에 있어서,
상기 더미 게이트를 금속 게이트로 대체하는 단계는,
상기 더미 게이트를 제거하기 위하여 제1 에칭 공정을 수행하는 단계;
상기 게이트 충전 물질의 적어도 부분들을 제거하기 위하여 상기 제1 에칭 공정과 상이한 제2 에칭 공정을 수행함으로써, 상기 게이트 스페이서들 사이에 개구를 형성하는 단계; 및
상기 개구에 상기 금속 게이트를 형성하는 단계
를 포함하는 것인, 반도체 디바이스 형성 방법.
[실시예 8]
실시예 7에 있어서,
상기 제2 에칭 공정 후에, 상기 게이트 충전 물질의 나머지 부분들은 상기 분리 영역들로부터 먼 쪽의 상기 게이트 스페이서들의 상부 표면으로부터 상기 분리 영역들까지 상기 게이트 스페이서들을 따라 연속적으로 연장되는 것인, 반도체 디바이스 형성 방법.
[실시예 9]
실시예 8에 있어서,
상기 금속 게이트를 마주보는(facing) 상기 게이트 충전 물질의 나머지 부분들의 하부 측벽들 사이에서 측정된 거리는, 상기 게이트 충전 물질의 나머지 부분들이 상기 분리 영역을 향하여 연장됨에 따라 감소하는 것인, 반도체 디바이스 형성 방법.
[실시예 10]
실시예 7에 있어서,
상기 제2 에칭 공정 후에, 상기 게이트 충전 물질의 나머지 부분들은 상기 게이트 스페이서들의 상부 측벽들을 노출시키면서 상기 게이트 스페이서들의 하부 측벽들을 커버하는 것인, 반도체 디바이스 형성 방법.
[실시예 11]
실시예 10에 있어서,
상기 금속 게이트의 상부 부분은 상기 게이트 스페이서들과 접촉하고, 상기 금속 게이트의 하부 부분은 상기 게이트 충전 물질의 나머지 부분들과 접촉하는 것인, 반도체 디바이스 형성 방법.
[실시예 12]
반도체 디바이스를 형성하는 방법에 있어서,
핀 위에 더미 게이트를 형성하는 단계 - 상기 핀은 기판 위에 돌출되고 분리 영역들 사이에 개재됨(interposed) - ;
상기 분리 영역들에 근접한 상기 더미 게이트의 하부 부분을 씨닝(thinning)하는 단계 - 상기 씨닝 후에, 상기 더미 게이트의 하부 부분의 두께는 상기 더미 게이트가 상기 분리 영역들을 향하여 연장됨에 따라 감소함 - ;
상기 더미 게이트의 하부 부분 상에 게이트 충전 물질을 형성하는 단계;
상기 더미 게이트의 대향 측면들 상에 그리고 상기 게이트 충전 물질의 대향 측면들 상에 게이트 스페이서들을 형성하는 단계;
상기 게이트 스페이서들을 형성한 후에, 상기 게이트 스페이서들 사이에 개구를 형성하기 위하여 상기 더미 게이트를 제거하고 상기 게이트 충전 물질의 적어도 부분을 제거하는 단계; 및
상기 개구에 금속 게이트를 형성하는 단계
를 포함하는, 반도체 디바이스 형성 방법.
[실시예 13]
실시예 12에 있어서,
상기 씨닝 후에, 상기 더미 게이트의 상부 부분의 두께는 상기 더미 게이트가 상기 분리 영역들을 향하여 연장됨에 따라 동일하게 유지되고, 상기 더미 게이트의 상부 부분은 상기 핀의 상부 표면 위에 배치되는 것인, 반도체 디바이스 형성 방법.
[실시예 14]
실시예 12에 있어서,
상기 게이트 충전 물질은 상기 더미 게이트의 측벽들이 상기 게이트 충전 물질의 각각의 측벽들과 정렬되도록 상기 더미 게이트의 하부 부분 상에 형성되는 것인, 반도체 디바이스 형성 방법.
[실시예 15]
실시예 12에 있어서,
상기 게이트 충전 물질을 형성하는 단계는, 상기 기판으로부터 먼 쪽의 상기 더미 게이트의 상부 표면으로부터 상기 분리 영역들까지 상기 더미 게이트의 측벽들을 따라 연속적으로 연장되도록 상기 게이트 충전 물질을 형성하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
[실시예 16]
실시예 12에 있어서,
상기 게이트 충전 물질의 적어도 부분을 제거한 후에, 상기 게이트 충전 물질의 나머지 부분은 상기 게이트 스페이서들의 하부 측벽들을 커버하고 상기 게이트 스페이서들의 상부 측벽들을 노출시키는 것인, 반도체 디바이스 형성 방법.
[실시예 17]
실시예 16에 있어서,
상기 게이트 충전 물질의 나머지 부분이 상기 분리 영역들을 향하여 연장됨에 따라, 상기 게이트 충전 물질의 나머지 부분의 두께가 증가하는 것인, 반도체 디바이스 형성 방법.
[실시예 18]
반도체 디바이스에 있어서,
기판 위에 돌출된 핀;
상기 핀의 대향 측면들 상의 분리 영역들;
상기 핀 위의 게이트 구조물;
상기 게이트 구조물의 측벽들을 따른 게이트 스페이서들; 및
상기 게이트 구조물과 상기 게이트 스페이서들 사이의 게이트 충전 물질
을 포함하고,
상기 게이트 충전 물질이 상기 분리 영역들을 향하여 연장됨에 따라, 상기 게이트 구조물을 마주보는 상기 게이트 충전 물질의 측벽들 사이의 거리는 감소하는 것인, 반도체 디바이스.
[실시예 19]
실시예 18에 있어서,
상기 게이트 충전 물질은 상기 분리 영역들 상에 배치되고 상기 분리 영역들과 접촉하며, 상기 게이트 충전 물질은 상기 게이트 스페이서들의 하부 측벽들을 커버하고 상기 게이트 스페이서들의 상부 측벽들을 노출시키는 것인, 반도체 디바이스.
[실시예 20]
실시예 18에 있어서,
상기 게이트 충전 물질은 상기 게이트 스페이서들의 상부 표면으로부터 상기 분리 영역들까지 상기 게이트 스페이서들의 측벽들을 따라 연속적으로 연장되며,
상기 게이트 충전 물질은,
상기 핀의 상부 표면 위의 제1 부분; 및
상기 핀의 상부 표면 아래의 제2 부분
을 포함하고,
상기 제1 부분이 상기 게이트 스페이서들의 상부 표면으로부터 상기 핀의 상부 표면으로 연장됨에 따라 상기 제1 부분의 두께가 동일하게 유지되고,
상기 제2 부분이 상기 분리 영역들을 향하여 연장됨에 따라 상기 제2 부분의 두께가 증가하는 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    기판 위에 돌출된 핀(fin)을 형성하는 단계;
    상기 핀의 대향(opposing) 측면들 상에 분리 영역들(isolation regions)을 형성하는 단계;
    상기 핀 위에 더미 게이트를 형성하는 단계;
    상기 분리 영역들에 근접한 상기 더미 게이트의 하부 부분의 두께를 감소시키는 단계 - 상기 두께를 감소시킨 후에, 상기 더미 게이트의 하부 부분의 대향 측벽들 사이의 거리는 상기 더미 게이트가 상기 분리 영역들을 향하여 연장됨에 따라 감소함 - ;
    상기 두께를 감소시킨 후에, 적어도 상기 더미 게이트의 하부 부분의 대향 측벽들을 따라 게이트 충전 물질(gate fill material)을 형성하는 단계;
    상기 더미 게이트의 측벽들을 따라 그리고 상기 게이트 충전 물질의 측벽들을 따라 게이트 스페이서들을 형성하는 단계; 및
    상기 더미 게이트를 금속 게이트로 대체하는 단계
    를 포함하는, 반도체 디바이스 형성 방법.
  2. 제1항에 있어서,
    상기 더미 게이트의 하부 부분의 두께를 감소시키는 단계는,
    상기 더미 게이트의 상부 부분 위에 보호 층을 형성하는 단계 - 상기 더미 게이트의 하부 부분은 상기 보호 층에 의해 노출됨 - ; 및
    에칭 공정을 수행하는 단계
    를 포함하고,
    상기 에칭 공정을 위한 상기 보호 층의 제1 에칭 속도는 상기 에칭 공정을 위한 상기 더미 게이트의 제2 에칭 속도보다 더 느린 것인, 반도체 디바이스 형성 방법.
  3. 제2항에 있어서,
    상기 에칭 공정은 플라즈마 에칭 공정이고, 상기 에칭 공정을 수행하는 단계는 상기 플라즈마 에칭 공정의 측면 에칭 속도를 제어하기 위하여 상기 플라즈마 에칭 공정의 바이어스 전압을 튜닝(tune)하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
  4. 제1항에 있어서,
    상기 게이트 충전 물질을 형성하는 단계는,
    상기 게이트 충전 물질을 상기 분리 영역들 상에 그리고 상기 더미 게이트의 측벽들을 따라 성막하는 단계; 및
    상기 성막된 게이트 충전 물질의 부분들을 제거하기 위하여 이방성 에칭 공정을 수행하는 단계
    를 포함하는 것인, 반도체 디바이스 형성 방법.
  5. 제4항에 있어서,
    상기 이방성 에칭 공정 후에, 상기 게이트 충전 물질의 나머지 부분들의 측벽들은 상기 더미 게이트의 상부 부분의 각각의 측벽들과 정렬되는 것인, 반도체 디바이스 형성 방법.
  6. 제4항에 있어서,
    상기 이방성 에칭 공정 후에, 상기 게이트 충전 물질의 나머지 부분들은 상기 분리 영역들로부터 먼 쪽의 상기 더미 게이트의 상부 표면으로부터 상기 분리 영역들까지 상기 더미 게이트의 측벽들을 따라 연속적으로 연장되는 것인, 반도체 디바이스 형성 방법.
  7. 제1항에 있어서,
    상기 더미 게이트를 금속 게이트로 대체하는 단계는,
    상기 더미 게이트를 제거하기 위하여 제1 에칭 공정을 수행하는 단계;
    상기 게이트 충전 물질의 적어도 부분들을 제거하기 위하여 상기 제1 에칭 공정과 상이한 제2 에칭 공정을 수행함으로써, 상기 게이트 스페이서들 사이에 개구를 형성하는 단계; 및
    상기 개구에 상기 금속 게이트를 형성하는 단계
    를 포함하는 것인, 반도체 디바이스 형성 방법.
  8. 제7항에 있어서,
    상기 제2 에칭 공정 후에, 상기 게이트 충전 물질의 나머지 부분들은 상기 분리 영역들로부터 먼 쪽의 상기 게이트 스페이서들의 상부 표면으로부터 상기 분리 영역들까지 상기 게이트 스페이서들을 따라 연속적으로 연장되는 것인, 반도체 디바이스 형성 방법.
  9. 반도체 디바이스를 형성하는 방법에 있어서,
    핀 위에 더미 게이트를 형성하는 단계 - 상기 핀은 기판 위에 돌출되고 분리 영역들 사이에 개재됨(interposed) - ;
    상기 분리 영역들에 근접한 상기 더미 게이트의 하부 부분을 씨닝(thinning)하는 단계 - 상기 씨닝 후에, 상기 더미 게이트의 하부 부분의 두께는 상기 더미 게이트가 상기 분리 영역들을 향하여 연장됨에 따라 감소함 - ;
    상기 더미 게이트의 하부 부분 상에 게이트 충전 물질을 형성하는 단계;
    상기 더미 게이트의 대향 측면들 상에 그리고 상기 게이트 충전 물질의 대향 측면들 상에 게이트 스페이서들을 형성하는 단계;
    상기 게이트 스페이서들을 형성한 후에, 상기 게이트 스페이서들 사이에 개구를 형성하기 위하여 상기 더미 게이트를 제거하고 상기 게이트 충전 물질의 적어도 부분을 제거하는 단계; 및
    상기 개구에 금속 게이트를 형성하는 단계
    를 포함하는, 반도체 디바이스 형성 방법.
  10. 반도체 디바이스에 있어서,
    기판 위에 돌출된 핀;
    상기 핀의 대향 측면들 상의 분리 영역들;
    상기 핀 위의 게이트 구조물;
    상기 게이트 구조물의 측벽들을 따른 게이트 스페이서들; 및
    상기 게이트 구조물과 상기 게이트 스페이서들 사이의 게이트 충전 물질
    을 포함하고,
    상기 게이트 충전 물질이 상기 분리 영역들을 향하여 연장됨에 따라, 상기 게이트 구조물을 마주보는 상기 게이트 충전 물질의 측벽들 사이의 거리는 감소하는 것인, 반도체 디바이스.
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