KR102187713B1 - 핀 전계-효과 트랜지스터 디바이스 및 방법 - Google Patents

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Abstract

반도체 디바이스를 형성하는 방법은, 핀 위에 제 1 더미 게이트 구조물 및 제 2 더미 게이트 구조물을 형성하는 단계; 제 1 더미 게이트 구조물 주위와 제 2 더미 게이트 구조물 주위에 제 1 유전체 층을 형성하는 단계; 제 1 더미 게이트 구조물 및 제 2 더미 게이트 구조물을 제거하여 제 1 유전체 층 내에 각각 제 1 리세스 및 제 2 리세스를 형성하는 단계; 제 1 리세스 및 제 2 리세스 내에 게이트 유전체 층을 형성하는 단계; 제 1 리세스 및 제 2 리세스 내의 게이트 유전체 층 위에 제 1 일 함수 층을 형성하는 단계; 제 1 리세스로부터 제 1 일 함수 층을 제거하는 단계; 제 2 리세스 내의 제 1 일 함수 층의 표면 층을 산화물로 변환시키는 단계; 및 게이트 유전체 층 위의 제 1 리세스 내와 산화물 위의 제 2 리세스 내에 제 2 일 함수 층을 형성하는 단계를 포함한다.

Description

핀 전계-효과 트랜지스터 디바이스 및 방법{FIN FIELD-EFFECT TRANSISTOR DEVICE AND METHOD}
우선권 주장 및 상호 참조
본 출원은 그 전체가 여기에 참조로서 통합된 출원인 2018년 10월 31일자로 출원된 "Fin Field-Effect Transistor Device and Method"라는 명칭의 미국 가특허 출원 제62/753,682호의 우선권을 주장한다.
기술분야
본 발명은 반도체 디바이스에 관한 것이며, 보다 구체적으로는 핀 전계-효과 트랜지스터 디바이스 및 방법에 관한 것이다.
반도체 산업은 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적 밀도에서의 계속적인 향상으로 인해 급속한 성장을 이루었다. 대부분의 경우, 집적 밀도에서의 이러한 향상은 최소 피처 크기에서의 반복된 축소로부터 이루어졌고, 이것은 더 많은 컴포넌트가 주어진 영역으로 집적될 수 있게 하였다.
핀 전계-효과 트랜지스터(Fin Field-Effect Transistor; FinFET) 디바이스는 집적 회로에서 일반적으로 사용되고 있다.　 FinFET 디바이스는 기판으로부터 돌출된 반도체 핀을 포함하는 3차원 구조물을 가진다. FinFET 디바이스의 전도성 채널 내의 전하 캐리어의 흐름을 제어하도록 구성된 게이트 구조물은 반도체 핀 주위를 둘러싼다. 예를 들어, 3중 게이트 FinFET 디바이스에서, 게이트 구조물은 반도체 핀의 3면을 둘러쌈으로써 반도체 핀의 3면에 도전성 채널을 형성한다.
본 발명개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 일부 실시예에 따른 핀 전계-효과 반도체(FinFET)의 사시도이다.
도 2 내지 도 5, 도 6a 내지 도 6c, 도 7 내지 도 13, 도 14a, 도 14b, 도 15, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 및 도 18b는 일부 실시예에 따른 제조의 중간 단계에서의 FinFET 디바이스의 다양한 도면(예를 들어, 단면도, 평면도)을 예시한다.
도 19은 일부 실시예에 따라 반도체 디바이스를 제조하는 방법의 흐름도를 예시한다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상부 또는 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다.
또한, 도면들에 예시된 바와 같은 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해서 "아래", "밑", "하부", "위", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적인 용어는 도면에 도시된 배향에 더하여 이용 또는 동작에서의 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 여기서 사용되는 공간 상대적인 기술어는 마찬가지로 적절하게 해석될 수 있다. 설명 전반에 있어서, 다른 언급이 없는 한, 상이한 도면에서 동일한 참조 번호는 동일하거나 유사한 재료(들)를 사용하여 동일하거나 유사한 공정에 의해 형성된 동일하거나 유사한 요소를 말한다.
본 개시의 실시예들은 반도체 디바이스를 형성하는 맥락에서 논의되며, 특히 디바이스 제조 동안 FinFET 디바이스의 일 함수 층을 형성하는 맥락에서 논의된다. 본 발명은 평면 디바이스와 같은 다른 유형의 디바이스에 또한 사용될 수 있다.
일실시예에서, 제 1 더미 게이트 구조물 및 제 2 더미 게이트 구조물은 핀 위에 형성되고, 유전체 층(예를 들어, 층간 유전체 층)은 제 1 더미 게이트 구조물 주위와 제 2 더미 게이트 구조물 주위에 형성된다. 이어서, 제 1 더미 게이트 구조물 및 제 2 더미 게이트 구조물이 제거되어 유전체 층 내에 각각 제 1 리세스 및 제 2 리세스를 형성한다. 제 1 리세스 및 제 2 리세스의 라인 측벽 및 하부에 컴포멀하게 제 1 일 함수 층(예를 들면, p형 일 함수 층)이 형성된다. 그 다음, 제 2 리세스 내의 제 1 일 함수 층을 덮고 제 1 리세스 내의 제 1 일 함수 층을 노출 시키기 위해 패터닝된 마스크 층[예를 들어, 하부 반사 방지 코팅(bottom anti-reflective coating; BARC) 층과 같은 폴리머 층)이 형성된다. 그 다음, 제 1 리세스 내의 노출된 제 1 일 함수 층은 에칭 공정에 의해 제거된다. 이어서, 제 2 리세스 내의 패터닝된 마스크 층은 플라즈마 공정에 의해 제거된다. 도시된 실시예에서, 패터닝된 마스크 층의 조성은 산소를 포함하며, 산소는 플라즈마 공정에 의해 활성 산소 종으로 변한다. 그 다음, 산소 종은 제 2 리세스 내의 제 1 일 함수 층의 표면 층과 반응하여 표면 층을 산화물(예를 들어, 실리콘 산화물)로 변환시킨다. 이어서, 제 1 리세스 및 제 2 리세스 내에 제 2 일 함수 층(예를 들면, n형 일 함수 층)이 형성된다. 도시된 실시예에서, 제 2 리세스 내의 산화물이 제 2 일 함수 층의 퇴적에 기여하기 때문에 제 2 리세스 내에 형성된 제 2 일 함수 층은 제 1 리세스 내에 형성된 제 2 일 함수 층보다 두껍다. 이어서, 충전 금속이 제 1 리세스 및 제 2 리세스를 충전하도록 형성되어 각각 제 1 금속 게이트 및 제 2 금속 게이트를 형성한다. 일부 실시예에서, 플라즈마 공정의 지속 시간을 변경하거나 플라즈마 공정에 사용되는 질소의 유량을 변화시킴으로써, 산화물 층의 두께가 변경되고, 이는 결국 산화물 층 위에 형성된 제 2 일 함수 층의 두께를 변화시킨다. 따라서, 제 1 금속 게이트 및 제 2 금속 게이트는 제 2 일 함수 층에 대해 상이한 두께를 가지고, 이는 제 1 금속 게이트 및 제 2 금속 게이트의 상이한 구조물와 함께, 제 1 금속 게이트 및 제 2 금속 게이트에 대해 상이한 문턱 전압(Vt)을 초래한다.
도 1은 FinFET(30)의 예시를 사시도로 도시한다. FinFET(30)은 기판(50) 및 기판(50) 위로 돌출하는 핀(64)을 포함한다. 핀(64)이 격리 영역(62) 위로 돌출한 상태로, 격리 영역(62)이 핀(64)의 대향하는 측면 상에 형성된다. 게이트 유전체(66)는 핀(64)의 측벽을 따라, 그리고 핀(105)의 상단 표면 위에 있고, 게이트(68)는 게이트 유전체(66) 위에 있다. 소스/드레인 영역(80)은 핀 내에, 그리고 게이트(68) 및 게이트 유전체(66)의 대향하는 측면 상에 있다. 도 1은 이후 도면에서 사용되는 참조 단면도를 추가로 도시한다. 단면 B-B는 FinFET(30)의 게이트(68)의 종축을 따라 연장된다. 단면 A-A는 단면 B-B에 직교하고, 예를 들어 소스/드레인 영역(80) 사이의 전류 흐름의 방향으로 핀(64)의 종축을 따른다. 단면 C-C는 단면 B-B에 평행하고 소스/드레인 영역(80)을 가로지른다. 단면 D-D는 단면 A-A에 평행하고 핀(64)의 외측에 있다. 후속하는 도면은 명료함을 위해 이러한 참조 단면을 나타낸다.
도 2 내지 도 5, 도 6a 내지 도 6c, 도 7 내지 도 13, 도 14a, 도 14b, 도 15, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 및 도 18b는 일부 실시예에 따른 제조의 중간 단계에서의 FinFET 디바이스(100)의 다양한 도면(예를 들어, 단면도, 평면도)을 예시한다. 본 명세서에서, 동일한 번호이지만 상이한 문자(예를 들어, 14a, 14b)를 갖는 도면은 동일 공정 단계에서의 FinFET 디바이스(100)의 상이한 도면을 나타낸다. FinFET 디바이스(100)는 다중 핀 및 다중 게이트 구조물을 제외하고 도 1의 FinFET(30)과 유사하다. 도 2 내지도 5는 단면 B-B를 따른 FinFET 디바이스(100)의 단면도를 도시하고, 도 6a, 도 7 내지 도 13 및 도 14a는 단면 A-A를 따른 FinFET 디바이스(100)의 단면도를 도시한다. 도 6b 및 도 6c는 단면 C-C를 따른 FinFET 디바이스(100)의 다양한 실시예의 단면도를 도시한다. 도 14b는 단면 D-D를 따른 FinFET 디바이스(100)의 단면도를 도시한다. 도 15는 FinFET 디바이스(100)의 평면도이다. 도 16a 및 도 17a는 단면 D-D를 따른 FinFET 디바이스(100)의 단면도를 도시하고, 도 16b 및 도 17b는 FinFET 디바이스(100)의 단면 B-B를 따른 FinFET 디바이스(100)의 단면도를 도시한다. 도 18a 및 도 18b는 각각 단면 A-A 및 B-B를 따른 FinFET 디바이스(100)의 단면도를 도시한다.
도 2는 기판(50)의 단면도를 예시한다. 기판(50)은 벌크 반도체, 반도체-온-인슐레이터(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있고, (예를 들어, p형 또는 n형 도펀트로) 도핑되거나 도핑되지 않을 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층을 포함한다. 절연체 층은 예를 들어, 매립 산화물(buried oxide; BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 일반적으로 실리콘 또는 유리 기판인 기판 상에 제공된다. 다층 기판 또는 그래디언트 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
도 2에 도시된 바와 같이, 기판(50)은 상이한 유형의(예를 들어, n형 및 p형) 반도체 디바이스를 형성하는데 사용될 수 있는 영역(200) 및 영역(300)을 포함한다. 예를 들어, 영역(200)은 n형 트랜지스터를 형성하는데 사용될 수 있고 n형 디바이스 영역(예를 들어, NMOS 영역)으로 지칭될 수 있으며, 영역(300)은 p형 트랜지스터를 형성하는데 사용될 수 있고 p형 디바이스 영역(예를 들어, PMOS 영역)으로 지칭될 수 있다.
도 3을 참조하면, 도 2에 도시된 기판(50)은 예를 들어 포토리소그래피 및 에칭 기술을 사용하여 패터닝된다. 예를 들어, 패드 산화물 층(52) 및 상부 패드 질화물 층(56)과 같은 마스크 층이 기판(50) 위에 형성된다. 패드 산화물 층(52)은 예를 들어 열 산화 공정을 사용하여 형성된 실리콘 산화물을 포함하는 박막일 수 있다. 패드 산화물 층(52)은 기판(50)과 상부 패드 질화물 층(56) 사이의 점착 층으로서 작용할 수 있고 패드 질화물 층(56)을 에칭하기 위한 에칭 정지 층으로서 작용할 수 있다. 일부 실시예에서, 패드 질화물 층(56)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 등 또는 이들의 조합으로 형성될 수 있으며, 저압 화학 기상 증착(low-pressure chemical vapor deposition; LPCVD) 또는 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD)을 사용하여 형성될 수 있다.
마스크 층은 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 일반적으로, 포토리소그래피 기술은 포토레지스트 재료(도시하지 않음)를 이용하고, 포토레지스트 재료는 퇴적되고, 조사(노광)되고, 현상되어 포토레지스트 재료의 일부분을 제거한다. 남아있는 포토레지스트 재료는 이 예에서 에칭과 같은 후속 공정 단계로부터 마스크 층과 같은 하부 재료를 보호한다. 이 예에서, 포토레지스트 재료는 도 3에 도시된 바와 같이, 패터닝된 마스크(58)를 형성하기 위해 패드 산화물 층(52) 및 패드 질화물 층(56)을 패터닝하기 위해 사용된다.
후속하여 패터닝된 마스크(58)가 기판(50)의 노출된 부분을 패터닝하기 위해 사용되어 트렌치(61)를 형성함으로써, 도 3에 도시된 바와 같이 인접한 트렌치(61) 사이에 반도체 핀(64)을 정의한다. 일부 실시예에서, 반도체 핀(64)은 예를 들어, 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등 또는 이들의 조합을 사용하여 기판(50) 내에 트렌치를 에칭함으로써 형성된다. 에칭 공정은 이방성일 수 있다. 일부 실시예에서, 트렌치(61)는 서로 평행한 스트립(상단에서 보았을 때)이고, 서로에 대해 가깝게 이격되어 있을 수 있다. 일부 실시예에서, 트렌치(61)는 연속적이고 반도체 핀(64)을 둘러쌀 수 있다. 반도체 핀(64)이 형성된 후에, 패터닝된 마스크(58)는 에칭 또는 임의의 적합한 방법에 의해 제거될 수 있다.
임의의 적합한 방법에 의해 핀(64)이 패터닝될 수 있다. 예를 들어, 핀(64)은 더블-패터닝 또는 멀티-패터닝 공정을 포함한, 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 더블 패터닝 또는 멀티 패터닝 공정은 포토리소그래피 및 자기-정렬 공정으로 결합되고, 이는 단일, 다이렉트(direct) 포토리소그래피 공정을 사용하여 얻어진 것보다 작은 피치를 갖는 패턴이 생성될 수 있게 한다. 예를 들어, 일실시예에 있어서, 희생 층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자기-정렬 공정을 사용하여 패터닝된 희생 층과 나란히 형성된다. 희생 층은 그 후 제거되고, 남아있는 스페이서 또는 맨드릴(mandrel)은 그 후 핀을 패터닝하기 위해 사용될 수 있다.
도 4는 격리 영역(62)을 형성하기 위해 이웃하는 반도체 핀(64) 사이에 절연 재료를 형성하는 것을 도시한다. 절연 재료는 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있고, 고밀도 플라즈마 화학 기상 증착(high density plasma chemical vapor deposition; HDP-CVD), 유동성 CVD(flowable CVD; FCVD)[예를 들어, 원격 플라즈마 시스템에서의 CVD-기반 재료 증착 및 산화물과 같은 다른 재료로 변환시키기 위한 후경화(post curing)] 등, 또는 이들의 조합에 의해 형성될 수 있다. 다른 절연 재료 및/또는 다른 형성 공정이 사용될 수 있다. 예시된 실시예에서, 절연 재료는 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성될 때 어닐 공정이 수행될 수 있다. 화학 기계적 연마(chemical mechanical polishing; CMP) 공정과 같은 평탄화 공정이 과잉 절연 재료[및, 존재한다면, 패터닝된 마스크(58)]를 제거하고, 동일 평면 상에 있는(도시되지 않음) 격리 영역(62)의 상단 표면 및 반도체 핀(64)의 상단 표면을 형성할 수 있다.
일부 실시예에서, 격리 영역(62)은 격리 영역(62)과 기판(50)/반도체 핀(64) 사이의 계면에 라이너, 예를 들어 라이너 산화물(도시되지 않음)을 포함한다. 일부 실시예에서, 라이너 산화물은 기판(50)과 격리 영역(62) 사이의 계면에서 결정 결함을 감소시키기 위해 형성된다. 유사하게, 라이너 산화물은 또한 반도체 핀(64)과 격리 영역(62) 사이의 계면에서 결정 결함을 감소시키기 위해 사용될 수 있다. 라이너 산화물(예를 들어, 실리콘 산화물)은 기판(50)의 표면 층의 열 산화를 통해 형성된 열 산화물일 수 있지만, 라이너 산화물을 형성하기 위해 다른 적절한 방법이 사용될 수도 있다.
이어서, 격리 영역(62)은 리세스되어 쉘로우 트렌치 격리(shallow trench isolation; STI) 영역을 형성한다. 이웃하는 격리 영역(62) 사이에서부터 반도체 핀(64)의 상부 부분이 돌출하도록 격리 영역(62)이 리세스된다. 격리 영역(62)의 상단 표면은 평탄한 표면(도시된 바와 같이), 볼록한 표면, 오목한 표면[예들 들어, 디싱(dishing)], 또는 이들의 조합을 가질 수 있다. 격리 영역(62)의 상단 표면은 적절한 에칭에 의해 평탄하게, 볼록하게 그리고/또는 오목하게 형성될 수 있다. 격리 영역(62)은 격리 영역(62)의 재료에 선택적인 것과 같은 허용가능한 에칭 공정을 사용하여 리세스될 수 있다. 예를 들어, 희석 불화수소(dHF) 산을 사용하는 습식 에칭 공정이 사용될 수 있다.
도 2 내지 도 4는 핀(64)을 형성하는 실시예를 도시하지만, 핀은 다양한 상이한 공정으로 형성될 수 있다. 일실시예에서, 유전체 층은 기판의 상단 표면 상에 형성될 수 있고; 트렌치는 유전체 층을 통해 에칭될 수 있고; 호모에피택셜 구조물은 트렌치에서 에피택셜 성장될 수 있고; 호모에피택셜 구조물이 유전체 층으로부터 돌출하여 핀을 형성하도록 유전체 층이 리세스될 수 있다. 다른 예에서, 헤테로에피택셜 구조물이 핀에 대해 사용될 수 있다. 예를 들어, 반도체 핀은 리세스될 수 있고, 반도체 핀과는 상이한 재료가 그들의 위치에서 에피택셜하게 성장될 수 있다.
또 다른 예에서, 유전체 층은 기판의 상단 표면 상에 형성될 수 있고; 트렌치는 유전체 층을 통해 에칭될 수 있고; 헤테로에피텍셜 구조물은 기판과는 상이한 재료를 사용하여 트렌치에서 에피택셜 성장될 수 있고; 헤테로에피택셜 구조물이 유전체 층으로부터 돌출하여 핀을 형성하도록 유전체 층은 리세스될 수 있다.
호모에피택셜 또는 헤테로에피택셜 구조물이 에피택셜 성장되는 일부 실시예에서, 성장된 재료는 성장 동안 인 시츄(in situ) 도핑될 수 있고, 인 시츄 도핑은 주입 도핑 이전 및 이후에 배제될 수 있지만, 인 시츄 및 주입 도핑은 함께 사용될 수 있다. 또한, PMOS 영역의 재료와는 상이한 NMOS 영역에서 재료를 에피택셜 성장시키는 것이 유리할 수 있다. 다양한 실시예에서, 핀은 실리콘 게르마늄(SixGe1-x, 여기서 x는 대략 0 내지 1일 수 있다), 실리콘 탄화물, 순수 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등을 포함한다. 예를 들어, III-V 화합물 반도체를 형성하기 위해 이용가능한 재료는 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이에 한정되지는 않는다.
도 5는 반도체 핀(64) 위에 더미 게이트 구조물(75)을 형성하는 것을 도시한다. 더미 게이트 구조물(75)은 일부 실시예에서 게이트 유전체(66) 및 게이트(68)를 포함한다. 더미 게이트 구조물(75)은 마스크 층, 게이트 층 및 게이트 유전체 층을 패터닝함으로써 형성될 수 있고, 여기서 마스크 층, 게이트 층 및 게이트 유전체 층은 마스크(70), 게이트(68) 및 게이트 유전체(66)와 각각 동일한 재료를 포함한다. 더미 게이트 구조물(75)을 형성하기 위해, 반도체 핀(64) 및 분리 영역(62) 상에 게이트 유전체 층이 형성된다. 게이트 유전체 층은 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 이들의 다중 층 등일 수 있고, 허용가능한 기술에 따라 퇴적되거나 열 성장될 수 있다.
게이트 층은 게이트 유전체 층 위에 형성되고, 마스크 층은 게이트 층 위에 형성된다. 게이트 층은 게이트 유전체 층 위에 퇴적된 후, 예를 들어 CMP에 의해 평탄화될 수 있다. 마스크 층은 게이트 층 위에 퇴적될 수 있다. 게이트 층은 예를 들어 폴리실리콘으로 형성될 수 있지만, 다른 재료가 또한 사용될 수 있다. 마스크 층은, 예를 들면 실리콘 질화물 등으로 형성될 수 있다.
게이트 유전체 층, 게이트 층 및 마스크 층이 형성된 후에, 허용가능한 포토리소그래피 및 에칭 기술을 사용하여 마스크 층이 패터닝되어 마스크(70)를 형성할 수 있다. 그 다음, 마스크(70)의 패턴은 적합한 에칭 기술에 의해 게이트 층 및 게이트 유전체 층에 전사되어 각각 게이트(68) 및 게이트 유전체(66)를 형성할 수 있다. 게이트(68) 및 게이트 유전체(66)는 반도체 핀(64)의 각각의 채널 영역을 덮는다. 게이트(68)는 또한 각각의 반도체 핀(64)의 길이 방향에 실질적으로 직교하는 길이 방향을 또한 가질 수 있다. 하나의 더미 게이트 구조물(75)이 도 5의 단면도에 도시되지만, 하나보다 많은 더미 게이트 구조물(75)이 반도체 핀(64) 위에 형성될 수 있다. 예를 들어, 2개의 더미 게이트 구조물(75)(예를 들어, 75A 및 75B)이 도 6a에 도시된다. 본 명세서에 예시된 더미 게이트 구조물의 수는 예시적이고 비제한적이며, 다른 수의 더미 게이트 구조물이 또한 가능하며 본 개시의 범위 내에 포함되는 것으로 완전히 의도된다.
도 6a는 단면 A-A를 따라(핀의 종축을 따라) FinFET 디바이스(100)의 추가 처리의 단면도를 도시한다. 도 6a에 도시된 바와 같이, 저농도 도핑된 드레인(lightly doped drain; LDD) 영역(65)이 핀(64) 내에 형성된다. LDD 영역(65)은 주입 공정에 의해 형성될 수 있다. 주입 공정은 핀(64) 내에 n형 또는 p형 불순물을 주입하여 LDD 영역(65)을 형성할 수 있다. 일부 실시예에서, LDD 영역(65)은 FinFET 디바이스(100)의 채널 영역에 접한다. LDD 영역(65)의 부분은 게이트(68) 아래로, 그리고 FinFET 디바이스(100)의 채널 영역으로 연장될 수 있다. 도 6a는 LDD 영역(65)의 비제한적인 예를 도시한다. LDD 영역(65)의 다른 구성, 형상 및 형성 방법이 또한 가능하며, 본 개시의 범위 내에 포함되도록 완전히 의도된다. 예를 들어, 게이트 스페이서(87)가 형성된 후에 LDD 영역(65)이 형성될 수 있다.
여전히 도 6a를 참조하면, LDD 영역(65)이 형성된 후에, 게이트 스페이서(87)가 게이트 구조물 상에 형성된다. 도 6a의 예에서, 게이트 스페이서(87)는 게이트(68)의 대향하는 측벽 및 게이트 유전체(66)의 대향하는 측벽 상에 형성된다. 게이트 스페이서(87)는 실리콘 질화물과 같은 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물 등 또는 이들의 조합으로 형성될 수 있으며, 예를 들어 열 산화, CVD 또는 다른 적절한 퇴적 공정을 사용하여 형성될 수 있다. 게이트 스페이서(87)는 또한 반도체 핀(64)의 상부 표면 및 격리 영역(62)의 상부 표면 위로 연장될 수 있다.
도 6a에 도시된 바와 같은 게이트 스페이서(87)의 형상 및 형성 방법은 단지 비제한적인 예시이며, 다른 형상 및 형성 방법이 가능하다. 예를 들어, 게이트 스페이서(87)는 제 1 게이트 스페이서(도시되지 않음) 및 제 2 게이트 스페이서(도시되지 않음)를 포함할 수 있다. 제 1 게이트 스페이서는 더미 게이트 구조물(75)의 대향하는 측벽 상에 형성될 수 있다. 제 1 게이트 스페이서가 각각의 게이트 구조물과 각각의 제 2 게이트 스페이서 사이에 배치된 상태로, 제 2 게이트 스페이서는 제 1 게이트 스페이서 상에 형성될 수 있다. 제 1 게이트 스페이서는 단면도에서 L 형상을 가질 수 있다. 다른 예로서, 에피택셜 소스/드레인 영역(80)이 형성된 후에 게이트 스페이서(87)가 형성될 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(80)의 에피택셜 공정 전에 더미 게이트 스페이서는 제 1 게이트 스페이서(도시되지 않음) 상에 형성되고, 에피택셜 소스/드레인 영역(80)이 형성된 후에 더미 게이트 스페이서는 제거되고 제 2 게이트 스페이서로 대체된다. 모든 그러한 실시예는 본 개시의 범위 내에 포함되도록 완전히 의도된다.
이어서, 도 6a에 도시된 바와 같이, 소스/드레인 영역(80)이 형성된다. 소스/드레인 영역(80)은, 리세스를 형성하도록 핀(64)을 에칭하고, 금속 유기 CVD(metal-organic CVD; MOCVD), 분자 빔 에피 택시(molecular beam epitaxy; MBE), 액상 에피 택시(Liquid Phase Epitaxy; LPE), 기상 에피 택시(vapor phase epitaxy; VPE), 선택적 에피택셜 성장(selective epitaxial growth; SEG) 등 또는 이들의 조합과 같은 적절한 방법을 사용하여 리세스 내에 재료를 에피택셜 성장시킴으로써 형성된다.
도 6a에 도시된 바와 같이, 에피택셜 소스/드레인 영역(80)은 핀(64)의 각각의 표면으로부터 상승된[예를 들어, 핀(64)의 리세스되지 않은 부분 위로 상승된] 표면을 가질 수 있고, 패싯(facet)을 가질 수 있다. 도 6b에 도시된 바와 같이, 인접한 핀(64)의 소스/드레인 영역(80)[예를 들어, 도 6bdptj 영역(200) 또는 영역(300) 내의 핀(64)]은 병합되어 연속적인 에피택셜 소스/드레인 영역(80)을 형성할 수 있다. 일부 실시예에서, 도 6c에 도시된 바와 같이, 인접한 핀(64)의 소스/드레인 영역(80)은 함께 병합되지 않고 별도의 소스/드레인 영역(80)으로 남는다. 일부 실시예에서, n형 디바이스 영역[예를 들어, 영역(200)] 내의 소스/드레인 영역(80)은 실리콘 탄화물(SiC), 실리콘 인(SiP), 인-도핑된 실리콘 탄소(SiCP) 등을 포함한다. 일부 실시예에서, p형 디바이스 영역[예를 들어, 영역(300)] 내의 소스/드레인 영역(80)은 SiGe, 및 붕소 또는 인듐과 같은 p형 불순물을 포함한다.
에피택셜 소스/드레인 영역(80)에 도펀트가 주입되어 소스/드레인 영역(80)을 형성할 수 있고, 어닐링 공정이 후속된다. 주입 공정은 주입 공정으로부터 보호되어야 하는 FinFET의 영역을 덮기 위해 포토레지스트와 같은 마스크를 형성하고 패터닝하는 단계를 포함할 수 있다. 예를 들어, 영역(200)을 노출시키고 영역(200)에 대한 주입 공정으로부터 영역(300)을 쉴드하기 위해 패터닝된 마스크 층이 형성될 수 있고, 영역(300)을 노출시키고 영역(300)에 대한 주입 공정으로부터 영역(200)을 쉴드하기 위해 또다른 패터닝된 마스크 층이 형성될 수 있다. 소스/드레인 영역(80)은 약 1E19 cm-3 내지 약 1E21 cm-3의 범위 내의 불순물(예를 들어, 도펀트) 농도를 가질 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역은 성장 중에 인 시츄 도핑될 수 있다.
이어서, 도 6a에 도시된 바와 같이, 더미 게이트 구조물(75), 게이트 스페이서(87) 및 소스/드레인 영역(80) 위에 제 1 층간 유전체(first interlayer dielectric; ILD)(90)가 형성된다. 일부 실시예에서, 제 1 ILD(90)는 실리콘 산화물(SiO), 포스포실리케이트 유리(phosphosilicate glass; PSG), 보로실리케이트 유리(borosilicate glass; BSG), 붕소-도핑된 포스포실리케이트 유리(boron-doped phosphosilicate Glass; BPSG), 도핑되지 않은 실리케이트 유리(undoped silicate glass; USG) 등과 같은 유전체 재료로 형성되고, CVD, PECVD 또는 FCVD와 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. CMP 공정과 같은 평탄화 공정은, CMP 공정 후에(도시되지 않음) 제 1 ILD(90)의 상부 표면이 게이트(68)의 상부 표면과 같은 레벨이 되도록, 마스크(70)를 제거하고 ILD(90)의 상부 표면을 평탄화하도록 수행될 수 있다. 따라서, 일부 실시예에서, CMP 공정 후에, 게이트(68)의 상부 표면이 노출된다.
이어서, 도 7 내지 도 13, 도 14a 및 도 14b에 도시된 바와 같이, 더미 게이트 구조물(75)를 대체 게이트로 대체하기 위해 게이트-라스트 공정(종종, 대체 게이트 공정으로 지칭됨)이 수행된다. 게이트-라스트 공정에서, 게이트(68) 및 게이트 유전체(66)(도 5 참조)는 각각 더미 게이트 및 더미 게이트 유전체로 간주되며, 제거되고, 대체 게이트로서 총괄적으로 지칭될 수 있는 활성 게이트 및 활성 게이트 유전체로 대체된다. 대체 게이트는 또한 금속 게이트 또는 금속 게이트 구조물로 지칭될 수 있다.
도 7 내지 도 13, 도 14a 및 도 14b에서, 영역(300)은 제 1 마스크 층(예를 들어, 패터닝된 포토레지스트, 도시되지 않음)에 의해 제 1 대체 공정으로부터 쉴드되면서, 영역(200)(도 15 참조) 내의 더미 게이트 구조물(75)의 부분은 제 1 대체 게이트 공정에서 금속 게이트(예를 들어, 97A_1, 97B_1)에 의해 대체된다. 다르게 말하면, 영역(300) 내의 더미 게이트 구조물(75)의 부분은 제 1 대체 게이트 공정에 의해 제거되지 않는다. 제 1 대체 게이트 공정 후에, 제 1 마스크 층이 제거되고, 제 1 대체 게이트 공정과 동일하거나 유사한 제 2 대체 게이트 공정이 수행되어, 영역(200)은 제 2 대체 게이트 공정로부터의 제 2 마스크 층(예를 들어, 패터닝된 포토레지스트, 도시되지 않음)에 의해 쉴드되면서, 영역(300) 내의 더미 게이트 구조물(75)의 부분을 금속 게이트(예를 들어, 97A_2, 97B_2)로 대체한다. 그 다음, 제 2 마스크 층은 제 2 대체 게이트 공정 이후에 제거될 수 있다.
도 7 내지 도 13, 도 14a 및 도 14b는 영역(200) 내의 더미 게이트 구조물(75)의 부분을 금속 게이트로 대체하기 위해 상기 논의된 제 1 대체 게이트 공정을 처리하는 것을 도시한다. 당업자는, 본 개시를 읽을 때, 상술된 제 2 대체 게이트 공정에 대한 처리를 쉽게 이해할 것이고, 따라서 상세는 반복되지 않는다. 그러므로, 도 7 내지 도 13, 도 14a 및 도 14b를 참조하여 제 1 대체 게이트 공정만이 본 개시에서 논의된다.
도 7 내지 도 13, 도 14a 및 도 14a는 영역(200)(예를 들어, n형 디바이스 영역) 내의 핀(64B)(도 15 참조)의 단면 A-A를 따른 FinFET 디바이스(100)의 단면도를 도시한다. 따라서, 도 7 내지 도 13, 도 14a 및 도 14b를 참조한 이하의 논의에서, 더미 게이트 구조물(75)(예를 들어, 75A, 75B) 및 금속 게이트 구조물(97)(예를 들어, 97A, 97B)은 영역(200)에서 각각의 구조물[예를 들어, 더미 게이트 구조물(75) 및 금속 게이트 구조물(97)]의 부분을 말한다.
이제 도 7을 참조하면, 제 1 ILD(90)에서 리세스(91)(예를 들어, 91A 및 91B)를 형성하기 위해 더미 게이트 구조물들(75)(도 6a 참조)이 제거된다. 일부 실시예에 따르면, 게이트(68) 및 게이트(68) 바로 아래의 게이트 유전체(66)는 에칭 단계(들)에서 제거되어 리세스(91)가 형성된다. 각 리세스(91)는 각각의 핀(64)의 채널 영역을 노출시킨다. 각 채널 영역은 이웃하는 쌍의 에피택셜 소스/드레인 영역(80) 사이에 배치될 수 있다. 더미 게이트 제거 동안, 게이트 유전체(66)는 게이트(68)가 에칭될 때 에칭 정지 층으로서 사용될 수 있다. 그 다음, 게이트(68)의 제거 후에 게이트 유전체(66)는 제거될 수 있다.
이어서, 도 8에서, 게이트 유전체 층(82)은 리세스(91) 내에, 그리고 제 1 ILD(90) 위에 (예를 들면, 컨포멀하게) 형성된다. 도 8에 도시된 바와 같이, 게이트 유전체 층(82)은 리세스(91)의 측벽 및 저부를 라이닝하고, 게이트 스페이서(87)의 상부 표면과 제 1 ILD(90)의 상부 표면을 따라 연장된다. 일부 실시예에 따르면, 게이트 유전체 층(82)은 실리콘 산화물, 실리콘 질화물 또는 이들의 다중 층을 포함한다. 도시된 실시예에서, 게이트 유전체 층(82)은 고-k 유전체 재료를 포함하고, 약 7.0보다 큰 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 및 이들의 조합을 포함할 수 있다. 게이트 유전체 층(82)의 형성 방법은 MBD, ALD, PECVD 등을 포함할 수 있다.
이어서, 도 9에서, 제 1 일 함수 층(84’)은 게이트 유전체 층(82) 위에 (예를 들어, 컨포멀하게) 형성된다. 도시된 실시예에서, 제 1 일 함수 층(84')은 p형 일 함수 층이고, ALD와 같은 적절한 형성 방법에 의해 형성된 티타늄 실리콘 질화물(예를 들어, TiSiN)와 같은 p형 일 함수 금속을 포함한다. TiSiN이 예로서 사용되었지만, TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN 또는 이들의 조합과 같은 다른 적합한 p형 일 함수 금속이 또한 제 1 일 함수 층(84’)의 재료로서 사용될 수 있다.
이어서, 도 10에서, 패터닝된 마스킹 층(83)은 제 1 일 함수 층(84’) 위에 형성된다. 패터닝된 마스크 층(83)은 리세스(91B)를 충전하고(도 9 참조), 리세스(91B)에 근접한 제 1 일 함수 층(84')의 상부 표면 위로 연장된다(예를 들어, 덮는다). 도 10에 도시된 바와 같이, 패터닝된 마스크 층(83)은 리세스(91A)를 충전하지 않으며 리세스(91A)에 근접한 제 1 일 함수 층(84')의 상부 표면을 노출시킨다.
일실시예에서, 패터닝된 마스크 층(83)을 형성하기 위해, 하부 반사 방지 코팅(BARC) 층 및 포토레지스트가 도 9에 도시된 FinFET 디바이스(100) 위에 연속적으로 블랭킷(blanket) 퇴적된다. 이어서, 포토레지스트는 포토레지스트를 패터닝된 에너지원에 노출시키고, 현상액을 사용하여 포토레지스트를 현상함으로써 패터닝된다. 포토레지스트를 현상한 후에, 포토레지스트의 남아있는 부분은 형성될 패터닝된 마스크 층(83)의 형상에 대응하는 형상을 가진다. 이어서, 패터닝된 포토레지스트의 패턴은, 예를 들어 이방성 에칭 공정을 사용하여 BARC 층으로 전사되고, 이방성 에칭 공정 후에, BARC 층의 남아있는 부분은 패터닝된 마스크 층(83)을 형성한다. BARC 층은 폴리머와 같은 적절한 유전체 재료로 형성될 수 있다. 일실시예에서, BARC 층의 조성은 산소를 포함하고, 따라서, 패터닝된 마스크 층(83)은 또한 산소를 포함한다. 일부 실시예에서, BARC 층을 패터닝하는데 사용되는 이방성 에칭 공정은 질소(예를 들어, N2) 및 수소(예를 들어, H2)를 포함하는 에칭 가스를 사용하여 수행되는 건식 에칭 공정이다.
이어서, 도 11에서, 제 1 일 함수 층(84')의 노출된 부분, 예를 들어 패터닝된 마스크 층(83)에 의해 덮이지 않은 부분이 제거되고, 제 1 일 함수 층(84')의 남아있는 부분은 제 1 일 함수 층(84)으로서 표시된다. 일부 실시예에서, 제 1 일 함수 층(84')의 재료에 선택적인 에천트를 사용하여 제 1 일 함수 층(84')의 노출된 부분을 제거하기 위해 습식 에칭 공정이 수행된다. 도시된 실시예에서, 제 1 일 함수 층(84')은 티타늄 실리콘 질화물을 포함하고, 습식 에칭 공정에서 사용되는 에천트는 암모니아(예를 들어, NH3)를 포함한다. 도 11에 도시된 바와 같이, 습식 에칭 공정은 제 1 일 함수 층(84')의 노출된 부분을 제거하고 하부 게이트 유전체 층(82)을 노출시킨다.
이어서, 도 12에서, 패터닝된 마스크 층(83)(예를 들어, 산소를 포함하는 폴리머 층)은 플라즈마 공정에 의해 제거된다. 일실시예에서, 플라즈마 공정은 질소(예를 들어, N2), 수소(예를 들어, H2) 및 헬륨(예를 들어, He)의 가스 혼합물을 사용하여 수행된다. 도시된 실시예에서, 가스 혼합물은 산소를 포함하지 않음을 주목한다. 일부 실시예에서, 가스 혼합물이 플라즈마로 활성화될 때, 수소로부터의 H 라디칼은 패턴 마스크 층(83)을 제거하기 위해 패터닝된 마스크 층(83)과 반응한다. 가스 혼합물 내의 헬륨은 H 라디칼의 생성을 도울 수 있고, 가스 혼합물 내의 질소는 플라즈마 공정의 에칭 속도를 향상시킬 수 있다.
일부 실시예에서, 플라즈마 공정은 질소, 수소 및 헬륨의 가스 혼합물을 사용하여 수행되고, 약 0.8 Torr 내지 약 1.1 Torr의 압력에서 약 240 ℃ 내지 약 260 ℃의 온도로 수행된다. 일부 실시예에서, 헬륨의 유속은 약 800 sccm(standard cubic centimeters per minute) 내지 약 6000 sccm이며, 수소의 유속은 약 3000 sccm 내지 약 5000 sccm이며, 질소의 유속은 약 0 sccm 내지 약 6000 sccm이다 6000 sccm이다.
일부 실시예에 따르면, 패터닝된 마스크 층(83)은 산소를 포함하는 폴리머 층이며, 산소는 플라즈마 공정 중에 활성 산소 종으로 활성화된다. 산소 종은 제 1 일 함수 층(84)과 반응하여 제 1 일 함수 층(84)의 표면 층[예를 들어 기판(50)과 먼 상부 부분]을 산화물 층(85)으로 덮는다. 도 12의 도시된 예에서, 제 1 일 함수 층(84)은 티타늄 실리콘 질화물을 포함하고, 산화물 층(85)은 실리콘 산화물을 포함한다.
이어서, 도 13에서, 제 2 일 함수 층(86)은 도 12에 도시된 구조물 위에 (예를 들어, 컨포멀하게) 형성된다. 특히, 제 2 일 함수 층(86)은 리세스(91A)의 측벽 및 저부를 라이닝하고 게이트 유전체 층(82)의 노출된 부분의 상부 표면을 따라 연장되는(예를 들어, 물리적으로 접촉하는) 제 1 부분(86A)을 포함한다. 또한, 제 2 일 함수 층(86)은 또한 리세스(91B)의 측벽 및 저부를 라이닝하고 산화물 층(85)의 상부 표면을 따라 연장되는(예를 들어, 물리적으로 접촉하는) 제 2 부분(86B)을 포함한다. 제 2 일 함수 층(86)은 예시적인 실시예에서 ALD와 같은 적절한 퇴적 방법에 의해 형성된 알루미늄-도핑된 티타늄 탄화물(예를 들어, TiAlC)과 같은 n형 일 함수 금속을 포함할 수 있다. TiAlC가 제 2 일 함수 층(86)의 예로서 사용되었지만, TaAl, TaAlC, TiAlN, Mn, Zr 또는 이들의 조합과 같은 다른 적합한 n형 일 함수 금속이 또한 제 2 일 함수 층(86)으로서 사용될 수 있다.
도 13에 도시된 바와 같이, 제 2 일 함수 층(86)의 제 1 부분(86A)과 제 2 부분(86B)은 상이한 두께를 가진다. 특히, 제 1 부분(86A)은 제 2 부분(86B)의 두께(T2)보다 작은 두께(T1)를 가진다. 특정 이론에 제한되지 않고, 제 2 일 함수 층(86)(예를 들어, TiAlC)의 형성에 기여하는 산화물 층(85)(예를 들어, 실리콘 산화물)은 소수성(hydrophobic)인 것으로 여겨진다. 따라서, 동일한 퇴적 공정, 예를 들어 ALD 공정이 동시에 게이트 유전체 층(82) 위와 산화물 층(85) 위에 제 2 일 함수 층(86)을 형성하기 위해 수행되지만, 제 2 일 함수 층(86)은 도시된 실시예에서 산화물 층(85) 위에 더 빠르게 형성된다(예를 들어, 더 높은 퇴적 속도를 가짐). 예를 들어, 8회의 퇴적 사이클을 갖는 ALD 공정 후에, 제 1 부분(86A)의 두께(T1)는 약 10 옹스트롬 내지 약 15 옹스트롬일 수 있고, 제 2 부분(86B)의 두께(T2)는 두께(T1)보다 약 2 옹스트롬 내지 약 3 옹스트롬만큼 클 수 있다.
일부 실시예에서, 산화물 층(85)의 형성은 제 2 일 함수 층(86)으로부터 게이트 유전체 층(82)으로의 알루미늄의 확산 속도를 변화(예를 들어, 증가)시킨다. 예를 들어, XRF(X-ray Fluorescence) 기술을 사용하여 측정된 게이트 유전체 층(82) 내의 알루미늄의 강도는 7.38 kcps(kilo counts per second)의 기준선 값보다 큰, 예를 들어 약 7.57 kcps 내지 약 7.84 kcps이며, 기준선 값 7.38 kcps는 패터닝된 마스크 층(83)이 상술된 플라즈마 공정(예를 들어, 질소를 포함하는 가스 혼합물을 사용하는 플라즈마 공정)에 의해 처리되지 않을 때 게이트 유전체 층(82) 내의 알루미늄의 강도에 대응한다.
일부 실시예에서, 패터닝된 마스크 층(83)을 제거하기 위해 수행되는 플라즈마 공정에서의 질소의 유속은 제 2 일 함수 층(86)의 제 2 부분(86B)의 두께(T2)를 제어하도록 조정(예를 들어, 증가 또는 감소)된다. 예를 들어, 플라즈마 공정에서 질소의 유량을 증가시키는 것은 산화물 층(85)의 두께를 증가시킬 수 있고, 결국 산화물 층(85) 위에 형성된 제 2 부분(86B)의 두께(T2)를 증가시키는 결과를 가져오며, 그 반대의 경우도 가능하다. 일부 실시예에서, 플라즈마 공정의 지속시간은 제 2 일 함수 층(86)의 제 2 부분(86B)의 두께(T2)를 제어하도록 조정(예를 들어, 증가 또는 감소)된다. 예를 들어, 플라즈마 공정의 지속시간은 산화물 층(85)의 두께를 증가시키기 위해 증가될 수 있고, 결국 산화물 층(85) 위에 형성된 제 2 부분(86B)의 두께(T2)를 증가시키는 결과를 가져오며, 그 반대의 경우도 가능하다. 일부 실시예에서, 제 2 일 함수 층(86)의 제 1 부분(86A)의 두께(T1)는 질소의 유속 또는 플라즈마 공정의 지속시간에 영향을 받지 않는다.
플라즈마 공정에서의 질소의 유속 및/또는 플라즈마 공정의 지속시간을 조정함으로써, 본 개시된 방법은 제 2 일 함수 층(86)이 동일한 퇴적 공정(예를 들어, 동일한 ALD 공정)에서 FinFET 디바이스(100)의 상이한 영역에서 상이한 두께(예를 들어, T1, T2)로 형성되게 한다. 본 개시된 방법의 이점을 인지하기 위해, 상이한 퇴적 공정을 사용함으로써 제 2 일 함수 층(86)의 상이한 두께가 달성되는 기준 방법을 고려한다. 예를 들어, 기준 방법은 상이한 두께를 달성하기 위해 상이한 횟수의 퇴적 사이클을 갖는 2개의 상이한 ALD 공정을 사용할 수 있다. 2개의 ALD 공정, 제 2 영역에서 제 2 일 함수 층(86)이 퇴적되는 동안 FinFET 디바이스(100)의 제 1 영역을 덮기 위해 제 1 패터닝된 마스크를 사용하는 제 1 ALD 공정(제 1 횟수의 퇴적 사이클을 가짐), 및 제 1 영역에서 제 2 일 함수 층(86)이 퇴적되는 동안 FinFET 디바이스(100)의 제 2 영역을 덮기 위해 제 2 패터닝된 마스크를 사용하는 제 2 ALD 공정이 2개의 개별 처리 단계에서 수행되어야 할 수 있다. 그러므로, 기준 방법은 상이한 패터닝된 마스크를 이용한 더 많은 처리 단계를 필요로 하며, 이는 제조 시간 및 비용을 증가시킨다. 반대로, 본 발명의 방법은 제 2 일 함수 층(86)이 단일 퇴적 공정(예를 들어, ALD 공정)에서 상이한 영역에서 상이한 두께로 형성게 함으로써 처리 시간 및 비용을 절약한다.
이어서, 도 14a에서, 충전 금속(88)이 제 2 일 함수 층(86) 위에 형성되고 리세스(91A 및 91B)를 충전한다. 상기 충전 금속(88)은 Cu, Al, W 등, 이들의 조합 또는 이들의 다중 층과 같은 금속 함유 재료로 이루어질 수 있으며, 예를 들어 전기도금, 무전해 도금, PVD, CVD, 또는 다른 적절한 방법에 의해 형성될 수 있다. 일부 실시예에서, 충전 금속(88)이 형성되기 전에, 구리 층과 같은 시드 층(도시되지 않음)이 ALD와 같은 적절한 퇴적 공정에 의해 제 2 일 함수 층(86) 위에 형성되고, 그 후 충전 금속(88)은 시드 층 위에 형성된다. 이어서, CMP와 같은 평탄화 공정이 제 1 ILD(90)의 상부 표면 위에 배치된, 제 2 일 함수 층(86)의 부분, 게이트 유전체 층(82)의 부분, 산화물 층(85)의 부분, 및 제 1 일 함수 층(84)의 부분을 제거하기 위해 수행된다. 평탄화 공정 후에, 리세스(91A) 내의 게이트 유전체 층(82) 및 제 2 일 함수 층(86)의 남아있는 부분은 금속 게이트(97A)[예를 들어, 영역(200) 내의 97A의 부분]를 형성하고, 리세스(91B) 내의 제 2 일 함수 층 층(86), 산화물 층(85), 제 1 일 함수 층 층(84), 및 게이트 유전체 층(82)의 남아있는 부분은 금속 게이트(97B)[예를 들어, 영역(200) 내의 97B의 부분]를 형성한다.
도 14b는 도 14a의 FinFET 디바이스(100)를 단면 D-D(도 15 참조)를 따라 도시한다. 도 14b에 도시된 바와 같이, 금속 게이트(97)(예를 들어, 97A, 97B)는 격리 영역(62) 및 기판(50) 위에 배치된다. 게이트 스페이서(87)는 각 금속 게이트(97)의 대향하는 측벽 상에 있다. 제 1 ILD(90)는 금속 게이트(97) 및 게이트 스페이서(87)를 둘러싼다. 단면 D-D가 반도체 핀(64)의 외측에 있기 때문에, 반도체 핀(64), 소스/드레인 영역(80), 및 LDD 영역(65)과 같은 피처는 도 14b의 단면도에서 보이지 않을 수 있다.
도 14a의 예에서, 금속 게이트(97A)는 두께(T1)를 갖는 제 2 일 함수 층(86)의 제 1 부분(86A)을 가지며, 금속 게이트(97B)는 제 1 일 함수 층(84) 및 두께(T2)를 갖는 제 2 일 함수 층(86)의 제 2 부분(86B)을 가진다. 일 함수 층(예를 들어, 84, 86)의 상이한 구조 및 상이한 두께로 인해, 금속 게이트(97A 및 97B)가 속하는 트랜지스터는 상이한 문턱 전압을 가진다. 패터닝된 마스크 층(83)을 제거하기 위해 사용되는 플라즈마 공정의 파라미터(예를 들어, 질소의 유속 및/또는 지속시간)를 조정함으로써, 제 2 일 함수 층(86)의 제 2 부분(86B)의 두께(T2)는 용이하게 수정되며, 이는 대응하는 트랜지스터의 문턱 전압(Vt)을 설계 사양에 따라 용이하게 조절할 수 있게 한다. 또한, 패터닝된 마스크 층(83)을 제거하기 위한 플라즈마 처리에 의해 산화물 층(85)이 형성되기 때문에, 산화물 층(85)을 형성하기위한 추가의 공정이 불필요하다. 즉, 산화물 층(85)의 형성 및 패터닝된 마스크 층(83)의 제거는 동일한 처리 단계(예를 들어, 플라즈마 공정에 의해)에서 수행된다. 이는 제조 비용 및 시간을 유리하게 절약한다.
상술된 바와 같이, 제 1 대체 게이트 공정 후에, 영역(200)은 마스크 층에 의해 덮일 수 있고, 제 2 대체 게이트 공정은 영역(300)에서 더미 게이트 구조물(75)의 부분을 대체하도록 수행될 수 있다. 영역(300)(예를 들어, p형 디바이스 영역)은 영역(200)(예를 들어, n형 디바이스 영역)과는 상이한 디바이스 영역일 수 있고, 일 함수 층의 수, 일 함수 층의 재료 및/또는 일 함수 층의 두께는 영역(300)에 형성될 디바이스의 유형에 대해 조정될 수 있다. 그러므로, 동일한 금속 게이트(97)(예를 들어, 도 15의 97A 또는 97B)는 영역(200)에서 상이한 구조물을 가질 수 있다. 즉, 영역(200) 내의 금속 게이트(97)의 부분(예를 들어, 97A_1 또는 97B_1)은 영역(300) 내의 금속 게이트(97)의 부분(예를 들어, 97A_2 또는 97B_2)과는 상이할 수 있다. 예를 들어, 영역(200) 내의 금속 게이트(97)의 부분 및 영역(300) 내의 금속 게이트(97)는 상이한 수의 일 함수 층, 또는 일 함수 층에 대한 상이한 재료를 가질 수 있다. 다른 예로서, 영역(200) 내의 금속 게이트(97)의 부분 및 영역(300) 내의 금속 게이트(97)의 부분은, 각 일 함수 층이 동일한 일 함수 금속으로 형성되는 동일한 수의 일 함수 층을 가질 수 있지만, 일 함수 층 중 적어도 하나는 영역(200) 및 영역(300)에서 상이한 두께를 가진다. 다른 실시예에서, 금속 게이트(97)(예를 들어, 도 15의 97A 또는 97B)는 영역(200)(예를 들어, n형 디바이스 영역) 및 영역(300)(예를 들어, p형 디바이스 영역) 모두에서 동일한 구조를 가질 수 있지만(예를 들어, 도 14a에 도시된 바와 같이), 영역(200) 및 영역(300) 내의 핀(64)에 대한 재료는 형성되는 상이한 유형의(예를 들어, n형 또는 p형) 디바이스에 대한 상이한 문턱 전압을 달성하기 위해 상이할 수 있으며, 이 경우에 영역(200) 및 영역(300) 모두에서의 금속 게이트(97)는 2개의 별도의 대페 게이트 공정 대신에 단일 대체 게이트 공정에서 형성될 수 있다.
이제 도 15를 참조하면, 도 14a 및 도 14b의 처리 단계 후의 FinFET 디바이스(100)의 평면도가 도시된다. 간략화를 위해, FinFET 디바이스(100)의 모든 피처가 도시되지는 않는다. 예를 들어, 게이트 스페이서(87), 격리 영역(62) 및 소스/드레인 영역(80)은 도 15에 도시되지 않았다.
도 15에 도시된 바와 같이, 금속 게이트(97)(예를 들어, 97A/97B)는 반도체 핀(64)(예를 들어, 64A/64B/64C/64D)을 걸쳐있다. 후속 공정에서, 금속 게이트 절단 공정이 금속 게이트(97)(예를 들어, 97B) 각각을 2개의 분리된 금속 게이트(예를 들어, 도 17b의 97B_1 및 97B_2 참조)로 절단하기 위해 수행된다. 도시된 실시예에서, 절단 구역(55) 내의 금속 게이트(97A/97B)의 일부분이 제거됨으로써, 각각의 금속 게이트(97A 및 97B)을 2개의 분리된 금속 게이트로 분리한다. 예를 들어, 금속 게이트 절단 공정 후에, 반도체 핀(64A 및 64B) 위의 금속 게이트(97B)의 부분은 금속 게이트(91B_1)를 형성하고, 반도체 핀(64C 및 64D) 위의 금속 게이트(97B)의 부분은 금속 게이트(97B_2)를 형성한다. 금속 게이트(97B_1 및 97B_2)에 상이한 제어 전압을 인가함으로써, 금속 게이트(97B_1) 및 금속 게이트(97B_2)는 독립적으로 제어될 수 있다.
도 15는 절단 구역(55)의 비제한적인 예를 도시한다. 절단 구역(55)의 수, 절단 구역(55)의 크기, 및 절단 구역(55)의 위치는 상이한 절단 패턴을 달성하고 금속 게이트 크기 및 패턴을 갖는 금속 게이트를 형성하기 위해 변경될 수 있다. 절단 구역(55)의 이러한 변형 및 다른 변형은 본 개시의 범위 내에 포함되는 것으로 완전히 의도된다. 임의의 수의 절단 구역이 FinFET 디바이스(100)의 제조에서 사용될 수 있다는 것을 이해하면서 도 15에 예시된 바와 같이 하나의 절단 구역(55)의 예를 이하의 논의는 사용한다.
도 16a 내지 도 18b는 일 실시예에 따른 후속 금속 게이트 절단 공정에서의 FinFET 디바이스(100)의 단면도를 도시한다. 도 16a 및 도 16b를 참조하면, 제 1 하드 마스크 층(122) 및 제 2 하드 마스크 층(124)을 포함할 수 있는 마스크 층(123)이 FinFET 디바이스(100) 위에 형성된다.
일부 실시예에서, 제 1 하드 마스크 층(122)은 금속 하드 마스크 층이고 제 2 하드 마스크 층(124)은 유전체 하드 마스크 층이다. 제 1 하드 마스크 층(122)은 티타늄 질화물, 티타늄 산화물 등 또는 이들의 조합과 같은 마스킹 재료일 수 있다. 제 1 하드 마스크 층(122)은 ALD, CVD, PVD 등 또는 이들의 조합과 같은 공정을 사용하여 형성될 수 있다. 제 2 하드 마스크 층(124)은 제 1 하드 마스크 층(122) 위에 퇴적된다. 제 2 하드 마스크 층(124)은 제 1 하드 마스크 층(122)을위한 마스킹 패턴으로서 사용될 수 있다. 후속 처리 단계에서, 제 2 하드 마스크 층(124)은 그 후 제 1 하드 마스크 층(122)에 전사될 수 있는 패턴을 형성하기 위해 패터닝된다. 제 2 하드 마스크 층(124)은 실리콘 질화물, 실리콘 산화물, 테트라에틸 오르토실리케이트(TEOS), SiOxCy 등 또는 이들의 조합과 같은 마스킹 재료 일 수 있다. 제 2 하드 마스크 층(124)은 CVD, ALD 등 또는 이들의 조합과 같은 공정을 사용하여 형성될 수 있다. 실시예에서, 제 1 하드 마스크 층(122)은 티타늄 질화물을 포함하고, 제 2 하드 마스크 층(124)은 실리콘 질화물을 포함한다.
이어서, 마스크 층(123) 위에 포토레지스트(도시되지 않음)이 형성되고 패터닝된다. 그 다음, 패터닝된 포토레지스트의 패턴은 하나 이상의 이방성 에칭 공정과 같은 적절한 방법을 사용하여 마스크 층(123)으로 전사된다. 그 결과, 제 1 하드 마스크 층(122) 및 제 2 하드 마스크 층(124) 내에 패턴(141)(예를 들어, 개구부)이 형성된다. 패턴(141)은 도 15의 절단 구역(55)에 대응하고, 절단 구역(55)(도 15 참조) 내의 금속 게이트(97A/97B)의 부분을 노출시킨다. 도 16a에 도시된 바와 같이, 패턴(141)은 또한 금속 게이트(97A/97B) 주위의 게이트 스페이서(87)를 노출시킨다.
이어서, 도 16a 및 도 16b에 도시된 바와 같이, 절단 구역(55)(도 15 참조) 내에 있는 패턴(141)에 의해 노출된 금속 게이트(97A/97B)의 부분이 된다. 금속 게이트(97A/97B)의 노출된 부분을 제거하기 위해, 이방성 에칭 공정과 같은 적절한 에칭 공정이 수행될 수 있다. 절단 구역(55) 내의 금속 게이트(97A/97B)의 부분이 제거된 후에, 금속 게이트(97A/97B)의 제거된 부분이 있었던 위치에 리세스(140)(예를 들어, 개구부)가 형성된다. 도 16b에 도시된 바와 같이, 리세스(140)는 금속 게이트를 통해 연장되고 격리 영역(62)의 부분을 노출시킨다.
이어서, 도 17a 및 17b에 도시된 바와 같이, 리세스(140)는 유전체 재료(142)로 충전된다. 유전체 재료(142)에 적합한 재료는, PVD, CVD, ALD 또는 다른 적절한 퇴적 방법에 의해 형성된, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 이들의 조합 등을 포함할 수 있다. 유전체 재료(142)가 리세스(140)를 충전한 후에, 금속 게이트(97A/98B) 각각은 2개의 분리된 금속 게이트로 분리된다. 도 17b는 금속 게이트(97B)를 절단함으로써 형성된 2개의 분리된 금속 게이트(97B_1 및 97B_2)를 도시한다. 상술된 바와 같이, 영역(200) 내의 금속 게이트(97B_1)는 영역(300)의 금속 게이트(97B_2)와 상이한 일 함수 층을 가질 수 있다. 도 17b의 도시된 예에서, 금속 게이트(97B_1 및 97B_2)는 동일한 구조를 갖지만, 영역(200 및 300) 내의 핀(64)은 상이한 문턱 전압을 달성하기 위해 상이한 재료를 가질 수 있다. 예를 들어, 금속 게이트(97B_1 및 97B_2) 모두는 게이트 유전체 층(82), 제 1 일 함수 층(84), 산화물 층(85), 및 제 2 일 함수 층(86)을 가진다. 그러나, 영역(200) 내의 핀(64)은 영역(300) 내의 핀(64)의 재료(예를 들어, SiGe)와는 상이한 재료(예를 들어, Si)로 형성될 수 있다.
이어서, CMP 공정과 같은 평탄화 공정이 제 2 하드 마스크 층의 상부 표면 위에 있는 제 1 하드 마스크 층(122), 제 2 하드 마스크 층(124), 및 유전체 재료(142)의 부분을 제거하기 위해 수행될 수 있다.
이어서, 도 18a 및 도 18b에 도시된 바와 같이, 콘택(102)은 금속 게이트(97) 및 소스/드레인 영역(80) 위에 형성되고 금속 게이트(97) 및 소스/드레인 영역(80)에 전기적으로 접속된다. 콘택(102)을 형성하기 위해, 제 2 ILD(95)가 제 1 ILD(90) 위에 형성된다. 일부 실시예에서, 제 2 ILD(95)는 유동성 CVD 방법에 의해 형성된 유동성 막이다. 일부 실시예에서, 제 2 ILD(95)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되며, CVD 및 PECVD와 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 이어서, 콘택 개구부는 소스/드레인 영역(80) 및 금속 게이트(97)를 노출시키기 위해 제 1 ILD(90) 및/또는 제 2 ILD(95)를 관통하여 형성되고, 콘택 개구부는 그 후 전기적 전도성 재료(들)로 충전되어 콘택(102)을 형성한다. 일부 실시예에서, 실리사이드 영역(81)은 콘택 개구부가 충전되기 전에 소스/드레인 영역(80) 위에 형성된다. 콘택(102)을 형성하는 단계의 상세는 이하 설명된다.
일부 실시예들에서, 실리사이드 영역(81)은 소스/드레인 영역들(80) 위에 형성된다. 실리사이드 영역들(81)은 반도체 재료(예를 들어, 실리콘, 게르마늄)과 반응할 수 있은 금속을 먼저 퇴적하여 소스/드레인 영역들(80) 위에 니켈, 코발트, 티타늄, 탄탈륨, 백금, 텅스텐, 다른 귀금속, 다른 내화 금속, 희토류 금속 또는 그들의 합금과 같은 실리사이드 또는 게르마늄 영역을 형성하고, 그 후 실리사이드 영역(81)을 형성하기 위해 열 어닐링 공정을 수행함으로써 형성된다. 그 다음, 예를 들어 에칭 공정에 의해 증착된 금속의 미반응 부분이 제거된다. 영역(81)은 실리사이드 영역으로 언급되지만, 영역(81)은 게르마늄 영역 또는 실리콘 게르마늄 영역(예를 들어, 실리사이드 및 게르마늄을 포함하는 영역)일 수 있다.
이어서, 콘택 개구부의 측벽 및 저부를 라이닝하여 제 2 ILD(95)의 상부 표면 위에 배리어 층(104)이 형성된다. 배리어 층(104)은 티타늄 질화물, 탄탈륨 질화물, 티타늄, 탄탈륨 등을 포함 할 수 있고, ALD, PVD, CVD 또는 다른 적절한 퇴적 방법에 의해 형성될 수 있다. 이어서, 배리어 층(104) 위에 시드 층(109)이 형성된다. 시드 층(109)은 PVD, ALD 또는 CVD에 의해 증착될 수 있고, 텅스텐, 구리 또는 구리 합금으로 형성될 수 있지만, 다른 적절한 방법 및 재료가 대안적으로 상용될 수 있다. 시드 층(109)이 형성되면, 콘택 개구부를 충전 및 과잉 충전하여 전도성 재료(110)가 시드 층(108) 상에 형성될 수 있다. 도전성 재료(110)는 텅스텐을 포함할 수 있지만, 알루미늄, 구리, 텅스텐 질화물, 루테늄, 은, 금, 로듐, 몰리브덴, 니켈, 코발트, 카드뮴, 아연, 이들의 합금, 이들의 조합 등과 같은 다른 적합한 재료가 대안적으로 사용될 수 있다. 도전성 재료(110)을 형성하기 위해 PVD, CVD, ALD, 도금(예를 들어, 전기 도금), 및 리플로우와 같은 임의의 적합한 퇴적 방법이 사용될 수 있다.
콘택 개구부가 충전되면, 콘택 개구부 외측의 배리어 층(104), 시드 층(109), 및 도전성 재료(110)의 과잉 부분이 CMP와 같은 평탄화 공정을 통해 제거될 수 있지만, 임의의 적절한 제거 공정이 사용될 수 있다. 따라서, 콘택 개구부 내에 콘택(102)이 형성된다. 콘택(102)은 예로서 단일 단면으로 도시되어 있지만, 콘택(102)은 상이한 단면으로 될 수 있다. 또한, 도 17b에서, 하나의 콘택(102)이 예로서 2개의 금속 게이트(97B_1 및 97B_2) 각각에 접속된 것으로 도시된다. 금속 게이트(97B_1 및 97B_2) 각각에 접속된 콘택(102)의 수 및 위치는 본 개시의 사상을 벗어나지 않고 변경될 수 있으며, 이들 수정 및 다른 수정이 본 개시 내용의 범위 내에 포함되도록 완전히 의도된다.
개시된 실시예에 대한 변형이 가능하고 본 개시의 범위 내에 포함되도록 완전히 의도된다. 예를 들어, 2개의 금속 게이트(예를 들어, 97A, 97B)가 도 14a에 도시되어 있지만, 2개보다 많거나 적은 금속 게이트가 핀(64) 위에 형성될 수 있고, 예를 들어 플라즈마 공정으로부터 다른 금속 게이트를 쉴드하면서 다른 파라미터(예를 들어, 질소의 유속, 플라즈마 공정의 지속시간)로 각 금속 게이트에 대해 플라즈마 공정을 수행함으로써 각각의 금속 게이트 내의 제 2 일 함수 층의 두께는 상이할 수 있다. 다른 예로서, 산화물 층(85)은 제 1 일 함수 층(84)의 표면 층을 산화물로 변환시키는 대신에, (예를 들어, CVD, PVD, ALD 등을 사용하여) 제 1 일 함수 층(84) 위에 산화물을 퇴적함으로써 형성될 수 있고, 이는 패터닝된 마스크 층(83)의 재료가 산소를 포함하지 않을 때 사용될 수 있다.
도 19는 일부 실시예에 따라 반도체 디바이스를 제조하는 방법의 흐름도(1000)를 예시한다. 도 19에 도시된 실시예 방법은 단지 많은 가능한 실시예 방법의 예시임을 이해해야 한다. 당업자는 많은 변형, 대안 및 수정을 인지할 것이다. 예를 들어, 도 19에 예시된 바와 같은 다양한 단계들이 추가, 제거, 대체, 재배열 및 반복될 수 있다.
도 19를 참조하면, 단계(1010)에서, 제 1 더미 게이트 구조물 및 제 2 더미 게이트 구조물이 핀 위에 형성된다. 단계(1020)에서, 제 1 유전체 층은 제 1 더미 게이트 구조물 주위와 제 2 더미 게이트 구조물 주위에 형성된다. 단계(1030)에서, 제 1 더미 게이트 구조물 및 제 2 더미 게이트 구조물이 제거되어 제 1 유전체 층 내에 각각 제 1 리세스 및 제 2 리세스를 형성한다. 단계(1040)에서, 게이트 유전체 층은 제 1 리세스 및 제 2 리세스 내에 형성된다. 단계(1050)에서, 제 1 일 함수 층이 제 1 리세스 및 제 2 리세스 내의 게이트 유전체 층 위에 형성된다. 단계(1060)에서, 제 1 일 함수 층은 제 1 리세스로부터 제거된다. 단계(1070)에서, 제 2 리세스 내의 제 1 일 함수 층의 표면 층이 산화물로 변환된다. 단계(1080)에서, 제 2 일 함수 층이 게이트 유전체 층 위의 제 1 리세스 내와 산화물 위의 제 2 리세스 내에 형성된다.
실시예는 장점을 얻을 수 있다. 반도체 디바이스에서 일 함수 층(예를 들어, 86)의 두께를 제어함으로써, 본 개시는 형성된 반도체 디바이스의 문턱 전압을 쉽게 조정하는 메커니즘을 제공한다. 일부 실시예에서, 일 함수 층의 두께를 제어하는 것은 패터닝된 마스크 층(예를 들어, 83)을 제거하는데 사용되는 플라즈마 공정의 파라미터를 조정함으로써 달성되며, 반도체 디바이스에서 일 함수 층의 두께를 제어하기 위해 추가 처리 단계는 불필요하므로 제조 비용 및 시간을 절약할 수 있다.
일실시예에서, 반도체 디바이스를 형성하는 방법은, 핀 위에 제 1 더미 게이트 구조물 및 제 2 더미 게이트 구조물을 형성하는 단계; 제 1 더미 게이트 구조물 주위와 제 2 더미 게이트 구조물 주위에 제 1 유전체 층을 형성하는 단계; 제 1 더미 게이트 구조물 및 제 2 더미 게이트 구조물을 제거하여 제 1 유전체 층 내에 각각 제 1 리세스 및 제 2 리세스를 형성하는 단계; 제 1 리세스 및 제 2 리세스 내에 게이트 유전체 층을 형성하는 단계; 제 1 리세스 및 제 2 리세스 내의 게이트 유전체 층 위에 제 1 일 함수 층을 형성하는 단계; 제 1 리세스로부터 제 1 일 함수 층을 제거하는 단계; 제 2 리세스 내의 제 1 일 함수 층의 표면 층을 산화물로 변환시키는 단계; 및 게이트 유전체 층 위의 제 1 리세스 내와 산화물 위의 제 2 리세스 내에 제 2 일 함수 층을 형성하는 단계를 포함한다. 일실시예에서, 산화물 위의 제 2 리세스 내의 제 2 일 함수 층은 게이트 유전체 층 위의 제 1 리세스 내의 제 2 일 함수 층보다 두껍다. 일실시예에서, 방법은 제 1 리세스 및 제 2 리세스를 도전성 재료로 충전하여 각각 제 1 금속 게이트 및 제 2 금속 게이트를 형성하는 단계를 더 포함한다. 일실시예에서, 제 1 리세스로부터 제 1 일 함수 층을 제거하는 단계는, 제 2 리세스 내의 제 1 일 함수 층을 덮도록 제 2 리세스 내에 패터닝된 마스크 층을 형성하는 단계 - 제 1 리세스 내의 제 1 일 함수 층은 패터닝된 마스크 층에 의해 노출됨 - , 제 1 리세스 내의 노출된 제 1 일 함수 층을 제거하기 위해 에칭 공정을 수행하는 단계, 및 에칭 공정을 수행한 후에, 제 2 리세스 내의 패터닝된 마스크 층을 제거하기 위해 플라즈마 공정을 수행하는 단계를 포함한다. 일실시예에서, 에칭 공정을 수행하는 단계는, 제 1 일 함수 층의 재료에 대해 선택적인 에천트를 사용하여 습식 에칭 공정을 수행하는 단계를 포함한다. 일실시예에서, 패터닝된 마스크 층은 산소를 포함하고, 플라즈마 공정은 패터닝된 마스크 층으로부터 산소 종을 생성하며, 제 1 일 함수 층의 표면 층을 변환시키는 단계는, 패터닝된 마스크 층으로부터의 산소 종을 사용하여 제 1 일 함수 층의 표면 층을 산화물로 변환시키는 단계를 포함한다. 일실시예에서, 제 1 일 함수 층의 표면 층을 변환시키는 단계 및 플라즈마 처리를 수행하는 단계는 동일한 처리 단계에서 수행된다. 일실시예에서, 제 1 일 함수 층을 형성하는 단계는 p형 일 함수 층을 형성하는 단계를 포함한다. 일실시예에서, 제 2 일 함수 층을 형성하는 단계는 n형 일 함수 층을 형성하는 단계를 포함한다. 일실시예에서, 제 1 리세스 내의 제 2 일 함수 층은, 제 2 리세스 내의 제 2 일 함수 층의 제 2 두께와는 상이한 제 1 두께를 가진다. 일실시예에서, 제 1 일 함수 층은 티타늄 실리콘 질화물을 사용하여 형성되고, 제 2 일 함수 층은 알루미늄 도핑된 티타늄 탄화물을 사용하여 형성되고, 산화물은 실리콘 산화물이다.
일실시예에서, 반도체 디바이스를 형성하는 방법은, 핀 위에 제 1 더미 게이트 및 제 2 더미 게이트를 형성하는 단계; 제 1 더미 게이트 및 제 2 더미 게이트 주위에 층간 유전체 층(interlayer dielectric layer; ILD)을 형성하는 단계; 및 제 1 더미 게이트 및 제 2 더미 게이트를 각각 제 1 금속 게이트 및 제 2 금속 게이트로 대체하는 단계를 포함하고, 상기 대체하는 단계는, 제 1 더미 게이트 및 제 2 더미 게이트를 제거하여 각각 ILD 내에 제 1 리세스 및 제 2 리세스를 형성하는 단계, 제 1 리세스 및 제 2 리세스 내에 게이트 유전체 층을 형성하는 단계, 게이트 유전체 층 위의 제 2 리세스 내에 제 1 일 함수 층을 형성하는 단계 - 제 1 리세스 내의 게이트 유전체 층은 제 1 일 함수 층에 의해 노출됨 - , 제 1 리세스 및 제 2 리세스 내에 동일한 퇴적 공정을 사용하여 제 2 일 함수 층을 형성하는 단계 - 제 2 일 함수 층은 제 1 리세스에서보다 제 2 리세스에서 더 두껍게 형성됨 - , 및 제 1 리세스 및 제 2 리세스를 도전성 재료로 충전하는 단계를 포함한다. 일실시예에서, 제 2 리세스 내에 제 1 일 함수 층을 형성하는 단계는, 제 1 리세스 및 제 2 리세스 내에 제 1 일 함수 층을 퇴적하는 단계, 제 2 리세스 내의 제 1 일 함수 층을 덮도록 패터닝된 마스크 층을 형성하는 단계, 제 1 리세스 내의 제 1 일 함수 층을 제거하는 단계, 및 패터닝된 마스크 층을 제거하는 단계를 포함한다. 일실시예에서, 패터닝된 마스크 층은 산소를 포함하고, 패터닝된 마스크 층을 제거하는 단계는 패터닝된 마스크 층을 제거하기 위해 플라즈마 공정을 수행하는 단계를 포함하고, 플라즈마 공정은 제 1 일 함수 층의 표면 층을 산화물로 변환시킨다. 일실시예에서, 플라즈마 공정에 사용되는 가스는 산소를 포함하지 않는다. 일실시예에서, 플라즈마 공정은 질소를 포함하는 가스를 사용하여 수행되며, 상기 방법은, 플라즈마 공정에서 질소의 유속을 변화시키거나 플라즈마 공정의 지속시간을 변화시킴으로써 제 2 리세스 내의 제 2 일 함수 층의 두께를 변화시키는 단계를 더 포함한다.
일실시예에서, 반도체 디바이스는, 핀 위의 제 1 금속 게이트 구조물 - 제 1 금속 게이트 구조물은 핀 위의 게이트 유전체 층, 게이트 유전체 층 위에 있고 게이트 유전체 층과 접촉하는 제 1 일 함수 층, 제 1 일 함수 층 위의 산화물, 산화물 위의 제 2 일 함수 층, 및 제 2 일 함수 층 위의 충전 금속을 포함함 - ; 핀 위에 있고 제 1 금속 게이트 구조물에 인접한 제 2 금속 게이트 구조물 - 제 2 금속 게이트 구조물은 핀 위의 게이트 유전체 층, 게이트 유전체 층 위에 있고 게이트 유전체 층과 접촉하는 제 2 일 함수 층, 및 제 2 일 함수 층 위의 충전 금속을 포함하고, 제 1 금속 게이트 구조물의 제 2 일 함수 층은 제 2 금속 게이트 구조물의 제 2 일 함수 층보다 두꺼움 - ; 및 제 1 금속 게이트 구조물과 제 2 금속 게이트 구조물 사이와 핀 위의 소스/드레인 영역을 포함한다. 일실시예에서, 제 1 일 함수 층은 티타늄 실리콘 질화물을 포함하고, 제 2 일 함수 층은 알루미늄 도핑된 티타늄 탄화물을 포함한다. 일실시예에서, 제 1 금속 게이트 구조물의 제 2 일 함수 층은 제 1 두께를 가지고, 제 2 금속 게이트 구조물의 제 2 일 함수 층은 제 2 두께를 가지며, 제 1 두께는 제 2 두께보다 약 2 옹스트롬 내지 약 3 옹스트롬만큼 크다. 일실시예에서, 제 1 금속 게이트 구조물 및 제 2 금속 게이트 구조물은 동일한 p형 디바이스 영역 또는 동일한 n형 디바이스 영역 내에 있다.
상기는 본 발명개시의 양상들을 본 발명분야의 당업자가 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
실시예 1. 반도체 디바이스를 형성하는 방법에 있어서,
핀 위에 제 1 더미 게이트 구조물 및 제 2 더미 게이트 구조물을 형성하는 단계;
상기 제 1 더미 게이트 구조물 주위와 상기 제 2 더미 게이트 구조물 주위에 제 1 유전체 층을 형성하는 단계;
상기 제 1 더미 게이트 구조물 및 상기 제 2 더미 게이트 구조물을 제거하여 각각 상기 제 1 유전체 층 내에 제 1 리세스 및 제 2 리세스를 형성하는 단계;
상기 제 1 리세스 및 상기 제 2 리세스 내에 게이트 유전체 층을 형성하는 단계;
상기 제 1 리세스 및 상기 제 2 리세스 내의 상기 게이트 유전체 층 위에 제 1 일 함수 층을 형성하는 단계;
상기 제 1 리세스로부터 상기 제 1 일 함수 층을 제거하는 단계;
상기 제 2 리세스 내의 상기 제 1 일 함수 층의 표면 층을 산화물로 변환시키는 단계; 및
상기 게이트 유전체 층 위의 상기 제 1 리세스 내와 상기 산화물 위의 상기 제 2 리세스 내에 제 2 일 함수 층을 형성하는 단계
를 포함하는, 반도체 디바이스 형성 방법.
실시예 2. 실시예 1에 있어서,
상기 산화물 위의 상기 제 2 리세스 내의 상기 제 2 일 함수 층은 상기 게이트 유전체 층 위의 상기 제 1 리세스 내의 상기 제 2 일 함수 층보다 두꺼운 것인, 반도체 디바이스 형성 방법.
실시예 3. 실시예 2에 있어서,
상기 제 1 리세스 및 상기 제 2 리세스를 도전성 재료로 충전하여 각각 제 1 금속게이트 및 제 2 금속 게이트를 형성하는 단계
를 더 포함하는, 반도체 디바이스 형성 방법.
실시예 4. 실시예 1에 있어서,
상기 제 1 리세스로부터 상기 제 1 일 함수 층을 제거하는 단계는,
상기 제 2 리세스 내의 상기 제 1 일 함수 층을 덮도록 상기 제 2 리세스 내에 패터닝된 마스크 층을 형성하는 단계 - 상기 제 1 리세스 내의 상기 제 1 일 함수 층은 상기 패터닝된 마스크 층에 의해 노출됨 - ,
상기 제 1 리세스 내의 상기 노출된 제 1 일 함수 층을 제거하기 위해 에칭 공정을 수행하는 단계, 및
상기 에칭 공정을 수행한 후에, 상기 제 2 리세스 내의 상기 패터닝된 마스크 층을 제거하기 위해 플라즈마 공정을 수행하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 5. 실시예 4에 있어서,
상기 에칭 공정을 수행하는 단계는, 상기 제 1 일 함수 층의 재료에 대해 선택적인 에천트를 사용하여 습식 에칭 공정을 수행하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 6. 실시예 4에 있어서,
상기 패터닝된 마스크 층은 산소를 포함하고, 상기 플라즈마 공정은 상기 패터닝된 마스크 층으로부터 산소 종을 생성하며, 상기 제 1 일 함수 층의 표면 층을 변환시키는 단계는, 상기 패터닝된 마스크 층으로부터의 상기 산소 종을 사용하여 상기 제 1 일 함수 층의 표면 층을 산화물로 변환시키는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 7. 실시예 6에 있어서,
상기 제 1 일 함수 층의 표면 층을 변환시키는 단계 및 상기 플라즈마 처리를 수행하는 단계는 동일한 처리 단계에서 수행되는 것인, 반도체 디바이스 형성 방법.
실시예 8. 실시예 1에 있어서,
상기 제 1 일 함수 층을 형성하는 단계는 p형 일 함수 층을 형성하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 9. 실시예 8에 있어서,
상기 제 2 일 함수 층을 형성하는 단계는 n형 일 함수 층을 형성하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 10. 실시예 9에 있어서,
상기 제 1 리세스 내의 상기 제 2 일 함수 층은, 상기 제 2 리세스 내의 상기 제 2 일 함수 층의 제 2 두께와는 상이한 제 1 두께를 갖는 것인, 반도체 디바이스 형성 방법.
실시예 11. 실시예 9에 있어서,
상기 제 1 일 함수 층은 티타늄 실리콘 질화물을 사용하여 형성되고, 상기 제 2 일 함수 층은 알루미늄 도핑된 티타늄 탄화물을 사용하여 형성되고, 상기 산화물은 실리콘 산화물인 것인, 반도체 디바이스 형성 방법.
실시예 12. 반도체 디바이스를 형성하는 방법에 있어서,
핀 위에 제 1 더미 게이트 및 제 2 더미 게이트를 형성하는 단계;
상기 제 1 더미 게이트 및 상기 제 2 더미 게이트 주위에 층간 유전체 층(interlayer dielectric layer; ILD)을 형성하는 단계; 및
상기 제 1 더미 게이트 및 상기 제 2 더미 게이트를 각각 제 1 금속 게이트 및 제 2 금속 게이트로 대체하는 단계
를 포함하고,
상기 대체하는 단계는,
상기 제 1 더미 게이트 및 상기 제 2 더미 게이트를 제거하여 상기 ILD 내에 각각 제 1 리세스 및 제 2 리세스를 형성하는 단계,
상기 제 1 리세스 및 상기 제 2 리세스 내에 게이트 유전체 층을 형성하는 단계,
상기 게이트 유전체 층 위의 상기 제 2 리세스 내에 제 1 일 함수 층을 형성하는 단계 - 상기 제 1 리세스 내의 상기 게이트 유전체 층은 상기 제 1 일 함수 층에 의해 노출됨 - ,
상기 제 1 리세스 및 상기 제 2 리세스 내에 동일한 퇴적 공정을 사용하여 제 2 일 함수 층을 형성하는 단계 - 상기 제 2 일 함수 층은 상기 제 1 리세스 내에서보다 상기 제 2 리세스 내에서 더 두껍게 형성됨 - , 및
상기 제 1 리세스 및 상기 제 2 리세스를 도전성 재료로 충전하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 13. 실시예 12에 있어서,
상기 제 2 리세스 내에 상기 제 1 일 함수 층을 형성하는 단계는,
상기 제 1 리세스 및 상기 제 2 리세스 내에 상기 제 1 일 함수 층을 퇴적하는 단계,
상기 제 2 리세스 내의 상기 제 1 일 함수 층을 덮도록 패터닝된 마스크 층을 형성하는 단계,
상기 제 1 리세스 내의 상기 제 1 일 함수 층을 제거하는 단계, 및
상기 패터닝된 마스크 층을 제거하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
실시예 14. 실시예 13에 있어서,
상기 패터닝된 마스크 층은 산소를 포함하고, 상기 패터닝된 마스크 층을 제거하는 단계는 상기 패터닝된 마스크 층을 제거하기 위해 플라즈마 공정을 수행하는 단계를 포함하고, 상기 플라즈마 공정은 상기 제 1 일 함수 층의 표면 층을 산화물로 변환시키는 것인, 반도체 디바이스 형성 방법.
실시예 15. 실시예 14에 있어서,
상기 플라즈마 공정에 사용되는 가스는 산소를 포함하지 않는 것인, 반도체 디바이스 형성 방법.
실시예 16. 실시예 14에 있어서,
상기 플라즈마 공정은 질소를 포함하는 가스를 사용하여 수행되며, 상기 방법은,
상기 플라즈마 공정에서 상기 질소의 유속을 변화시키거나 상기 플라즈마 공정의 지속시간을 변화시킴으로써 상기 제 2 리세스 내의 상기 제 2 일 함수 층의 두께를 변화시키는 단계
를 더 포함하는, 반도체 디바이스 형성 방법.
실시예 17. 반도체 디바이스에 있어서,
핀 위의 제 1 금속 게이트 구조물 - 상기 제 1 금속 게이트 구조물은 상기 핀 위의 게이트 유전체 층, 상기 게이트 유전체 층 위에 있고 상기 게이트 유전체 층과 접촉하는 제 1 일 함수 층, 상기 제 1 일 함수 층 위의 산화물, 상기 산화물 위의 제 2 일 함수 층, 및 상기 제 2 일 함수 층 위의 충전 금속을 포함함 - ;
상기 핀 위에 있고 상기 제 1 금속 게이트 구조물에 인접한 제 2 금속 게이트 구조물 - 상기 제 2 금속 게이트 구조물은 상기 핀 위의 상기 게이트 유전체 층, 상기 게이트 유전체 층 위에 있고 상기 게이트 유전체 층과 접촉하는 상기 제 2 일 함수 층, 및 상기 제 2 일 함수 층 위의 상기 충전 금속을 포함하고, 상기 제 1 금속 게이트 구조물의 상기 제 2 일 함수 층은 상기 제 2 금속 게이트 구조물의 상기 제 2 일 함수 층보다 두꺼움 - ; 및
상기 제 1 금속 게이트 구조물과 상기 제 2 금속 게이트 구조물 사이에 있고, 상기 핀 위에 있는 소스/드레인 영역
을 포함하는, 반도체 디바이스.
실시예 18. 실시예 17에 있어서,
상기 제 1 일 함수 층은 티타늄 실리콘 질화물을 포함하고, 상기 제 2 일 함수 층은 알루미늄 도핑된 티타늄 탄화물을 포함하는 것인, 반도체 디바이스.
실시예 19. 실시예 18에 있어서,
상기 제 1 금속 게이트 구조물의 상기 제 2 일 함수 층은 제 1 두께를 가지고, 상기 제 2 금속 게이트 구조물의 상기 제 2 일 함수 층은 제 2 두께를 가지며, 상기 제 1 두께는 제 2 두께보다 약 2 옹스트롬 내지 약 3 옹스트롬만큼 큰 것인, 반도체 디바이스.
실시예 20. 실시예 17에 있어서,
상기 제 1 금속 게이트 구조물 및 상기 제 2 금속 게이트 구조물은 동일한 p형 디바이스 영역 또는 동일한 n형 디바이스 영역 내에 있는 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    핀 위에 제 1 더미 게이트 구조물 및 제 2 더미 게이트 구조물을 형성하는 단계;
    상기 제 1 더미 게이트 구조물 주위와 상기 제 2 더미 게이트 구조물 주위에 제 1 유전체 층을 형성하는 단계;
    상기 제 1 더미 게이트 구조물 및 상기 제 2 더미 게이트 구조물을 제거하여 각각 상기 제 1 유전체 층 내에 제 1 리세스 및 제 2 리세스를 형성하는 단계;
    상기 제 1 리세스 및 상기 제 2 리세스 내에 게이트 유전체 층을 형성하는 단계;
    상기 제 1 리세스 및 상기 제 2 리세스 내의 상기 게이트 유전체 층 위에 제 1 일 함수 층을 형성하는 단계;
    상기 제 1 리세스로부터 상기 제 1 일 함수 층을 제거하는 단계;
    상기 제 2 리세스 내의 상기 제 1 일 함수 층의 표면 층을 산화물로 변환시키는 단계; 및
    상기 게이트 유전체 층 위의 상기 제 1 리세스 내와 상기 산화물 위의 상기 제 2 리세스 내에 제 2 일 함수 층을 형성하는 단계
    를 포함하는, 반도체 디바이스 형성 방법.
  2. 제 1 항에 있어서,
    상기 산화물 위의 상기 제 2 리세스 내의 상기 제 2 일 함수 층은 상기 게이트 유전체 층 위의 상기 제 1 리세스 내의 상기 제 2 일 함수 층보다 두꺼운 것인, 반도체 디바이스 형성 방법.
  3. 제 2 항에 있어서,
    상기 제 1 리세스 및 상기 제 2 리세스를 도전성 재료로 충전하여 각각 제 1 금속 게이트 및 제 2 금속 게이트를 형성하는 단계
    를 더 포함하는, 반도체 디바이스 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 1 리세스로부터 상기 제 1 일 함수 층을 제거하는 단계는,
    상기 제 2 리세스 내의 상기 제 1 일 함수 층을 덮도록 상기 제 2 리세스 내에 패터닝된 마스크 층을 형성하는 단계 - 상기 제 1 리세스 내의 상기 제 1 일 함수 층은 상기 패터닝된 마스크 층에 의해 노출됨 - ,
    상기 제 1 리세스 내의 상기 노출된 제 1 일 함수 층을 제거하기 위해 에칭 공정을 수행하는 단계, 및
    상기 에칭 공정을 수행한 후에, 상기 제 2 리세스 내의 상기 패터닝된 마스크 층을 제거하기 위해 플라즈마 공정을 수행하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
  5. 제 4 항에 있어서,
    상기 에칭 공정을 수행하는 단계는, 상기 제 1 일 함수 층의 재료에 대해 선택적인 에천트를 사용하여 습식 에칭 공정을 수행하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
  6. 제 4 항에 있어서,
    상기 패터닝된 마스크 층은 산소를 포함하고, 상기 플라즈마 공정은 상기 패터닝된 마스크 층으로부터 산소 종을 생성하며, 상기 제 1 일 함수 층의 표면 층을 변환시키는 단계는, 상기 패터닝된 마스크 층으로부터의 상기 산소 종을 사용하여 상기 제 1 일 함수 층의 표면 층을 산화물로 변환시키는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
  7. 제 1 항에 있어서,
    상기 제 1 일 함수 층을 형성하는 단계는 p형 일 함수 층을 형성하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
  8. 제 7 항에 있어서,
    상기 제 2 일 함수 층을 형성하는 단계는 n형 일 함수 층을 형성하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
  9. 반도체 디바이스를 형성하는 방법에 있어서,
    핀 위에 제 1 더미 게이트 및 제 2 더미 게이트를 형성하는 단계;
    상기 제 1 더미 게이트 및 상기 제 2 더미 게이트 주위에 층간 유전체 층(interlayer dielectric layer; ILD)을 형성하는 단계; 및
    상기 제 1 더미 게이트 및 상기 제 2 더미 게이트를 각각 제 1 금속 게이트 및 제 2 금속 게이트로 대체하는 단계
    를 포함하고,
    상기 대체하는 단계는,
    상기 제 1 더미 게이트 및 상기 제 2 더미 게이트를 제거하여 각각 상기 ILD 내에 제 1 리세스 및 제 2 리세스를 형성하는 단계,
    상기 제 1 리세스 및 상기 제 2 리세스 내에 게이트 유전체 층을 형성하는 단계,
    상기 게이트 유전체 층 위의 상기 제 2 리세스 내에 제 1 일 함수 층을 형성하는 단계 - 상기 제 1 리세스 내의 상기 게이트 유전체 층은 상기 제 1 일 함수 층에 의해 노출됨 - ,
    상기 제 2 리세스 내의 상기 제 1 일 함수 층의 표면 층을 산화물로 변환시키는 단계,
    상기 게이트 유전체 층 위의 상기 제 1 리세스 내와 상기 산화물 위의 상기 제 2 리세스 내에 동일한 퇴적 공정을 사용하여 제 2 일 함수 층을 형성하는 단계 - 상기 제 2 일 함수 층은 상기 제 1 리세스 내에서보다 상기 제 2 리세스 내에서 더 두껍게 형성됨 - , 및
    상기 제 1 리세스 및 상기 제 2 리세스를 도전성 재료로 충전하는 단계를 포함하는 것인, 반도체 디바이스 형성 방법.
  10. 반도체 디바이스에 있어서,
    핀 위의 제 1 금속 게이트 구조물 - 상기 제 1 금속 게이트 구조물은 상기 핀 위의 게이트 유전체 층, 상기 게이트 유전체 층 위에 있고 상기 게이트 유전체 층과 접촉하는 제 1 일 함수 층, 상기 제 1 일 함수 층 위에 배치된 상기 제 1 일 함수 층의 산화물, 상기 산화물 위의 제 2 일 함수 층, 및 상기 제 2 일 함수 층 위의 충전 금속을 포함함 - ;
    상기 핀 위에 있고 상기 제 1 금속 게이트 구조물에 인접한 제 2 금속 게이트 구조물 - 상기 제 2 금속 게이트 구조물은 상기 핀 위의 상기 게이트 유전체 층, 상기 게이트 유전체 층 위에 있고 상기 게이트 유전체 층과 접촉하는 상기 제 2 일 함수 층, 및 상기 제 2 일 함수 층 위의 상기 충전 금속을 포함하고, 상기 제 1 금속 게이트 구조물의 제 2 일 함수 층은 상기 제 1 일 함수 층의 상기 산화물 바로 위에 형성되고 상기 제 2 금속 게이트 구조물의 제 2 일 함수 층은 상기 산화물과는 상이한 상기 게이트 유전체 층 바로 위에 형성됨으로써, 상기 제 1 금속 게이트 구조물의 상기 제 2 일 함수 층은 상기 제 2 금속 게이트 구조물의 상기 제 2 일 함수 층보다 두꺼움 - ; 및
    상기 제 1 금속 게이트 구조물과 상기 제 2 금속 게이트 구조물 사이에 있고, 상기 핀 위에 있는 소스/드레인 영역
    을 포함하는, 반도체 디바이스.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11164956B2 (en) * 2019-08-23 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Capping layer for gate electrodes
US11488873B2 (en) 2020-06-22 2022-11-01 Taiwan Semiconductor Manufacturing Company Metal gates and methods of forming thereby
US11430700B2 (en) * 2020-06-26 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Trench isolation with conductive structures
US11848239B2 (en) * 2020-07-10 2023-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Patterning method and structures resulting therefrom
US11640983B2 (en) * 2020-08-14 2023-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11411079B1 (en) 2021-01-21 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150206953A1 (en) * 2014-01-23 2015-07-23 International Business Machines Corporation Method and structure to enhance gate induced strain effect in multigate device
KR101785803B1 (ko) * 2015-05-29 2017-10-16 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 구조체의 형성 방법

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8609495B2 (en) * 2010-04-08 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid gate process for fabricating finfet device
US8729627B2 (en) * 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8637359B2 (en) * 2011-06-10 2014-01-28 International Business Machines Corporation Fin-last replacement metal gate FinFET process
TWI609430B (zh) 2013-03-06 2017-12-21 聯華電子股份有限公司 具有金屬閘極之半導體元件及其製作方法
US9281201B2 (en) * 2013-09-18 2016-03-08 United Microelectronics Corp. Method of manufacturing semiconductor device having metal gate
CN104517842B (zh) * 2013-09-27 2018-02-06 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
US9330938B2 (en) * 2014-07-24 2016-05-03 International Business Machines Corporation Method of patterning dopant films in high-k dielectrics in a soft mask integration scheme
KR102211254B1 (ko) 2015-02-03 2021-02-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9583485B2 (en) * 2015-05-15 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device structure with uneven gate structure and method for forming the same
KR20160139814A (ko) 2015-05-28 2016-12-07 삼성전자주식회사 반도체 소자 및 그 제조방법
US9553090B2 (en) 2015-05-29 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
US9947540B2 (en) 2015-07-31 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Pre-deposition treatment and atomic layer deposition (ALD) process and structures formed thereby
US10483160B2 (en) * 2015-09-23 2019-11-19 Intel Corporation Ultra thin helmet dielectric layer for maskless air gap and replacement ILD processes
US9978601B2 (en) * 2015-10-20 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for pre-deposition treatment of a work-function metal layer
US9520482B1 (en) * 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10068901B2 (en) * 2016-01-25 2018-09-04 Samsung Electronics Co., Ltd. Semiconductor device including transistors with different threshold voltages
CN107958872B (zh) * 2016-10-17 2020-09-08 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10170555B1 (en) * 2017-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Intermetallic doping film with diffusion in source/drain
KR102516266B1 (ko) * 2017-11-10 2023-03-31 삼성전자주식회사 반도체 소자
US10347540B1 (en) * 2017-12-14 2019-07-09 International Business Machines Corporation Gate cut using selective deposition to prevent oxide loss
KR102589667B1 (ko) * 2017-12-22 2023-10-17 삼성전자주식회사 반도체 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150206953A1 (en) * 2014-01-23 2015-07-23 International Business Machines Corporation Method and structure to enhance gate induced strain effect in multigate device
KR101785803B1 (ko) * 2015-05-29 2017-10-16 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 구조체의 형성 방법

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