DE102016100035A1 - Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) und Verfahren zm Ausbilden dieser - Google Patents
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
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Abstract
Eine FinFET-Vorrichtungsstruktur und ein Verfahren zum Ausbilden von dieser sind bereitgestellt. Die FinFET-Vorrichtungsstruktur umfasst eine Finnenstruktur, die über einem Substrat ausgebildet ist, und eine Gatestruktur, die die Finnenstruktur überquert. Die Gatestruktur umfasst eine Gateelektrodenschicht, die einen oberen Abschnitt über der Finnenstruktur und einen unteren Abschnitt unter der Finnenstruktur umfasst, wobei die virtuelle Fläche zwischen dem oberen Abschnitt und dem unteren Abschnitt ausgebildet ist, und der untere Abschnitt eine sich verjüngende Breite aufweist, die sich allmählich von der virtuellen Fläche zu einer unteren Fläche des unteren Abschnitts hin verjüngt.
Description
- QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
- Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 62/188,028, die am 2. Juli 2015 eingereicht wurde und den Titel „Fin field effect transistor (FinFET) device and method for forming the same” trägt, die hier durch Rückbezug in ihrer Gänze aufgenommen ist. Diese Anmeldung ist mit der folgenden, ebenfalls anhängigen und gemeinsam übertragenen Patentanmeldung verwandt: US Serien-Nr. --/---,---, die am Tag/Monat/Jahr eingereicht wurde und den Titel „Fin field effect transistor (FinFET) device and method for forming the same” trägt, die hier durch Rückbezug in ihrer Gänze aufgenommen ist.
- ALLGEMEINER STAND DER TECHNIK
- Halbleitervorrichtungen werden in einer Vielfalt von elektronischen Anwendungen, wie z. B. Personalcomputern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten, verwendet. Halbleitervorrichtungen werden in der Regel gefertigt, indem isolierende oder dielektrische Schichten, leitfähige Schichten und halbleitende Materialschichten sequenziell über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten unter Verwendung von Lithografie strukturiert werden, um Schaltungskomponenten und -elemente darauf auszubilden. Viele integrierte Schaltungen werden normalerweise auf einem einzelnen Halbleiter-Wafer hergestellt, und einzelne Dies auf dem Wafer werden durch Sägen zwischen den integrierten Schaltungen entlang einer Ritzlinie vereinzelt. Die einzelnen Dies werden normalerweise getrennt, zum Beispiel in Multi-Chip-Modulen oder anderen Arten von Gehäusen, gehäust.
- Bei der Fertigung von Halbleitervorrichtungen wurde die Größe von Halbleitervorrichtungen beständig reduziert, um die Vorrichtungsdichte zu erhöhen. Demzufolge wird eine mehrschichtige Verbindungsstruktur bereitgestellt. Die Verbindungsstruktur kann eine oder mehrere Schichten leitfähiger Leitungen und Durchkontaktierungen umfassen.
- Obwohl bisherige Verbindungsstrukturen und Verfahren zum Fertigen von Verbindungsstrukturen für ihren vorgesehenen Zweck im Allgemeinen geeignet waren, waren sie nicht im Hinblick auf alle Aspekte vollständig zufriedenstellend.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
- Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Zeichnungen gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
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1 zeigt eine dreidimensionale Ansicht einer Verbindungsstruktur auf einer Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) gemäß einigen Ausführungsformen der Offenbarung. -
2A bis2M zeigen Querschnittsdarstellungen verschiedener Stufen der Fertigung einer Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) gemäß einigen Ausführungsformen der Offenbarung. -
3 zeigt eine Draufsicht auf eine Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) gemäß einigen Ausführungsformen der Offenbarung. -
4A bis4F zeigen Querschnittsdarstellungen verschiedener Stufen der Fertigung einer FinFET-Vorrichtungsstruktur gemäß einigen Ausführungsformen. -
4D' zeigt eine vergrößerte Darstellung eines Bereichs A von4D gemäß einigen Ausführungsformen der Offenbarung. -
5A bis5C zeigen Querschnittsdarstellungen verschiedener Stufen der Fertigung einer Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) gemäß einigen Ausführungsformen der Offenbarung. - AUSFÜHRLICHE BESCHREIBUNG
- Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des vorliegenden Gegenstands bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
- Einige Abwandlungen der Ausführungsformen sind beschrieben. In den verschiedenen Ansichten und Ausführungsbeispielen werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen. Es versteht sich, dass zusätzliche Vorgänge vor, während und nach dem Verfahren vorgesehen werden können, und einige der beschriebenen Vorgänge für andere Ausführungsformen des Verfahrens ersetzt oder eliminiert werden können.
- Ausführungsformen zum Ausbilden einer Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) werden bereitgestellt.
1 zeigt eine perspektivische Darstellung einer Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur)100 gemäß einigen Ausführungsformen der Offenbarung. - Unter Bezugnahme auf
1A wird ein Substrat102 bereitgestellt. Das Substrat102 kann aus Silizium oder anderen Halbleitermaterialien gefertigt werden. Alternativ oder zusätzlich kann das Substrat102 andere Elementhalbleitermaterialien, wie z. B. Germanium, umfassen. In einigen Ausführungsformen wird das Substrat102 aus einem Verbindungshalbleiter, wie z. B. Siliziumkarbid, Galliumarsenid, Indiumarsenid oder Indiumphosphid, gefertigt. In einigen Ausführungsformen wird das Substrat102 aus einem Legierungshalbleiter, wie z. B. Siliziumgermanium, Silizium-Germaniumkarbid, Galliumarsenidphosphid oder Galliumindiumphosphid gefertigt. In einigen Ausführungsformen umfasst das Substrat102 eine epitaktische Schicht. Zum Beispiel weist das Substrat102 eine epitaktische Schicht auf, die über einem Bulk-Halbleiter liegt. - Die FinFET-Vorrichtungsstruktur
100 umfasst außerdem eine oder mehrere Finnenstrukturen104 (z. B. Si-Finnen), die sich von dem Substrat102 erstrecken. Die Finnenstrukturen104 können fakultativ Germanium umfassen. Die Finnenstrukturen104 können unter Verwendung geeigneter Prozesse, wie z. B. fotolithografischer und Ätzprozesse, ausgebildet werden. In einigen Ausführungsformen werden die Finnenstrukturen104 unter Verwendung eines Trockenätz- oder Plasmaprozesses vom Substrat102 geätzt. - Eine Isolationsstruktur
108 , wie z. B. eine STI-Struktur (flache Grabenisolation), wird derart ausgebildet, dass sie die Finnenstrukturen104 umgibt. In einigen Ausführungsformen ist ein unterer Abschnitt der Finnenstrukturen104 durch die Isolationsstruktur108 umgeben, und ein oberer Abschnitt der Finnenstrukturen104 steht von der Isolationsstruktur108 hervor, wie in1 dargestellt. Mit anderen Worten ist ein Abschnitt der Finnenstrukturen104 in die Isolationsstruktur108 eingebettet. Die Isolationsstruktur108 verhindert elektrische Störungen oder ein Übersprechen. - Die FinFET-Vorrichtungsstruktur
100 umfasst außerdem eine Gatestapelstruktur, die eine Gateelektrodenschicht144 und eine Gatedielektrikumsschicht142 umfasst. Die Gatestapelstruktur wird über einem mittleren Abschnitt der Finnenstrukturen104 ausgebildet. In einigen Ausführungsformen werden mehrfache Gatestapelstrukturen über den Finnenstrukturen104 ausgebildet. Zahlreiche andere Schichten können ebenfalls in den Gatestrukturen vorhanden sein, zum Beispiel Abdeckschichten, Grenzflächenschichten, Spacer-Elemente und/oder andere geeignete Merkmale. - Die Gatedielektrikumsschicht
142 kann dielektrische Materialien, wie z. B. Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, ein dielektrisches Material (dielektrische Materialien) mit einer hohen Dielektrizitätskonstante (high-k) oder Kombinationen davon, umfassen. Zu Beispielen von High-k-Dielektrikumsmaterialien gehören Hafniumoxid, Zirkoniumoxid, Aluminiumoxid, Legierung aus Hafniumdioxid-Alluminiumoxid, Hafnium-Siliziumoxid, Hafnium-Siliziumoxinitrid, Hafnium-Tantaloxid, Hafnium-Titanoxid, Hafnium-Zirkoniumoxid, dergleichen oder Kombinationen davon. - Die Gateelektrodenschicht
144 kann Polysilizium oder ein Metall umfassen. Das Metall umfasst Tantalnitrid (TaN), Nickel-Silizium (NiSi), Kobalt-Silizium (CoSi), Molybdän (Mo), Kupfer (Cu), Wolfram (W), Aluminium (Al), Kobalt (Co), Zirkonium (Zr), Platin (Pt) oder andere geeignete Materialien. Die Gateelektrodenschicht144 kann in einem Gate-Zuletzt-Prozess (Gate last process) (oder einem Gateaustauschprozess) ausgebildet werden. In einigen Ausführungsformen umfasst die Gatestapelstruktur zusätzliche Schichten, wie z. B. Grenzflächenschichten, Abdeckschichten, Diffusions/Sperrschichten oder andere geeignete Schichten. - Die Finnenstrukturen
104 umfassen ein Kanalgebiet114 , das durch die Gateelektrodenschicht144 und die Gatedielektrikumsschicht142 umgeben oder umschlossen ist. Die Finnenstrukturen104 können dotiert werden, um einen geeigneten Kanal für einen n-Kanal-FinFET (NMOS-Vorrichtung) oder einen p-Kanal-FinFET (PMOS-Vorrichtung) bereitzustellen. Die Finnenstrukturen104 können unter Verwendung eines geeigneten Prozesses, wie eines Ionenimplantationsprozesses, eines Diffusionsprozesses, eines Ausheilungsprozesses, anderer geeigneter Prozesse oder Kombinationen davon dotiert werden. Die Finnenstrukturen104 umfassen ein Kanalgebiet114 zwischen dem Sourcegebiet112 und dem Draingebiet116 . Die FinFET-Vorrichtung100 kann eine Vorrichtung sein, die in einem Mikroprozessor, einer Speicherzelle, z. B. einem statischen Direktzugriffspeicher (Static Random Access Memory, SRAM) und/oder anderen integrierten Schaltungen aufgenommen ist. -
2A bis2M zeigen Querschnittsdarstellungen verschiedener Stufen der Fertigung einer Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur)100 gemäß einigen Ausführungsformen der Offenbarung. - Unter Bezugnahme auf
2A werden eine dielektrische Schicht204 und eine Hartmaskenschicht206 auf dem Substrat102 ausgebildet, und eine Fotolackschicht208 wird auf der Hartmaskenschicht206 ausgebildet. Die Fotolackschicht208 wird mithilfe eines Strukturierungsprozesses strukturiert. Der Strukturierungsprozess umfasst einen fotolithografischen Prozess und einen Ätzprozess. Der fotolithografische Prozess umfasst ein Fotolackbeschichten (z. B. Rotationsbeschichten), Softbake, Maskenausrichten, Belichten, Backen nach dem Belichten, Entwickeln des Fotolacks, Spülen, Trocknen (z. B. Hardbake). Der Ätzprozess umfasst einen Trockenätzprozess oder einen Nassätzprozess. - Die dielektrische Schicht
204 ist eine Pufferschicht zwischen dem Substrat102 und der Hartmaskenschicht206 . Außerdem wird die dielektrische Schicht204 als eine Stoppschicht verwendet, wenn die Hartmaskenschicht206 entfernt wird. Die dielektrische Schicht204 kann aus Siliziumoxid gefertigt werden. Die Hartmaskenschicht206 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder einem anderen geeigneten Material gefertigt werden. In einigen anderen Ausführungsformen wird mehr als eine Hartmaskenschicht206 auf der dielektrischen Schicht204 ausgebildet. - Die dielektrische Schicht
204 und die Hartmaskenschicht206 werden mithilfe eines Abscheidungsprozesses, wie z. B. eines chemischen Gasphasenabscheidungsprozesses (CVD), eines chemischen Gasphasenabscheidungsprozesses unter Verwendung von hochdichtem Plasma (HDPCVD), eines Rotationsbeschichtungsprozesses, eines Sputterprozesses oder anderer geeigneter Prozesse ausgebildet. - Nachdem die Fotolackschicht
208 strukturiert wurde, werden gemäß einigen Ausführungsformen die dielektrische Schicht204 und die Hartmaskenschicht206 unter Verwendung der strukturierten Fotolackschicht208 als einer Maske strukturiert, wie in2B dargestellt. Folglich werden eine strukturierte dielektrische Schicht204 und eine strukturierte Hartmaskenschicht206 erzielt. Danach wird die strukturierte Fotolackschicht208 entfernt. - Danach wird das Substrat
102 einem Ätzprozess unterzogen, um die Finnenstruktur104 unter Verwendung der strukturierten dielektrischen Schicht204 und der strukturierten Hartmaskenschicht206 als einer Maske auszubilden. Der Ätzprozess kann ein Trockenätzprozess oder ein Nassätzprozess sein. Der Ätzprozess kann ein zeitgesteuerter Prozess sein, und er kann fortgesetzt werden, bis die Finnenstruktur104 eine vorgegebene Höhe erreicht. - Es ist zu beachten, dass die Anzahl der Finnenstrukturen
104 gemäß der tatsächlichen Anwendung angepasst werden kann und nicht auf eine Finnenstruktur104 beschränkt ist. In einigen Ausführungsformen weist die Finnenstruktur104 eine Breite auf, die allmählich von dem oberen Abschnitt zu dem unteren Abschnitt hin größer wird. - Danach wird gemäß einigen Ausführungsformen ein dielektrisches Material
107 auf der Finnenstruktur104 ausgebildet, wie in2C dargestellt. In einigen Ausführungsformen wird das dielektrische Material107 aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, einem mit Fluor dotierten Silikatglas (FSG) oder anderen Low-k-Dielektrikumsmaterialien gefertigt. Das dielektrische Material107 kann mithilfe eines chemischen Gasphasenabscheidungsprozesses (CVD), eines Rotationsbeschichtungsprozesses oder eines anderen geeigneten Prozesses abgeschieden werden. - Danach wird gemäß einigen Ausführungsformen das dielektrische Material
107 gedünnt oder planarisiert, um eine Isolationsstruktur108 freizulegen, wie in2D dargestellt. In einigen Ausführungsformen wird das dielektrische Material107 mithilfe eines chemisch-mechanischen Polierprozesses (CMP) gedünnt. Folglich wird ein oberer Abschnitt der Finnenstruktur104 freigelegt und die dielektrische Schicht204 und die Hartmaskenschicht206 werden entfernt. Die obere Fläche der Isolationsstruktur108 befindet sich auf gleicher Höhe wie die obere Fläche der Finnenstruktur104 . - Danach wird gemäß einigen Ausführungsformen der obere Abschnitt der Isolationsstruktur
108 entfernt, wie in2E dargestellt. Folglich steht die Finnenstruktur104 von der Isolationsstruktur108 hervor. Mit anderen Worten ist der obere Abschnitt der Finnenstruktur104 höher als die Isolationsstruktur108 . Der obere Abschnitt der Isolationsstruktur108 wird mithilfe eines Nassätzprozesses oder eines Trockenätzprozesses entfernt. Die verbleibende Isolationsstruktur108 wird als eine flache Grabenisolationsstruktur (STI-Struktur) betrachtet. - Danach wird gemäß einigen Ausführungsformen eine Dummy-Gateelektrodenschicht
110 über der Finnenstruktur104 und der Isolationsstruktur108 ausgebildet, wie in2F dargestellt. - In einigen Ausführungsformen wird die Dummy-Gateelektrodenschicht
110 aus leitfähigen oder nicht leitfähigen Materialien gefertigt. In einigen Ausführungsformen wird die Dummy-Gateelektrodenschicht110 aus Polysilizium gefertigt. Die Dummy-Gateelektrodenschicht110 wird mithilfe eines Abscheidungsprozesses ausgebildet, wie z. B. einer chemischen Gasphasenabscheidung (CVD), einer physikalischen Gasphasenabscheidung (PVD), einer Atomlagenabscheidung (ALD), einer CVD unter Verwendung von hochdichtem Plasma (HDPCVD), einer metallorganischen CVD (MOCVD), oder einer plasmaunterstützten CVD (PECVD). - Nachdem die Dummy-Gateelektrodenschicht
110 ausgebildet wurde, werden gemäß einigen Ausführungsformen eine erste Hartmaskenschicht212a und eine zweite Hartmaskenschicht212b über der Dummy-Gateelektrodenschicht110 ausgebildet, wie in2G dargestellt. Eine Fotolackschicht214 wird über der zweiten Hartmaskenschicht212b ausgebildet. Danach wird die Fotolackschicht214 strukturiert, um eine strukturierte Fotolackschicht214 auszubilden. Die strukturierte Fotolackschicht214 wird zum Schutz der darunterliegenden Schichten verwendet, so dass sie während der nachfolgenden Prozesse nicht geätzt werden. - Danach werden gemäß einigen Ausführungsformen die erste Hartmaskenschicht
212a und die zweite Hartmaskenschicht212b strukturiert, und ein Abschnitt der Dummy-Gateelektrodenschicht110 wird entfernt, um eine Dummy-Gatestruktur110' auszubilden, wie in2H dargestellt. Die Abschnitte der Dummy-Gateelektrodenschicht110 werden mithilfe eines Ätzprozesses121 , wie z. B. eines Nassätzprozesses oder eines Trockenätzprozesses, entfernt. - Die Dummy-Gatestruktur
110' umfasst einen oberen Abschnitt110a oberhalb einer oberen Fläche der Finnenstruktur104 und einen unteren Abschnitt110b unterhalb der oberen Fläche der Finnenstruktur104 . Der obere Abschnitt110a weist im Wesentlichen vertikale Seitenwände auf, und der untere Abschnitt110b weist abgeschrägte Seitenwände auf. Der untere Abschnitt110b weist eine umgedrehte Trapezform auf (dargestellt in4D' ). - Der obere Abschnitt
110a weist eine obere Fläche mit einer ersten Breite W1 auf, und der untere Abschnitt110b weist eine untere Fläche mit einer zweiten Breite W2 auf. Eine virtuelle Grenzfläche ist zwischen dem oberen Abschnitt110a und dem unteren Abschnitt110b ausgebildet. Die virtuelle Grenzfläche weist eine dritte Breite W3 auf. Der untere Abschnitt110b weist eine sich verjüngende Breite auf, die sich allmählich von der virtuellen Grenzfläche zu der unteren Fläche des unteren Abschnitts110b hin verjüngt. - In einigen Ausführungsformen ist die erste Breite W1 größer als die zweite Breite W2. In einigen Ausführungsformen ist die zweite Breite W2 kleiner gleich der dritten Breite W3. In einigen Ausführungsformen liegt der Unterschied (ΔW = W3 – W2) zwischen der dritten Breite W2 und der zweiten Breite W2 in einem Bereich von ungefähr 0 nm bis ungefähr 15 nm. Wenn der Unterschied (ΔW) größer als 15 nm ist, kann der untere Abschnitt
110b der Dummy-Gateelektrodenschicht110 zu klein sein, um den oberen Abschnitt110a zu stützen. Wenn der Unterschied kleiner als 0 nm ist, kann es schwierig sein, die Source/Drain-Strukturen (S/D-Strukturen)116 (dargestellt in2J ) auszubilden. - Die virtuelle Grenzfläche wird verwendet, um zwei Abschnitte zu definieren, und es wird keine tatsächliche Grenzfläche zwischen dem oberen Abschnitt
110a und dem unteren Abschnitt110b ausgebildet. Die Grenzfläche kann als eine untere Fläche des oberen Abschnitts110a betrachtet werden. Außerdem kann die Grenzfläche als eine obere Fläche des unteren Abschnitts110b betrachtet werden. In einigen Ausführungsformen befindet sich die virtuelle Grenzfläche im Wesentlichen auf gleicher Höhe mit einer oberen Fläche der Finnenstruktur104 . - Wenn der obere Abschnitt der Dummy-Gatestruktur
110' einen in horizontaler Richtung verlaufenden Abschnitt aufweist, kann die Gatestruktur hervorstehen, wenn die Dummy-Gatestruktur110' durch die Gatestruktur ersetzt wird. Die hervorstehende Gatestruktur kann mit einer Kontaktstruktur, die benachbart zu der hervorstehenden Gatestruktur ausgebildet wird, in Kontakt stehen. Folglich kann ein Problem mit elektrischen Kurzschlüssen auftreten. Insbesondere kann das Problem mit dem Hervorstehen der Gateelektrodenschicht144 die Leistungsfähigkeit der FinFET-Vorrichtungsstruktur100 verschlechtern. - Das Substrat
102 ist ein Abschnitt eines Wafers. In einigen Ausführungsformen umfasst der Wafer einen Mittelbereich und einen Randbereich, und das Problem des Hervorstehens ist im Randbereich des Wafers im Vergleich mit jenem des Mittelbereichs verschlimmert. Daher sollte das Ätzgas im Randbereich gut gesteuert werden. - Um das Problem des Hervorstehens zu verhindern, wie in
2H dargestellt, wird die Dummy-Gatestruktur110' geätzt, um einen im Wesentlichen vertikalen oberen Abschnitt110a und einen eingekerbten unteren Abschnitt110b unterhalb der Finnenstruktur104 auszubilden. Mit anderen Worten weist der eingekerbte untere Abschnitt110b der Dummy-Gatestruktur110' einen ausgesparten Seitenwandabschnitt auf. - Außerdem sollte beachtet werden, dass die zweite Breite W2 kleiner gleich der dritten Breite W3 ist, und daher wird der Effekt der draininduzierten Barrierenerniedrigung (DIBL) unterbunden. Außerdem wird das Tailing-Problem (Vbd ist über einen breiteren Bereich von Spannungswerten gestreut) der Durchschlagsspannung (Vbd) vermieden, wenn die erste Breite W1 größer ist als die zweite Breite W2.
- Der obere Abschnitt
110a weist eine erste Höhe H1 auf, und der untere Abschnitt110b weist eine zweite Höhe H2 auf. In einigen Ausführungsformen ist die erste Höhe H1 größer als die zweite Höhe H2. Die erste Höhe H1, die höher ist als die zweite Höhe H2, wird verwendet, um mehr Metallmaterial zu füllen, das in einem nachfolgenden Prozess über der Finnenstruktur104 ausgebildet wird. - Nachdem die Dummy-Gatestruktur
110' ausgebildet wurde, werden gemäß einigen Ausführungsformen Spacer212 auf den gegenüberliegenden Seitenwänden der Dummy-Gatestruktur110' ausgebildet, wie in2I dargestellt. In einigen Ausführungsformen werden die Spacer212 aus Siliziumnitrid, Siliziumkarbid, Siliziumoxinitrid, Siliziumkohlenstoff, Siliziumoxid, Silizium-Wasserstoff, anderen geeigneten Materialien oder einer Kombination davon ausgebildet. - Danach wird gemäß einigen Ausführungsformen ein oberer Abschnitt der Finnenstruktur
104 entfernt, um eine Aussparung (nicht dargestellt) auszubilden, und die Source/Drain-Strukturen (S/D-Strukturen)116 werden in der Aussparung ausgebildet, wie in2J dargestellt. - In einigen Ausführungsformen sind die S/D-Strukturen 116 verspannte Source/Drain-Strukturen. In einigen Ausführungsformen werden die S/D-Strukturen
116 ausgebildet, indem ein verspanntes Material in den Aussparungen der Finnenstruktur104 mithilfe eines epitaktischen Prozesses (Epi-Prozesses) aufgewachsen wird. Außerdem kann die Gitterkonstante des verspannten Materials von der Gitterkonstante des Substrats102 verschieden sein. - In einigen Ausführungsformen umfassen die Source/Drain-Strukturen
116 Ge, SiGe, InAs, InGaAs, InSb, GaAs, GaSb, InAlP, InP oder eine Kombination davon. Der epitaktische Prozess kann einen SEG-Prozess (selektives epitaktisches Aufwachsen), CVD-Abscheidungstechniken (z. B. Gasphasenepitaxie (VPE) und/oder eine Ultrahochvakuum-CVD (UHV-CVD)), eine Molekularstrahlepitaxie und/oder andere geeignete Epi-Prozesse umfassen. - Nachdem die S/D-Strukturen 116 ausgebildet wurden, wird in einigen Ausführungsformen eine Kontakt-Ätzstoppschicht (contact etch stop layer, CESL) (nicht dargestellt) auf den S/D-Strukturen
116 und der Dummy-Gatestruktur110' ausgebildet. In einigen Ausführungsformen wird die Kontakt-Ätzstoppschicht aus Siliziumnitrid, Siliziumoxinitrid und/oder anderen geeigneten Materialien gefertigt. Die Kontakt-Ätzstoppschicht kann mithilfe einer plasmaunterstützten CVD, einer Niederdruck-CVD, einer ALD oder anderer geeigneter Prozesse ausgebildet werden. - Danach wird gemäß einigen Ausführungsformen ein dielektrisches Zwischenschichtmaterial (ILD-Material) über der Finnenstruktur
104 über dem Substrat102 ausgebildet, wie in2K dargestellt. In einigen Ausführungsformen wird ein dielektrisches Zwischenschichtmaterial (ILD-Material) über der Isolationsstruktur108 ausgebildet und anschließend planarisiert, um die ILD-Struktur136 auszubilden. - Nachdem die ILD-Struktur
136 ausgebildet wurde, wird gemäß einigen Ausführungsformen die Dummy-Gatestruktur110' entfernt, um einen Graben138 in der ILD-Struktur136 auszubilden, wie in2L dargestellt. Die Dummy-Gatestruktur110' wird entfernt, indem ein Ätzprozess durchgeführt wird. Es ist zu beachten, dass die Finnenstruktur104 nicht entfernt wird, und somit der mittlere Abschnitt der Finnenstruktur104 durch den Graben138 freigelegt wird. - Nachdem der Graben
138 ausgebildet wurde, werden gemäß einigen Ausführungsformen eine Gatedielektrikumsschicht142 und eine Gateelektrode144 sequenziell in dem Graben138 ausgebildet, wie in2M dargestellt. Daher wird eine Gatestruktur146 , die die Gatedielektrikumsschicht142 und die Gateelektrodenschicht144 umfasst, erzielt. - Die Gatedielektrikumsschicht
142 weist einen oberen Abschnitt, der höher ist als eine obere Fläche der Finnenstruktur104 , und einen unteren Abschnitt, der niedriger ist als die obere Fläche der Finnenstruktur104 , auf. Der obere Abschnitt der Gatedielektrikumsschicht142 weist eine konstante Breite auf, und der untere Abschnitt der Gatedielektrikumsschicht142 weist eine variierende Breite auf. - In einigen Ausführungsformen wird die Gatedielektrikumsschicht
142 aus einem High-k-Dielektrikumsmaterial gefertigt. Zu Beispielen des High-k-Dielektrikumsmaterials können Hafniumoxid, Zirkoniumoxid, Aluminiumoxid, eine Legierung aus Hafniumdioxid-Alluminiumoxid, Hafnium-Siliziumoxid, Hafnium-Siliziumoxinitrid, Hafnium-Tantaloxid, Hafnium-Titanoxid, Hafnium-Zirkoniumoxid oder dergleichen gehören. - Die Gateelektrodenschicht
144 weist einen oberen Abschnitt, der höher ist als eine obere Fläche der Finnenstruktur104 , und einen unteren Abschnitt, der niedriger ist als die obere Fläche der Finnenstruktur104 , auf. Der obere Abschnitt der Gateelektrodenschicht144 weist eine konstante Breite auf, und der untere Abschnitt der Gateelektrodenschicht144 weist eine variierende Breite auf. - In einigen Ausführungsformen wird die Gateelektrodenschicht
144 aus einem Metallmaterial gefertigt. Das Metallmaterial kann ein N-Austrittsarbeitsmetall oder ein P-Austrittsarbeitsmetall umfassen. Das N-Austrittsarbeitsmetall umfasst Wolfram (W), Kupfer (Cu), Titan (Ti), Silber (Ag), Aluminium (Al), eine Legierung aus Titan und Aluminium (TiAl), Titan-Aluminiumnitrid (TiAlN), Tantalkarbid (TaC), Tantal-Kohlenstoffnitrid (TaCN), Tantal-Siliziumnitrid (TaSiN), Mangan (Mn), Zirkonium (Zr) oder Kombinationen davon. Das P-Austrittsarbeitsmetall umfasst Titannitrid (TiN), Wolframnitrid (WN), Tantalnitrid (TaN), Ruthenium (Ru) oder Kombinationen davon. - Wie in
2M dargestellt, weist die Gateelektrodenschicht144 einen oberen Abschnitt144a und einen unteren Abschnitt144b auf. Der obere Abschnitt144a weist im Wesentlichen vertikale Seitenwände auf, und der untere Abschnitt144b weist abgeschrägte Seitenwände auf. Der untere Abschnitt144b weist eine sich verjüngende Breite auf, die sich von der virtuellen Fläche des unteren Abschnitts144b zu der unteren Fläche des unteren Abschnitts144b hin verjüngt. Es ist zu beachten, dass der obere Abschnitt144a der Gateelektrodenschicht144 im Wesentlichen vertikale Seitenwände aufweist, um den hervorstehenden Abschnitt, der eine Kontaktstruktur kontaktiert, zu vermeiden. Außerdem wird der Effekt der draininduzierten Barrierenerniedrigung (DIBL) unterbunden, wenn die zweite Breite W2 der unteren Fläche kleiner gleich der dritten Breite W3 der virtuellen Fläche ist. Daher ist die Leistungsfähigkeit der FinFET-Struktur100 verbessert. - Der obere Abschnitt
144a der Gateelektrodenschicht144 weist eine erste Höhe auf, und der untere Abschnitt144b der Gateelektrodenschicht144 weist eine zweite Höhe auf. Die erste Höhe ist höher als die zweite Höhe, damit mehr Metallmaterial oberhalb der Finnenstruktur104 gefüllt wird. -
3 zeigt eine Draufsicht auf eine Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur)100 gemäß einigen Ausführungsformen der Offenbarung. Die FinFET-Vorrichtungsstruktur100 umfasst mehrere Finnenstrukturen104 und mehrere Gatestrukturen110 . Die Gatestrukturen110 überqueren die Finnenstrukturen104 . Die FinFET-Vorrichtungsstruktur100 ist durch die Isolationsstruktur108 umgeben. - Wie in
3 dargestellt, können die Finnenstrukturen104 im Wesentlichen parallel zueinander sein. Die Gatestrukturen110 können ebenfalls parallel zueinander und im Wesentlichen senkrecht zu den Finnenstrukturen104 sein. In einigen Ausführungsformen werden die Gatestrukturen110 auch Gateelektrodenleitungen genannt, wenn sie von oben betrachtet werden. - Ein erster Gatetransistor
300a und ein zweiter Gatetransistor300b werden über einer ersten Finnenstruktur104a ausgebildet. Ein dritter Gatetransistor300c und ein vierter Gatetransistor300d werden über einer zweiten Finnenstruktur104a ausgebildet. -
4A bis4F zeigen Querschnittsdarstellungen verschiedener Stufen der Fertigung einer Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur)100 gemäß einigen Ausführungsformen der Offenbarung.4A bis4F sind Querschnittsdarstellungen, die entlang der Linie AA' von3 gezeichnet sind. - Unter Bezugnahme auf
4A wird die Gateelektrodenschicht110 über der ersten Finnenstruktur104a und der zweiten Finnenstruktur104b und der Isolationsstruktur108 ausgebildet. Die obere Fläche der Isolationsstruktur108 ist niedriger als die obere Fläche der Finnenstruktur104 . Danach werden die erste Hartmaskenschicht212a und die zweite Hartmaskenschicht212b über der Gateelektrodenschicht110 ausgebildet. - Nach dem Ausbilden der zweiten Hartmaskenschicht
212b wird gemäß einigen Ausführungsformen der Offenbarung die Fotolackschicht214 über der zweiten Hartmaskenschicht212b ausgebildet, wie in4B dargestellt. Danach wird die Fotolackschicht214 strukturiert. - Nach dem Strukturieren der Fotolackschicht
214 werden gemäß einigen Ausführungsformen der Offenbarung ein Abschnitt der ersten Hartmaskenschicht212a und ein Abschnitt der zweiten Fotolackschicht212b strukturiert, um Gräben352 auszubilden, wie in4C dargestellt. - Nachdem die Gräben
352 ausgebildet wurden, wird gemäß einigen Ausführungsformen der Offenbarung ein Abschnitt der Gateelektrodenschicht110 unter Verwendung der ersten Hartmaskenschicht212a und der zweiten Hartmaskenschicht212b als einer Maske strukturiert, wie in4D dargestellt. Folglich, wird ein erster Graben354 über der Finnenstruktur104 und in der Gateelektrodenschicht110 ausgebildet. Ein zweiter Graben356 wird über der Isolationsstruktur108 und in der Gateelektrodenschicht110 ausgebildet. - Die Abschnitte der Gateelektrodenschicht
110 werden mithilfe des Ätzprozesses121 entfernt. In einigen Ausführungsformen ist der Ätzprozess ein Plasmaprozess. Der Plasmaprozess umfasst ein Verwenden eines Ätzgases, wie z. B. HBr. In einigen Ausführungsformen werden auch ein Helium-(He) und ein Sauerstoffgas (O2) in dem Plasmaprozess verwendet. Die Durchflussrate des Ätzgases liegt bei dem Ätzprozess in einem Bereich von ungefähr 700 sccm bis ungefähr 1000 sccm. Wenn die Durchflussrate kleiner ist als 700 sccm, kann die Ätzselektivität mangelhaft sein. Wenn die Durchflussrate größer ist als 1000 sccm, kann es schwierig sein, die Ätzrate zu steuern. - In einigen Ausführungsformen wird der Plasmaprozess bei einer Leistung in einem Bereich von ungefähr 350 Watt bis ungefähr 1500 Watt durchgeführt. Wenn die Leistung kleiner als 350 W ist, ist die Ätzselektivität mangelhaft. Wenn die Leistung größer als 1500 W ist, kann es schwierig sein, die Ätzrate zu steuern. In einigen Ausführungsformen wird der Plasmaprozess bei einem Druck in einem Bereich von ungefähr 10 Torr bis ungefähr 100 Torr durchgeführt. Wenn der Druck kleiner als 10 Torr ist, ist die Ätzselektivität mangelhaft. Wenn der Druck größer als 100 Torr ist, kann es schwierig sein, die Ätzrate zu steuern.
- Es ist zu beachten, dass das Substrat
102 ein Abschnitt eines Wafers ist, und der Wafer einen Mittelbereich und einen Randbereich umfasst. Es ist schwieriger, die Abmessung der zweiten Breite W2 im Randbereich des Wafers als im Mittelbereich des Wafers zu steuern. Um die zweite Breite W2 derart zu gestalten, dass sie kleiner gleich der dritten Breite W3 ist, liegt in einigen Ausführungsformen ein Verhältnis einer Menge des Ätzgases im Randbereich zu jener des Ätzgases im Gesamtbereich in einem Bereich von ungefähr 50 Vol.-% bis ungefähr 90 Vol.-%. Wenn das Verhältnis des Ätzgases kleiner als 50 Vol.-% oder größer als 90 Vol.-% ist, kann der Loading-Effekt zwischen dem Mittelbereich und dem Randbereich groß sein, und daher ist es schwierig, die Abmessungen der ersten Breite W1 und der zweiten Breite W2 zu steuern. -
4D' zeigt eine vergrößerte Darstellung eines Bereichs A von4D gemäß einigen Ausführungsformen der Offenbarung. Wie in4D' dargestellt, umfasst die Gateelektrodenschicht110 den oberen Abschnitt110a und den unteren Abschnitt110b . Der obere Abschnitt110a befindet sich an einer Position, die höher ist als die obere Fläche der Finnenstrukturen104a ,104b . Der untere Abschnitt110b befindet sich an einer Position, die tiefer ist als die obere Fläche der Finnenstrukturen104a ,104b . Der obere Abschnitt110a der Gateelektrodenschicht110 weist im Wesentlichen vertikale Seitenwände auf, und der untere Abschnitt110b der Gateelektrodenschicht110 weist abgeschrägte Seitenwände auf. - Eine Grenzfläche wird zwischen dem oberen Abschnitt
110a und dem unteren Abschnitt110b ausgebildet. Die Grenzfläche ist keine wirkliche Abgrenzung und wird verwendet, um die Form der Gateelektrodenschicht110 zu definieren. Die Grenzfläche kann als eine untere Fläche des oberen Abschnitts110a betrachtet werden. Außerdem kann die Grenzfläche als eine obere Fläche des unteren Abschnitts110b betrachtet werden. In einigen Ausführungsformen liegt ein Winkel θ zwischen der Seitenwand des oberen Abschnitts110a und der virtuellen Fläche in einem Bereich von ungefähr 85 Grad bis ungefähr 95 Grad. - Der obere Abschnitt
110a weist eine gleichmäßige Breite auf, und der untere Abschnitt110b weist eine variierende Breite auf. Der obere Abschnitt110a weist die erste Breite W1 auf, die Grenzfläche weist die dritte Breite W3 auf. Die untere Fläche des unteren Abschnitts110b weist die zweite Breite W2 auf. In einigen Ausführungsformen ist die erste Breite W1 größer als die zweite Breite W2, und die zweite Breite W2 ist kleiner als die dritte Breite W3. In einigen Ausführungsformen liegt der Unterschied (ΔW = W3 – W2) zwischen der dritten Breite W3 und der zweiten Breite W2 in einem Bereich von ungefähr 0 nm bis ungefähr 15 nm. Wenn der Unterschied (ΔW) größer als 15 nm ist, kann der untere Abschnitt110b der Dummy-Gateelektrodenschicht110 zu klein sein, um den oberen Abschnitt110a zu stützen. Wenn der Unterschied kleiner als 0 nm ist, kann es schwierig sein, die Source/Drain-Strukturen (S/D-Strukturen)116 auszubilden. - Danach werden die erste Hartmaskenschicht
212a und die zweite Hartmaskenschicht212b entfernt, und Spacer212 werden auf gegenüberliegenden Seitenwänden der Dummy-Gatestruktur110 ausgebildet. Als Nächstes wird gemäß einigen Ausführungsformen der Offenbarung ein dielektrisches Material in die Gräben354 ,356 und auf die Gateelektrodenschicht110 als eine Maske eingefüllt, wie in4E dargestellt. - Nachdem das dielektrische Material eingefüllt wurde, wird ein Abschnitt des dielektrischen Materials aus den Gräben
354 ,356 mithilfe eines Planarisierungsprozesses, wie z. B. eines chemisch-mechanischen Polierprozesses (CMP), entfernt. Folglich wird die ILD-Struktur136 ausgebildet. Die ILD-Struktur136 wird zwischen zwei benachbarten Gatestrukturen146 ausgebildet. Die ILD-Struktur136 umfasst einen oberen Abschnitt und einen unteren Abschnitt, und der untere Abschnitt ist breiter als der obere Abschnitt. - Danach wird gemäß einigen Ausführungsformen der Offenbarung die Gateelektrodenschicht
110 entfernt, um einen Graben (nicht dargestellt) auszubilden, und die Gatedielektrikumsschicht142 und die Gateelektrode144 werden nacheinander in dem Graben ausgebildet, wie in4F dargestellt. In einigen Ausführungsformen ist die Gatedielektrikumsschicht142 eine Schicht aus einem Dielektrikum mit einer hohen Dielektrizitätskonstante (High-k-Dielektrikum), und die Gateelektrode144 ist eine Metallgateelektrode. Mit anderen Worten wird eine HK/MG-Stapelstruktur auf der Finnenstruktur104 ausgebildet. - Wie in
4F dargestellt, werden die Gatedielektrikumsschicht142 und die Gateelektrode144 in vier Teile aufgeteilt, und der erste Transistor300a , der zweite Transistor300b , der dritte Transistor300c und der vierte Transistor300d werden jeweils ausgebildet. Jeder von dem ersten Transistor300a , dem zweiten Transistor300b , dem dritten Transistor300c und dem vierten Transistor300d wird aus der Gatedielektrikumsschicht142 und der Gateelektrode144 aufgebaut. Die ILD-Struktur136 ist zwischen dem ersten Transistor300a und dem zweiten Transistor300b angeordnet. Außerdem ist die ILD-Struktur136 zwischen dem dritten Transistor300c und dem vierten Transistor300d angeordnet. -
5A bis5C zeigen Querschnittsdarstellungen verschiedener Stufen der Fertigung einer Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur)100 gemäß einigen Ausführungsformen der Offenbarung.5A bis5C sind Querschnittsdarstellungen, die entlang der Linie BB' von3 gezeichnet sind. - Wie in
5A dargestellt, werden die erste Hartmaskenschicht212a und die zweite Hartmaskenschicht212b über der Gateelektrodenschicht110 ausgebildet. - Danach werden gemäß einigen Ausführungsformen der Offenbarung die erste Hartmaskenschicht
212a und die zweite Hartmaskenschicht212b strukturiert, um die strukturierte erste Hartmaskenschicht212a und die strukturierte zweite Hartmaskenschicht212b auszubilden, wie in5B dargestellt. - Danach wird gemäß einigen Ausführungsformen der Offenbarung die Gateelektrodenschicht
110 geätzt, um den oberen Abschnitt110a und den unteren Abschnitt110b auszubilden, wie in5C dargestellt. - Ausführungsformen zum Ausbilden einer FinFET-Vorrichtungsstruktur und ein Verfahren zum Ausbilden von dieser sind bereitgestellt. Eine FinFET-Vorrichtungsstruktur umfasst eine über einem Substrat ausgebildete Finnenstruktur und eine über der Finnenstruktur ausgebildete Gatestruktur. Die Gatestruktur umfasst einen oberen Abschnitt und einen unteren Abschnitt. Der obere Abschnitt weist im Wesentlichen vertikale Seitenwände auf, und der untere Abschnitt weist eine abgeschrägte Seitenwand auf, die sich allmählich von einer Oberseite zu einer Unterseite hin verjüngt. Die im Wesentlichen vertikalen Seitenwände des oberen Abschnitts werden verwendet, um das Problem des Hervorstehens zu vermeiden. Eine virtuelle Fläche wird zwischen dem oberen Abschnitt und dem unteren Abschnitt ausgebildet, wobei der Effekt der draininduzierten Barrierenerniedrigung (DIBL) unterbunden wird, wenn eine zweite Breite der unteren Fläche des unteren Abschnitts kleiner gleich einer dritten Breite der virtuellen Fläche ist. Daher sind die Leistungsfähigkeit und Zuverlässigkeit der der FinFET-Vorrichtungsstruktur verbessert.
- In einigen Ausführungsformen ist eine FinFET-Vorrichtungsstruktur bereitgestellt. Die FinFET-Vorrichtungsstruktur umfasst eine Finnenstruktur, die über einem Substrat ausgebildet ist, und eine Gatestruktur, die die Finnenstruktur überquert. Die Gatestruktur umfasst eine Gateelektrodenschicht, die einen oberen Abschnitt über der Finnenstruktur und einen unteren Abschnitt unter der Finnenstruktur umfasst, die virtuelle Fläche ist zwischen dem oberen Abschnitt und dem unteren Abschnitt ausgebildet, und der untere Abschnitt weist eine sich verjüngende Breite auf, die sich allmählich von der virtuellen Fläche zu einer unteren Fläche des unteren Abschnitts hin verjüngt.
- In einigen Ausführungsformen ist eine FinFET-Vorrichtungsstruktur bereitgestellt. Die FinFET-Vorrichtungsstruktur umfasst eine Finnenstruktur, die über einem Substrat ausgebildet ist, und eine über dem Substrat ausgebildete Isolationsstruktur. Ein Abschnitt der Finnenstruktur ist in die Isolationsstruktur eingebettet. Die FinFET-Vorrichtungsstruktur umfasst eine erste Gatestruktur, die die Finnenstruktur überquert, und die erste Gatestruktur umfasst eine erste Gateelektrodenschicht, die einen oberen Abschnitt über der Finnenstruktur und einen unteren Abschnitt unter der Finnenstruktur umfasst. Der untere Abschnitt weist eine umgedrehte Trapezform auf.
- In einigen Ausführungsformen ist ein Verfahren zum Ausbilden einer FinFET-Vorrichtungsstruktur bereitgestellt. Das Verfahren umfasst ein Ausbilden einer Finnenstruktur über einem Substrat und ein Ausbilden einer Isolationsstruktur über dem Substrat. Ein Abschnitt der Finnenstruktur ist in die Isolationsstruktur eingebettet. Das Verfahren umfasst außerdem ein Ausbilden einer Gatestruktur über der Finnenstruktur und der Isolationsstruktur, und die erste Gatestruktur umfasst eine Gateelektrodenschicht, die einen oberen Abschnitt über der Finnenstruktur und einen unteren Abschnitt unter der Finnenstruktur umfasst. Der untere Abschnitt weist eine sich verjüngende Breite auf, die sich allmählich von einer virtuellen Grenzfläche zu einer unteren Fläche des unteren Abschnitts hin verjüngt, wobei die virtuelle Fläche zwischen dem oberen Abschnitt und dem unteren Abschnitt ausgebildet ist.
- Das Vorstehende skizziert Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage für Entwerfen und Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann soll ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.
Claims (20)
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur), umfassend: eine über einem Substrat ausgebildete Finnenstruktur, und eine Gatestruktur, die die Finnenstruktur überquert, wobei die Gatestruktur eine Gateelektrodenschicht umfasst, die einen oberen Abschnitt über der Finnenstruktur und einen unteren Abschnitt unter der Finnenstruktur umfasst, wobei die virtuelle Fläche zwischen dem oberen Abschnitt und dem unteren Abschnitt ausgebildet ist, und der untere Abschnitt eine sich verjüngende Breite aufweist, die sich allmählich von der virtuellen Fläche zu einer unteren Fläche des unteren Abschnitts hin verjüngt.
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach Anspruch 1, wobei der obere Abschnitt eine obere Fläche mit einer ersten Breite aufweist, und der untere Abschnitt eine untere Fläche mit einer zweiten Breite aufweist, und die erste Breite größer ist als die zweite Breite.
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach Anspruch 2, wobei die virtuelle Grenzfläche eine dritte Breite aufweist, und die dritte Breite größer ist als die zweite Breite.
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach einem der vorhergehenden Ansprüche, wobei sich die virtuelle Grenzfläche im Wesentlichen auf gleicher Höhe mit einer oberen Fläche der Finnenstruktur befindet.
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach einem der vorhergehenden Ansprüche, wobei der obere Abschnitt der Gateelektrodenschicht im Wesentlichen vertikale Seitenwände aufweist.
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach einem der vorhergehenden Ansprüche, wobei der obere Abschnitt der Gateelektrodenschicht eine erste Höhe aufweist, und der untere Abschnitt der Gateelektrodenschicht eine zweite Höhe aufweist, und die erste Höhe höher ist als die zweite Höhe.
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach einem der vorhergehenden Ansprüche, ferner umfassend: eine über dem Substrat ausgebildete Isolationsstruktur, wobei ein Abschnitt der Gatestruktur über der Isolationsstruktur ausgebildet ist.
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach einem der vorhergehenden Ansprüche, wobei der untere Abschnitt der Gateelektrodenschicht eine umgekehrte Trapezform aufweist.
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur), umfassend: eine über einem Substrat ausgebildete Finnenstruktur, eine über dem Substrat ausgebildete Isolationsstruktur, wobei ein Abschnitt der Finnenstruktur in die Isolationsstruktur eingebettet ist, und eine erste Gatestruktur, die die Finnenstruktur überquert, wobei die erste Gatestruktur eine erste Gateelektrodenschicht umfasst, die einen oberen Abschnitt über der Finnenstruktur und einen unteren Abschnitt unter der Finnenstruktur umfasst, und der untere Abschnitt eine umgekehrte Trapezform aufweist.
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach Anspruch 9, wobei der obere Abschnitt der ersten Gateelektrodenschicht eine erste Höhe aufweist, und der untere Abschnitt der ersten Gateelektrodenschicht eine zweite Höhe aufweist, und die erste Höhe höher ist als die zweite Höhe.
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach Anspruch 9 oder 10, wobei der obere Abschnitt eine obere Fläche mit einer ersten Breite aufweist, und der untere Abschnitt eine untere Fläche mit einer zweiten Breite aufweist, und die erste Breite größer ist als die zweite Breite.
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach Anspruch 11, wobei eine virtuelle Grenzfläche zwischen dem oberen Abschnitt und dem unteren Abschnitt ausgebildet ist, und die virtuelle Grenzfläche eine dritte Breite aufweist, und die zweite Breite kleiner gleich der dritten Breite ist.
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach Anspruch 12, wobei sich der untere Abschnitt der ersten Gateelektrodenschicht allmählich von der virtuellen Grenzfläche zu der unteren Fläche hin verjüngt.
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach einem der Ansprüche 9 bis 13, wobei der obere Abschnitt der ersten Gateelektrodenschicht im Wesentlichen vertikale Seitenwände aufweist.
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach Anspruch 14, ferner umfassend: eine Gatestruktur, die die Finnenstruktur überquert, und eine dielektrische Zwischenschichtstruktur (ILD-Struktur) zwischen der ersten Gatestruktur und der zweiten Gatestruktur, wobei die ILD-Struktur eine obere Fläche und eine untere Fläche umfasst, wobei die untere Fläche breiter ist als die obere Fläche.
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach Anspruch 15, wobei der untere Abschnitt der ILD-Struktur abgeschrägte Seitenwände aufweist, die sich allmählich von einer unteren Fläche des unteren Abschnitts zu einer oberen Fläche des unteren Abschnitts hin verjüngen.
- Verfahren zum Ausbilden einer Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur), umfassend: Ausbilden einer Finnenstruktur über einem Substrat, Ausbilden einer Isolationsstruktur über dem Substrat, wobei ein Abschnitt der Finnenstruktur in die Isolationsstruktur eingebettet wird, und Ausbilden einer Gatestruktur über der Finnenstruktur und der Isolationsstruktur, wobei die Gatestruktur eine Gateelektrodenschicht umfasst, die einen oberen Abschnitt über der Finnenstruktur und einen unteren Abschnitt unter der Finnenstruktur umfasst, und der untere Abschnitt eine sich verjüngende Breite aufweist, die sich allmählich von einer virtuellen Grenzfläche zu einer unteren Fläche des unteren Abschnitts hin verjüngt, wobei die virtuelle Fläche zwischen dem oberen Abschnitt und dem unteren Abschnitt ausgebildet wird.
- Verfahren zum Ausbilden der Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach Anspruch 17, wobei das Ausbilden der Gatestruktur über der Finnenstruktur und der Isolationsstruktur umfasst: Ausbilden eines Gatematerials über der Finnenstruktur und der Isolationsstruktur, Ausbilden einer Hartmaskenschicht über dem Gatematerial, Strukturieren der Hartmaskenschicht, und Ätzen des Gatematerials unter Verwendung der Hartmaskenschicht als einer Maske, um die Gatestruktur auszubilden.
- Verfahren zum Ausbilden der FinFET-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach Anspruch 18, wobei das Ätzen des Gatematerials ein Verwenden eines Ätzprozesses umfasst, und der Ätzprozess bei einem Druck in einem Bereich von ungefähr 10 Torr bis ungefähr 100 Torr durchgeführt wird.
- Verfahren zum Ausbilden der Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach Anspruch 18, ferner umfassend: Ausbilden einer dielektrischen Zwischenschichtstruktur (ILD-Struktur) über dem Substrat und zu der Gatestruktur benachbart, Entfernen der Gatestruktur, um einen Graben in der ILD-Struktur auszubilden, und Einfüllen einer Gatedielektrikumsschicht und einer Gateelektrodenschicht in den Graben.
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