CN113540235A - 半导体器件及其形成方法 - Google Patents
半导体器件及其形成方法 Download PDFInfo
- Publication number
- CN113540235A CN113540235A CN202010286771.7A CN202010286771A CN113540235A CN 113540235 A CN113540235 A CN 113540235A CN 202010286771 A CN202010286771 A CN 202010286771A CN 113540235 A CN113540235 A CN 113540235A
- Authority
- CN
- China
- Prior art keywords
- region
- bias power
- fin
- initial
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 117
- 239000004065 semiconductor Substances 0.000 title claims abstract description 66
- 239000000758 substrate Substances 0.000 claims abstract description 61
- 238000005530 etching Methods 0.000 claims description 140
- 239000010410 layer Substances 0.000 claims description 90
- 238000002955 isolation Methods 0.000 claims description 28
- 239000011241 protective layer Substances 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 23
- 239000003989 dielectric material Substances 0.000 claims description 18
- 229920000642 polymer Polymers 0.000 claims description 18
- 239000007772 electrode material Substances 0.000 claims description 12
- 150000002500 ions Chemical class 0.000 claims description 8
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 6
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 claims description 6
- 229910052799 carbon Inorganic materials 0.000 claims description 6
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 claims description 6
- 229910052717 sulfur Inorganic materials 0.000 claims description 6
- 239000011593 sulfur Substances 0.000 claims description 6
- 229910052732 germanium Inorganic materials 0.000 claims description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 3
- 239000012495 reaction gas Substances 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- -1 phosphorus ions Chemical class 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 229910000167 hafnon Inorganic materials 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum oxide Inorganic materials [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- KTUFCUMIWABKDW-UHFFFAOYSA-N oxo(oxolanthaniooxy)lanthanum Chemical compound O=[La]O[La]=O KTUFCUMIWABKDW-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/2633—Bombardment with radiation with high-energy radiation for etching, e.g. sputteretching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Manufacturing & Machinery (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体器件及其形成方法，其中半导体器件包括：衬底；鳍部，相互分立位于衬底上；栅极结构，横跨鳍部，栅极结构包括第一区域以及第二区域，第一区域覆盖鳍部侧壁且位于栅极结构和鳍部的交界处上，第二区域位于衬底上且第二区域至鳍部的距离大于第一区域至鳍部的距离，在沿鳍部延伸方向上，第一区域的尺寸小于第二区域的尺寸。这种结构的半导体器件一方面使得位于衬底上的第二区域上的栅极结构保持原来的特性，另外一方面栅极结构的第一区域的尺寸小，使得栅极残留物减少，栅极结构与源漏掺杂区之间的距离增大，能够使栅极结构第一区域不易与源漏掺杂区发生相连，进而避免产生漏电流。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。
所述栅极结构是通过对栅介质材料层和位于栅介质材料表面的栅电极材料层进行多步刻蚀工艺而形成的。然而，由于栅极结构和鳍部交界处的空间相对较小，受到空间限制，刻蚀工艺无法将交界处的栅极结构彻底去除，产生栅极结构材料的遗留，所述半导体器件的性能有待提高。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，提高半导体器件的性能。
为解决上述技术问题，本发明提供一种半导体器件，包括：衬底；鳍部，相互分立位于所述衬底上；栅极结构，横跨所述鳍部，所述栅极结构包括第一区域以及第二区域，所述第一区域覆盖所述鳍部侧壁且位于所述栅极结构和所述鳍部的交界处上，所述第二区域位于所述衬底上且所述第二区域至所述鳍部的距离大于第一区域至所述鳍部的距离，在沿所述鳍部延伸方向上，所述第一区域的尺寸小于所述第二区域的尺寸。
可选的，所述栅极结构的所述第一区域在沿平行于所述鳍部延伸方向且垂直于所述衬底的表面方向上的截面图形为倒梯形。
可选的，所述栅极结构的所述第二区域在沿平行于所述鳍部延伸方向且垂直于所述衬底表面方向上的截面图形为矩形。
可选的，还包括：位于第一区域以外的所述栅极结构表面和所述鳍部表面的保护层。
可选的，所述保护层为含氮聚合物或含碳聚合物或含硫聚合物。
可选的，所述栅极结构包括：栅介质层和位于所述栅介质层表面的栅电极层；所述栅电极层的材料包括：多晶硅或者多晶锗，所述栅介质层覆盖所述鳍部部分顶部表面和部分侧壁表面。
可选的，所述栅极结构还包括：第三区域，所述第三区域位于所述鳍部的顶部表面上，在沿鳍部延伸方向上，所述第一区域的尺寸小于所述第三区域的尺寸。
可选的，还包括：位于所述衬底表面的隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构顶部表面低于所述鳍部顶部表面；所述栅极结构的所述第一区域和所述第二区域位于部分所述隔离结构表面。
可选的，还包括：位于所述栅极结构两侧的所述鳍部内的源漏掺杂区。
相应的，本发明还提供一种半导体器件的形成方法，包括：提供衬底，所述衬底表面具有鳍部；形成横跨所述鳍部的初始栅极结构，所述初始栅极结构包括初始第一区域以及初始第二区域，所述初始第一区域覆盖所述鳍部的侧壁且位于所述初始栅极结构和所述鳍部的交界处，所述初始第二区域位于所述衬底上且所述初始第一区域至所述鳍部的距离小于所述初始第二区域至所述鳍部的距离，在沿所述鳍部延伸方向上，所述初始第一区域的尺寸大于所述初始第二区域的尺寸；在所述初始第一区域之外的所述初始栅极结构的表面上、以及所述初始栅极结构两侧的所述鳍部表面上形成保护层；以所述保护层为掩模，对所述初始第一区域的侧壁进行刻蚀工艺以形成栅极结构，所述栅极结构包括由初始第一区域刻蚀形成的第一区域、以及由所述初始第二区域形成的第二区域，在沿鳍部延伸方向上，所述第一区域的尺寸小于所述第二区域的尺寸。
可选的，所述栅极结构的所述第一区域在沿平行于所述鳍部延伸方向且垂直于所述衬底的表面方向上的截面图形为倒梯形。
可选的，所述栅极结构的所述第二区域在沿平行于所述鳍部延伸方向且垂直于所述衬底表面方向上的截面图形为矩形。
可选的，所述刻蚀工艺为异步脉冲刻蚀工艺，所述异步脉冲刻蚀工艺的方法包括：提供等离子体源；提供偏置功率源；进行第一阶段刻蚀，在所述第一阶段刻蚀中，所述等离子体源提供第一源功率，所述偏置功率源提供第一偏置功率；进行第二阶段刻蚀，在所述第二阶段刻蚀中，所述等离子体源提供第二源功率，所述偏置功率源提供第二偏置功率；进行第三阶段刻蚀，在所述第三阶段刻蚀中，所述等离子体源关闭，所述偏置功率源提供第三偏置功率；进行第四阶段刻蚀，在所述第四阶段刻蚀中，所述等离子体源关闭，所述偏置功率源关闭；所述第一源功率等于第二源功率，所述第一偏置功率大于所述第二偏置功率，所述第三偏置功率大于所述第一偏置功率。
可选的，所述刻蚀工艺为异步脉冲刻蚀工艺，所述异步脉冲刻蚀工艺的方法包括：提供等离子体源；提供偏置功率源；进行第一阶段刻蚀，在所述第一阶段刻蚀中，所述等离子体源关闭，所述偏置功率源提供第一偏置功率；进行第二阶段刻蚀，在所述第二阶段刻蚀中，所述等离子体源关闭，所述偏置功率源关闭；进行第三阶段刻蚀，在所述第三阶段刻蚀中，所述等离子体源提供第三源功率，所述偏置功率源提供第三偏置功率；进行第四阶段刻蚀，在所述第四阶段刻蚀中，所述等离子体源提供第四源功率，所述偏置功率源提供第四偏置功率；所述第三源功率等于第四源功率，所述第一偏置功率大于所述第三偏置功率，所述第三偏置功率大于所述第四偏置功率。
可选的，所述刻蚀工艺为异步脉冲刻蚀工艺，所述异步脉冲刻蚀工艺的方法包括：提供等离子体源；提供偏置功率源；进行第一阶段刻蚀，在所述第一阶段刻蚀中，所述等离子体源开启，所述偏置功率源提供第一偏置功率；进行第二阶段刻蚀，在所述第二阶段刻蚀中，所述等离子体源关闭，所述偏置功率源提供第二偏置功率；进行第三阶段刻蚀，在所述第三阶段刻蚀中，所述等离子体源关闭，所述偏置功率源关闭，所述第一偏置功率小于所述第二偏置功率。
可选的，所述刻蚀工艺为异步脉冲刻蚀工艺，所述异步脉冲刻蚀工艺的方法包括：提供等离子体源；提供偏置功率源；进行第一阶段刻蚀，在所述第一阶段刻蚀中，所述等离子体源提供第一源功率，所述偏置功率源提供第一偏置功率；进行第二阶段刻蚀，在所述第二阶段刻蚀中，所述等离子体源提供第二源功率，所述偏置功率源提供第二偏置功率，所述第一源功率等于所述第二源功率，所述第一偏置功率大于所述第二偏置功率。
可选的，所述异步脉冲刻蚀工艺的脉冲占空比为1％～80％。
可选的，采用的反应气体包括O2、CF4、CH4、Cl2和He的混合气体，其中O2的流量为5sccm～500sccm、CF4的流量为10sccm～550sccm、CH4的流量为5sccm～500sccm、Cl2的流量为1sccm～500sccm、He的流量为5sccm～450sccm；压强为5毫托～100毫托，源射频功率为100瓦～1000瓦，偏置射频功率为200瓦～2000瓦。
可选的，所述初始栅极结构的形成方法包括：在所述衬底和所述鳍部上上形成栅介质材料层、以及位于栅介质材料层表面的栅电极材料层；图形化所述栅介质材料层和栅电极材料层，形成初始栅介质层和初始栅电极层，所述初始栅极结构包括初始栅介质层和位于初始栅介质层表面的初始栅电极层，所述初始栅极结构覆盖所述鳍部部分顶部表面和部分侧壁表面。
可选的，所述初始栅电极层的材料包括：多晶硅或多晶锗。
可选的，所述保护层为含氮聚合物或含碳聚合物或含硫聚合物。
可选的，在形成所述初始栅极结构之前，还包括：在所述衬底表面形成隔离结构，所述隔离结构覆盖鳍部的部分侧壁，且所述隔离结构顶部表面低于鳍部顶部表面；所述初始栅极结构位于部分隔离结构表面。
可选的，形成所述栅极结构之后，还包括：在所述栅极结构两侧的鳍部内形成源漏掺杂区；所述源漏掺杂区的形成方法包括：在所述栅极结构两侧的鳍部内形成源漏开口；在所述源漏开口内形成外延层；在所述外延层中掺入源漏离子，形成所述源漏掺杂区。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
栅极结构在第一区域的尺寸小于第二区域的尺寸，第一区域覆盖鳍部侧壁，由于在鳍部侧壁上的栅极结构的尺寸小，栅极结构能够在与鳍部交界处形成的栅极残留物少，这样减少了后续栅极结构与源漏掺杂区之间发生电连接的风险，从而减少半导体器件漏电的现象，使得形成的半导体器件的性能增强。
在衬底上形成横跨鳍部的初始栅极结构之后，初始栅极结构的初始第一区域覆盖鳍部的侧壁且位于初始栅极结构和鳍部的交界处，在除了初始第一处于之外的初始栅极结构表面上、以及初始栅极结构两侧的鳍部上形成保护层，这样以保护层为掩膜，对初始第一区域的侧壁进行刻蚀，形成栅结构的第一区域，栅极结构的第一区域在沿着鳍部延伸的方向上尺寸缩小，这样在与鳍部交界处上能够形成的栅极残留物得到减少，从而降低了栅极结构第一区域在后续的过程中与源漏掺杂区之间发生电连接的概率，从而减少了漏电的现象，提高了形成的半导体器件的性能；同时在除了初始第一区域之外的初始栅极结构表面上、以及初始栅极结构两侧的鳍部上形成保护层，利用保护层保护形成的鳍部和除了初始第一栅极之外的初始栅极结构性能进行保护，使其性能不受到影响，从而有利于提高半导体器件的性能。
附图说明
图1至图4是一种半导体器件的形成方法各步骤的结构示意图；
图5至图16是本发明一实施例的半导体器件的形成方法各步骤的结构示意图。
具体实施方式
正如背景技术所述，半导体器件的性能较差。
现结合一种半导体器件的形成方法，分析所述半导体器件的性能较差的原因：
图1至图4是一种半导体器件的形成方法各步骤的结构示意图。
请参考图1，提供衬底100，所述衬底100表面具有若干相互分立的鳍部110。
请参考图2和图3，图2是图3沿Z方向上的俯视图，图3是图2沿A-A1方向的剖视图，形成横跨所述若干相互分立鳍部110的栅极结构120，所述栅极结构120覆盖鳍部110的部分顶部表面和侧壁表面。
请参考图4，图4和图3的视图方向相同，在栅极结构120两侧的鳍部110内形成源漏掺杂区130。
上述半导体器件的形成方法中，所述栅极结构120的形成方法包括：在所述衬底100上形成栅介质材料层和位于栅介质材料层表面的栅电极材料层，所述栅介质层覆盖鳍部顶部表面和侧壁表面；通过多步刻蚀工艺，图形化所述栅介质材料层和栅电极材料层，形成栅介质层和栅电极层，所述栅极结构120包括栅介质层和栅电极层。
参考图2，所述栅极结构120在a处形成栅极残留物较多，这样所述栅极结构120容易与后续形成的源漏掺杂区130相连，从而产生漏电流，进而影响形成的半导体器件的性能。
为解决所述技术问题，本发明提供了一种半导体器件的形成方法，包括：形成横跨所述鳍部的初始栅极结构，所述初始栅极结构包括初始第一区域以及初始第二区域，所述初始第一区域覆盖所述鳍部的侧壁且位于所述初始栅极结构和所述鳍部的交界处，所述初始第二区域位于所述衬底上且所述初始第一区域至所述鳍部的距离大于所述初始第二区域至所述鳍部的距离，在沿所述鳍部延伸方向上，所述初始第一区域的尺寸大于所述初始第二区域的尺寸；在所述初始第一区域之外的所述初始栅极结构的表面上、以及所述初始栅极结构两侧的所述鳍部表面上形成保护层；以所述保护层为掩模，对所述初始第一区域的侧壁进行刻蚀工艺以形成栅极结构，所述栅极结构包括由初始第一区域刻蚀形成的第一区域、以及由所述初始第二区域形成的第二区域，在沿鳍部延伸方向上，所述第一区域的尺寸小于所述第二区域的尺寸。所述方法形成的半导体器件的性能较好。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图5，提供衬底200，所述衬底200表面具有鳍部210。
为了方便表达，图5仅仅示出了一个鳍部。
在本实施例中，所述衬底200的材料为单晶硅。所述衬底还可以是多晶硅或非晶硅。所述衬底材料还可以为锗、锗化硅、砷化镓等半导体材料。所述衬底还能够是绝缘体上半导体结构，所述绝缘体上半导体结构包括绝缘体及位于绝缘体上的半导体材料层，所述半导体材料层的材料包括硅、锗、硅锗、砷化镓或铟镓砷等半导体材料。
在本实施例中，通过刻蚀初始衬底形成衬底200和位于衬底200表面的鳍部210。在其他实施例中，在衬底上形成鳍部材料层，然后图形化所述鳍部材料层，从而形成鳍部210。
在本实施例中，所述鳍部210顶部表面具有掩膜保护层(图中未示出)。
所述掩膜保护层的材料包括：氧化硅、氮化硅或氮氧化硅。在本实施例中，所述掩膜保护层的材料为氧化硅。
所述掩膜保护层用于避免所述鳍部210在后续刻蚀工艺中受到损伤。
请参考图6，在所述衬底200表面形成隔离结构220，所述隔离结构220覆盖鳍部210的部分侧壁，且所述隔离结构220顶部表面低于鳍部210顶部表面。
本实施例中，所述隔离结构220为浅沟槽隔离结构。
所述隔离结构220的材料包括：氧化硅、氮氧化物或氮化硅。在本实施例中，所述隔离结构220的材料为氧化硅，氧化硅能够与硅基底很好地粘附。
所述隔离结构220用于实现不同半导体器件之间的电隔离。
参考图7、图8和图9，形成横跨所述鳍部210的初始栅极结构230。其中图8是图7的俯视图，图9是图8在剖线A-A的剖视图，图10是图8在剖线B-B的剖面图。
形成所述隔离结构220之后，形成横跨所述鳍部210的初始栅极结构230，所述初始栅极结构230包括初始第一区域231以及初始第二区域232，所述初始第一区域231是沿着A-A剖线的位置，所述初始第二区域232是沿着B-B剖线的位置，所述初始第一区域231覆盖所述鳍部210的侧壁且位于所述初始栅极结构230和所述鳍部210的交界处，所述初始第二区域232位于所述衬底200上且所述初始第一区域231至所述鳍部210的距离小于所述初始第二区域232至所述鳍部210的距离，在沿所述鳍部210延伸方向上，所述初始第一区域231的尺寸大于所述初始第二区域的尺寸232。
请参考图8，所述初始栅极结构230在a处形成栅极残留物。
在本实施例中，所述初始栅极结构230包括初始栅介质层234和初始栅电极层235，所述初始栅电极层235位于所述初始栅介质层234的表面，所述初始栅介质层234位于所述鳍部210的部分顶部表面。
在本实施例中，所述初始栅极结构230的形成方法包括：在所述衬底200上和所述鳍部210上形成栅介质材料层，以及位于所述栅介质材料层表面的栅电极材料层；图形化所述栅介质材料层和所述栅电极材料层，形成所述初始栅介质层234和初始栅电极层235，所述初始栅极结构2430横跨所述鳍部210，且覆盖所述鳍部210的部分侧壁和所述鳍部的部分顶部。
所述栅介质材料层的材料包括：氧化硅或高K介质材料，例如：HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4。在本实施例中，所述初始栅介质材料层234的材料为氧化硅。
所述栅电极材料层的材料包括：多晶硅或者多晶锗。在本实施例中，所述栅电极材料层的材料为多晶硅。
所述栅介质材料层的形成工艺包括：化学气相沉积工艺或物理气相沉积工艺。
所述栅电极材料层的形成工艺包括：化学气相沉积工艺或物理气相沉积工艺。
在本实施例中，所述初始栅极结构230包括初始第一区域231(I)和初始第二区域232(II)，请参考图9，所述初始第一区域231覆盖所述鳍部210的侧壁且位于所述初始栅极结构230和所述鳍部210的交界处，所述初始第一区域231的尺寸为d1；请参考图10，所述初始第二区域232位于所述衬底200上且所述初始第一区域231至所述鳍部210的距离小于所述初始第二区域232至所述鳍部210的距离，所述初始第二区域232的尺寸为d2。从图9和图10可以看出，所述初始第一区域231的尺寸d1大于所述初始第二区域232的尺寸d2。
请继续参考图9，所述初始栅极结构230还包括初始第三区域233，所述初始第三区域233(III)位于所述鳍部210的顶部表面，且所述初始第三区域233还位于所述初始第一区域231上。
在本实施例中，所述初始第三区域233的尺寸与所述初始第二区域232的尺寸相等。
请参考图11和图12，在所述初始第一区域231之外的所述初始栅极结构230的表面上、以及所述初始栅极结构230两侧的所述鳍部210表面上形成保护层240。其中图11是以图9为基础的示意图，图12是以图10为基础的示意图。
在本实施例中，所述保护层240为含氮聚合物；在其他实施例中，所述保护层240还可为含硫聚合物或含碳聚合物。
在本实施例中，形成所述保护层240的工艺为等离子激发工艺，具体的参数包括采用的气体为N2，所述N2的气体流量为10sccm～500sccm、压强为2毫托～200毫托、偏置射频功率为10瓦～500瓦。
在本实施例中，在所述初始第一区域231之外的所述初始栅极结构230的表面上、以及所述初始栅极结构230两侧的所述鳍部210表面上形成保护层240的目的在于保证所述初始第一区域231之外的所述初始栅极结构230的表面、以及所述初始栅极结构230两侧的所述鳍部210表面在后续的刻蚀过程中不会遭到损伤。
在本实施例中，由于所述初始第一区域231位于所述鳍部210的侧壁且位于与所述鳍部210的交界处，该区域的空间小，受到的阻挡能力大，所述保护层240不易聚集在所述初始第一区域231的表面或者不能够聚集在所述初始第一区域231的表面，不会在所述第一区域231的表面上形成所述保护层240。
请参考图13和图14，对所述初始第一区域231的侧壁进行刻蚀工艺以形成栅极结构250，所述栅极结构250包括由初始第一区域231刻蚀形成的第一区域251、以及由所述初始第二区域232形成的第二区域252，且所述第一区域251的尺寸小于所述第二区域252的尺寸。
其中图13是在图11基础上的示意图，图14是在12基础上的示意图。
在本实施例中，所述初始栅极结构230的所述初始第一区域231经过刻蚀作用后形成所述栅极结构250的所述第一区域251(I)，所述第一区域251在沿着平行于所述鳍部210延伸方向上的尺寸变小，这样所述第一区域251覆盖的所述鳍部210的侧壁以及与所述鳍部210交界处的所述栅极结构250减少，所述栅极结构250在a(参考图8)处能够形成的栅极残留物得到减少，后续在所述栅极结构250两侧的所述鳍部210内形成源漏掺杂区的时候，源漏掺杂区与所述栅极结构250的所述第一区域251之间的距离得到增大，使得源漏掺杂区与所述第一区域251之间不容易发生相连，降低漏电的风险，从而使得形成的半导体器件的性能得到增强，应用范围更广。
在本实施例中，参考图13，所述第一区域251在沿平行于所述鳍部210延伸方向且垂直于所述衬底200的表面方向上的截面图形为倒梯形。
在其他实施例中，所述第一区域251在沿平行于所述鳍部210延伸方向且垂直于所述衬底200的表面方向上的截面图形还可为倒三角形。
在本实施例中，由于在刻蚀所述初始第一区231的过程中，所述初始第二区域232的表面上形成有所述保护层240，这样在刻蚀的过程中，在所述初始第一区域231之外的所述初始栅极结构230尺寸、以及所述初始栅极结构230两侧的所述鳍部210尺寸都不容易发生改变，从而使得所述栅极结构250的所述第二区域252以及所述鳍部210能够保持了原来的性能，保证不受损伤，从而提高形成的半导体器件的性能。
在本实施例中，所述栅极结构250包括由初始第一区域231刻蚀形成的第一区域251、以及由所述初始第二区域232形成的第二区域252，且所述第一区域251的尺寸小于所述第二区域252的尺寸。
在本实施例中，参考图14，所述栅极结构250的所述第二区域252在沿平行于所述鳍部210延伸方向且垂直于所述衬底200表面方向上的截面图形为矩形。
在本实施例中，所述栅极结构250还包括：第三区域253，所述第三区域253位于所述鳍部210的顶部表面上，在沿所述鳍部210延伸方向上，所述第一区域251的尺寸小于所述第三区域253的尺寸。
在本实施例中，刻蚀所述初始第一区域的侧壁采用的刻蚀工艺为深沟槽各项同性刻蚀工艺。
所述异步脉冲刻蚀工艺在刻蚀过程中，可以采用四种不同的刻蚀方法。
在本实施例中，所述异步脉冲刻蚀工艺的方法包括：提供等离子体源；提供偏置功率源；进行第一阶段刻蚀，在所述第一阶段刻蚀中，所述等离子体源提供第一源功率，所述偏置功率源提供第一偏置功率；进行第二阶段刻蚀，在所述第二阶段刻蚀中，所述等离子体源提供第二源功率，所述偏置功率源提供第二偏置功率，所述第一源功率等于所述第二源功率，所述第一偏置功率大于所述第二偏置功率。
再一实施例中，所述异步脉冲刻蚀工艺的方法包括：提供等离子体源；提供偏置功率源；进行第一阶段刻蚀，在所述第一阶段刻蚀中，所述等离子体源提供第一源功率，所述偏置功率源提供第一偏置功率；进行第二阶段刻蚀，在所述第二阶段刻蚀中，所述等离子体源提供第二源功率，所述偏置功率源提供第二偏置功率；进行第三阶段刻蚀，在所述第三阶段刻蚀中，所述等离子体源关闭，所述偏置功率源提供第三偏置功率；进行第四阶段刻蚀，在所述第四阶段刻蚀中，所述等离子体源关闭，所述偏置功率源关闭；所述第一源功率等于第二源功率，所述第一偏置功率大于所述第二偏置功率，所述第三偏置功率大于所述第一偏置功率。
另一实施例中，所述异步脉冲刻蚀工艺的方法包括：提供等离子体源；提供偏置功率源；进行第一阶段刻蚀，在所述第一阶段刻蚀中，所述等离子体源关闭，所述偏置功率源提供第一偏置功率；进行第二阶段刻蚀，在所述第二阶段刻蚀中，所述等离子体源关闭，所述偏置功率源关闭；进行第三阶段刻蚀，在所述第三阶段刻蚀中，所述等离子体源提供第三源功率，所述偏置功率源提供第三偏置功率；进行第四阶段刻蚀，在所述第四阶段刻蚀中，所述等离子体源提供第四源功率，所述偏置功率源提供第四偏置功率；所述第三源功率等于第四源功率，所述第一偏置功率大于所述第三偏置功率，所述第三偏置功率大于所述第四偏置功率。
在其他实施例中，所述刻蚀工艺为异步脉冲刻蚀工艺，所述异步脉冲刻蚀工艺的方法包括：提供等离子体源；提供偏置功率源；进行第一阶段刻蚀，在所述第一阶段刻蚀中，所述等离子体源开启，所述偏置功率源提供第一偏置功率；进行第二阶段刻蚀，在所述第二阶段刻蚀中，所述等离子体源关闭，所述偏置功率源提供第二偏置功率；进行第三阶段刻蚀，在所述第三阶段刻蚀中，所述等离子体源关闭，所述偏置功率源关闭；所述第一偏置功率小于所述第二偏置功率。在本实施例中，所述异步脉冲刻蚀工艺的脉冲占空比为1％～80％。
在本实施例中，所述异步脉冲刻蚀工艺的参数包括：采用的反应气体包括O2、CF4、CH4、Cl2和He的混合气体，其中O2的流量为5sccm～500sccm、CF4的流量为10sccm～550sccm、CH4的流量为5sccm～500sccm、Cl2的流量为1sccm～500sccm、He的流量为5sccm～450sccm；压强为5毫托～100毫托，源射频功率为100瓦～1000瓦，偏置射频功率为200瓦～2000瓦。
在本实施例中，所述异步脉冲刻蚀工艺的方法中，所述等离子体源提供的源功率是激发等离子的，所述偏置功率源提供的偏置功率是给等离子定向加速的，在第一阶段刻蚀过程中，所述偏置功率源提供的第一偏置功率较大，使得等离子具有很大的加速度，从而能够迅速聚集到所述初始第一区域231的侧壁上，这样各更利于去除与所述鳍部210交界处的所述初始栅极结构230，从而减少在a处形成的栅极残留物；在第二阶段刻蚀过程中，所述第二偏置功率减少，此时等离子已经大多聚集在所述初始第一区域231的侧壁上，此时刻蚀能力增强，更容易去除所述初始第一区域231侧壁上的所述初始栅极结构230，所述第一阶段刻蚀和第二阶段刻蚀交替进行之后，使形成的所述栅极结构250沿鳍部210延伸方向上第一区域251的尺寸小于第二区域252的尺寸，减少了在所述栅极结构250与所述鳍部210交界处的栅极残留物的形成从而避免了栅极结构250和后续形成的源漏掺杂区相连，进而避免产生漏电流，使形成的半导体器件的性能较好。
请参考图15和图16，图15为在图13基础上的示意图，图16是图15的俯视图，形成所述栅极结构250之后，在所述栅极结构250两侧的鳍部210内形成源漏掺杂区260。
所述源漏掺杂区260的形成方法包括：在所述栅极结构250两侧的鳍部210内形成源漏开口(图中未示出)；在所述源漏开口内形成外延层(图中未示出)；在所述外延层中掺入源漏离子，形成所述源漏掺杂区260。
所述外延层的材料与源漏离子的导电类型与晶体管的类型相关。在本实施例中，所述半导体器件用于形成NMOS晶体管，所述外延层的材料包括：碳化硅或者硅，所述源漏离子为N型离子，如：磷离子或者砷离子。
在其他实施例中，所述半导体器件用于形成PMOS晶体管，所述外延层的材料包括：硅锗或者硅，所述源漏离子为P型离子，如：硼离子。
在本实施例中，在形成所述源漏掺杂区260之前去除所述保护层240；在其他实施例子中，在形成所述源漏掺杂区260之后去除所述保护层240。
请参考图15和图16，所述栅极结构250在所述第一区域251处的尺寸得到减少，所述栅极结构250在a处形成的栅极残留物得到消除，所述栅极结构250的所述第一区域251与所述源漏掺杂层260之间的距离得到增大，这样所述栅极结构250与所述源漏掺杂层260之间发生连接的概率降低，从而减少了漏电的现象，使得形成的半导体器件的性能得到增强。
相应的，本发明还提供一种半导体器件，衬底200；鳍部210，相互分立位于所述衬底200上；栅极结构250，横跨所述鳍部210，所述栅极结构250包括第一区域251以及第二区域252，所述第一区域251覆盖所述鳍部210侧壁且位于所述栅极结构250和所述鳍部210的交界处上，所述第二区域252位于所述衬底200上且所述第二区域252至所述鳍部210的距离大于第一区域251至所述鳍部210的距离，在沿所述鳍部延伸方向上，所述第一区域251的尺寸小于所述第二区域252的尺寸。
在本实施例中，所述栅极结构250在所述第一区域251的尺寸小于所述第二区域252的尺寸，其中所述第一区域251位于所述鳍部210的侧壁上且位于与所述鳍部210的交界处，所述第二区域262位于所述衬底200上，所述第二区域252至所述鳍部210的距离大于所述第一区域251至所述鳍部210的距离，这样位于所述鳍部210侧壁上的所述栅极结构250的覆盖面积减少，能够在所述鳍部210交界处形成的栅极残留物得到减少，使得后续在所述栅极结构250的所述第一区域251两侧的所述鳍部210内形成源漏掺杂区与所述第一区域261之间的距离得到增大，降低了所述第一区域251与源漏掺杂区之间发生连接而漏电的概率，使得形成的半导体器件的性能得到提高，扩大半导体器件的使用范围。
所述栅极结构250的所述第一区域251在沿平行于所述鳍部210延伸方向且垂直于所述衬底200的表面方向上的截面图形为倒梯形。
所述栅极结构250的所述第二区域252在沿平行于所述鳍部210延伸方向且垂直于所述衬底200表面方向上的截面图形为矩形。
还包括：位于第一区域251以外的所述栅极结构250表面和所述鳍部210表面的保护层240，所述保护层240能够保证在刻蚀过程中，只有位于初始第一区域231的所述初始栅极结构230才会受到刻蚀作用，位于第一区域251以外的所述栅极结构250表面和所述鳍部210表面在刻蚀过程中不会受到损伤，从而有益于提高形成的半导体器件的性能。
在本实施例中，所述保护层240为含氮聚合物；在其他实施例中，所述保护层240还可为含碳聚合物或含硫聚合物。
在本实施例中，所述栅极结构250包括：栅介质层和位于栅介质层表面的栅电极层；所述栅电极层的材料包括：多晶硅或者多晶锗，所述栅介质层覆盖所述鳍部的部分侧壁和部分顶部表面。
所述栅极结构还包括：第三区域253，所述第三区域253位于所述鳍部210的顶部表面上，在沿所述鳍部延伸方向上，所述第一区域251的尺寸小于所述第三区域253的尺寸。
在本实施例中，所述半导体器件还包括：位于所述衬底200表面的隔离结构220，所述隔离结构220覆盖所述鳍部210的部分侧壁，且所述隔离结构220顶部表面低于鳍部210顶部表面；所述栅极结构250的所述第一区域251和所述第二区域252位于部分所述隔离结构220表面。
在本实施例中，所述半导体器件还包括：位于栅极结构250两侧鳍部210内的源漏掺杂区260。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (23)
1.一种半导体器件，其特征在于，包括：
衬底；
鳍部，相互分立位于所述衬底上；
栅极结构，横跨所述鳍部，所述栅极结构包括第一区域以及第二区域，所述第一区域覆盖所述鳍部侧壁且位于所述栅极结构和所述鳍部的交界处上，所述第二区域位于所述衬底上且所述第二区域至所述鳍部的距离大于第一区域至所述鳍部的距离，在沿所述鳍部延伸方向上，所述第一区域的尺寸小于所述第二区域的尺寸。
2.如权利要求1所述的半导体器件，其特征在于，所述栅极结构的所述第一区域在沿平行于所述鳍部延伸方向且垂直于所述衬底的表面方向上的截面图形为倒梯形。
3.如权利要求1所述的半导体器件，其特征在于，所述栅极结构的所述第二区域在沿平行于所述鳍部延伸方向且垂直于所述衬底表面方向上的截面图形为矩形。
4.如权利要求1所述的半导体器件，其特征在于，还包括：位于第一区域以外的所述栅极结构表面和所述鳍部表面的保护层。
5.如权利要求4所述的半导体器件，其特征在于，所述保护层为含氮聚合物或含碳聚合物或含硫聚合物。
6.如权利要求1所述的半导体器件，其特征在于，所述栅极结构包括：栅介质层和位于所述栅介质层表面的栅电极层；所述栅电极层的材料包括：多晶硅或者多晶锗，所述栅介质层覆盖所述鳍部的部分侧壁和部分顶部表面。
7.如权利要求1所述的半导体器件，其特征在于，所述栅极结构还包括：第三区域，所述第三区域位于所述鳍部的顶部表面上，在沿所述鳍部延伸方向上，所述第一区域的尺寸小于所述第三区域的尺寸。
8.如权利要求1所述的半导体器件，其特征在于，还包括：位于所述衬底表面的隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构顶部表面低于所述鳍部顶部表面；所述栅极结构的所述第一区域和所述第二区域位于部分所述隔离结构表面。
9.如权利要求1所述的半导体器件，其特征在于，还包括：位于所述栅极结构两侧的所述鳍部内的源漏掺杂区。
10.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底表面具有鳍部；
形成横跨所述鳍部的初始栅极结构，所述初始栅极结构包括初始第一区域以及初始第二区域，所述初始第一区域覆盖所述鳍部的侧壁且位于所述初始栅极结构和所述鳍部的交界处，所述初始第二区域位于所述衬底上且所述初始第一区域至所述鳍部的距离小于所述初始第二区域至所述鳍部的距离，在沿所述鳍部延伸方向上，所述初始第一区域的尺寸大于所述初始第二区域的尺寸；
在所述初始第一区域之外的所述初始栅极结构的表面上、以及所述初始栅极结构两侧的所述鳍部表面上形成保护层；
以所述保护层为掩模，对所述初始第一区域的侧壁进行刻蚀工艺以形成栅极结构，所述栅极结构包括由初始第一区域刻蚀形成的第一区域、以及由所述初始第二区域形成的第二区域，在沿鳍部延伸方向上，所述第一区域的尺寸小于所述第二区域的尺寸。
11.如权利要求10所述的半导体器件的形成方法，其特征在于，所述栅极结构的所述第一区域在沿平行于所述鳍部延伸方向且垂直于所述衬底的表面方向上的截面图形为倒梯形。
12.如权利要求10所述的半导体器件的形成方法，其特征在于，所述栅极结构的所述第二区域在沿平行于所述鳍部延伸方向且垂直于所述衬底表面方向上的截面图形为矩形。
13.如权利要求10所述的半导体器件的形成方法，其特征在于，所述刻蚀工艺为异步脉冲刻蚀工艺，所述异步脉冲刻蚀工艺的方法包括：提供等离子体源；提供偏置功率源；进行第一阶段刻蚀，在所述第一阶段刻蚀中，所述等离子体源提供第一源功率，所述偏置功率源提供第一偏置功率；进行第二阶段刻蚀，在所述第二阶段刻蚀中，所述等离子体源提供第二源功率，所述偏置功率源提供第二偏置功率；进行第三阶段刻蚀，在所述第三阶段刻蚀中，所述等离子体源关闭，所述偏置功率源提供第三偏置功率；进行第四阶段刻蚀，在所述第四阶段刻蚀中，所述等离子体源关闭，所述偏置功率源关闭；所述第一源功率等于第二源功率，所述第一偏置功率大于所述第二偏置功率，所述第三偏置功率大于所述第一偏置功率。
14.如权利要求10所述的半导体器件的形成方法，其特征在于，所述刻蚀工艺为异步脉冲刻蚀工艺，所述异步脉冲刻蚀工艺的方法包括：提供等离子体源；提供偏置功率源；进行第一阶段刻蚀，在所述第一阶段刻蚀中，所述等离子体源关闭，所述偏置功率源提供第一偏置功率；进行第二阶段刻蚀，在所述第二阶段刻蚀中，所述等离子体源关闭，所述偏置功率源关闭；进行第三阶段刻蚀，在所述第三阶段刻蚀中，所述等离子体源提供第三源功率，所述偏置功率源提供第三偏置功率；进行第四阶段刻蚀，在所述第四阶段刻蚀中，所述等离子体源提供第四源功率，所述偏置功率源提供第四偏置功率；所述第三源功率等于第四源功率，所述第一偏置功率大于所述第三偏置功率，所述第三偏置功率大于所述第四偏置功率。
15.如权利要求10所述的半导体器件的形成方法，其特征在于，所述刻蚀工艺为异步脉冲刻蚀工艺，所述异步脉冲刻蚀工艺的方法包括：提供等离子体源；提供偏置功率源；进行第一阶段刻蚀，在所述第一阶段刻蚀中，所述等离子体源开启，所述偏置功率源提供第一偏置功率；进行第二阶段刻蚀，在所述第二阶段刻蚀中，所述等离子体源关闭，所述偏置功率源提供第二偏置功率；进行第三阶段刻蚀，在所述第三阶段刻蚀中，所述等离子体源关闭，所述偏置功率源关闭；所述第一偏置功率小于所述第二偏置功率。
16.如权利要求10所述的半导体器件的形成方法，其特征在于，所述刻蚀工艺为异步脉冲刻蚀工艺，所述异步脉冲刻蚀工艺的方法包括：提供等离子体源；提供偏置功率源；进行第一阶段刻蚀，在所述第一阶段刻蚀中，所述等离子体源提供第一源功率，所述偏置功率源提供第一偏置功率；进行第二阶段刻蚀，在所述第二阶段刻蚀中，所述等离子体源提供第二源功率，所述偏置功率源提供第二偏置功率，所述第一源功率等于所述第二源功率，所述第一偏置功率大于所述第二偏置功率。
17.如权利要求13或14或15或16所述的半导体器件的形成方法，其特征在于，所述异步脉冲刻蚀工艺的脉冲占空比为1％～80％。
18.如权利要求13或14或15或16所述的半导体器件的形成方法，其特征在于，所述异步脉冲刻蚀工艺的参数包括：采用的反应气体包括O2、CF4、CH4、Cl2和He的混合气体，其中O2的流量为5sccm～500sccm、CF4的流量为10sccm～550sccm、CH4的流量为5sccm～500sccm、Cl2的流量为1sccm～500sccm、He的流量为5sccm～450sccm；压强为5毫托～100毫托，源射频功率为100瓦～1000瓦，偏置射频功率为200瓦～2000瓦。
19.如权利要求10所述的半导体器件的形成方法，其特征在于，所述初始栅极结构的形成方法包括：在所述衬底和所述鳍部上形成栅介质材料层、以及位于栅介质材料层表面的栅电极材料层；图形化所述栅介质材料层和所述栅电极材料层，形成初始栅介质层和初始栅电极层，所述初始栅极结构包括初始栅介质层和位于初始栅介质层表面的初始栅电极层，所述初始栅极结构覆盖所述鳍部的部分侧壁和所述鳍部的部分顶部。
20.如权利要求19所述的半导体器件的形成方法，其特征在于，所述初始栅电极层的材料包括：多晶硅或多晶锗。
21.如权利要求10所述的半导体器件的形成方法，其特征在于，所述保护层为含氮聚合物或含碳聚合物或含硫聚合物。
22.如权利要求10所述的半导体器件的形成方法，其特征在于，在形成所述初始栅极结构之前，还包括：在所述衬底表面形成隔离结构，所述隔离结构覆盖鳍部的部分侧壁，且所述隔离结构顶部表面低于鳍部顶部表面；所述初始栅极结构位于部分隔离结构表面。
23.如权利要求10所述的半导体器件的形成方法，其特征在于，形成所述栅极结构之后，还包括：在所述栅极结构两侧的鳍部内形成源漏掺杂区；所述源漏掺杂区的形成方法包括：在所述栅极结构两侧的鳍部内形成源漏开口；在所述源漏开口内形成外延层；在所述外延层中掺入源漏离子，形成所述源漏掺杂区。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010286771.7A CN113540235A (zh) | 2020-04-13 | 2020-04-13 | 半导体器件及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010286771.7A CN113540235A (zh) | 2020-04-13 | 2020-04-13 | 半导体器件及其形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113540235A true CN113540235A (zh) | 2021-10-22 |
Family
ID=78119921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010286771.7A Pending CN113540235A (zh) | 2020-04-13 | 2020-04-13 | 半导体器件及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113540235A (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103377898A (zh) * | 2012-04-24 | 2013-10-30 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法、鳍式场效应管的形成方法 |
| CN104112668A (zh) * | 2013-04-22 | 2014-10-22 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN106328711A (zh) * | 2015-07-02 | 2017-01-11 | 台湾积体电路制造股份有限公司 | 鳍式场效应晶体管(FinFET)器件结构及其形成方法 |
-
2020
- 2020-04-13 CN CN202010286771.7A patent/CN113540235A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103377898A (zh) * | 2012-04-24 | 2013-10-30 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法、鳍式场效应管的形成方法 |
| CN104112668A (zh) * | 2013-04-22 | 2014-10-22 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN106328711A (zh) * | 2015-07-02 | 2017-01-11 | 台湾积体电路制造股份有限公司 | 鳍式场效应晶体管(FinFET)器件结构及其形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9553025B2 (en) | Selective Fin-shaping process | |
| KR101802715B1 (ko) | 반도체 디바이스의 제조 방법 | |
| US8865560B2 (en) | FinFET design with LDD extensions | |
| US11908742B2 (en) | Semiconductor device having merged epitaxial features with arc-like bottom surface and method of making the same | |
| KR20150020984A (ko) | Ｆｉｎｆｅｔ들 및 그 형성 방법 | |
| CN107799591A (zh) | Ldmos及其形成方法 | |
| KR102045357B1 (ko) | 랩-어라운드형 에피택셜 구조 및 방법 | |
| CN107731737A (zh) | 半导体结构的形成方法 | |
| US20170317192A1 (en) | Selectively deposited spacer film for metal gate sidewall protection | |
| CN107481933B (zh) | 半导体结构及其制造方法 | |
| CN107785266B (zh) | 半导体结构的制造方法 | |
| US11742427B2 (en) | Semiconductor device | |
| CN108538724B (zh) | 半导体结构及其形成方法 | |
| KR102450064B1 (ko) | 반도체 디바이스 및 방법 | |
| CN106972054A (zh) | 半导体器件及其制造方法 | |
| US20220384617A1 (en) | Semiconductor Device and Method | |
| CN109003899B (zh) | 半导体结构及其形成方法、鳍式场效应晶体管的形成方法 | |
| KR102613747B1 (ko) | 반도체 디바이스 및 방법 | |
| CN110571266B (zh) | Finfet器件及其制备方法 | |
| CN113540235A (zh) | 半导体器件及其形成方法 | |
| CN113838934A (zh) | 半导体结构及其形成方法 | |
| CN108155100B (zh) | 半导体器件的形成方法 | |
| CN111508896A (zh) | 半导体结构及其形成方法 | |
| CN113745112B (zh) | 半导体器件的形成方法 | |
| CN109994548B (zh) | 半导体结构及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |