TWI792366B - 半導體裝置及其形成方法 - Google Patents

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張棋翔
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Abstract

提供一種半導體裝置的形成方法。方法包含在基底上方形成第一鰭狀物以及第二鰭狀物。方法包含形成橫跨第一鰭狀物以及第二鰭狀物的第一虛置閘極結構，第一虛置閘極結構包含第一虛置閘極介電質以及設置在第一虛置閘極介電質上方的第一虛置閘極。方法包含以閘極隔離結構取代第一虛置閘極的一部分，第一虛置閘極的部分設置在第二鰭狀物上方。方法包含移除第一虛置閘極。方法包含移除在第一鰭狀物周圍的第一虛置閘極介電質的第一部分，同時保持在第二鰭狀物周圍的第一虛置閘極介電質的第二部分完整。方法包含形成橫跨第一鰭狀物以及第二鰭狀物的閘極部件，其中閘極隔離結構與閘極部件相交。

Description

半導體裝置及其形成方法
本發明實施例大致上是關於半導體裝置，且特別是關於非平面式(non-planar)電晶體的製造方法。
半導體產業因持續改善各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度，而經歷快速成長。在大多數的情況下，此種在積體密度上的改善來自於最小特徵尺寸的反覆縮減，這允許整合更多的組件於給定的區域中。
鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)裝置變得逐漸普遍使用於積體電路中。鰭式場效電晶體裝置具有三維結構，其包含從基底突出的一個或多個鰭狀物(fin)、環繞(wrap around)一個或多個鰭狀物的閘極結構，閘極結構配置用以控制鰭式場效電晶體裝置的導電通道內的電荷載子(charge carrier)流動。例如，在三閘極鰭式場效電晶體裝置中，閘極結構環繞一個或多個鰭狀物中每一個的三個側邊，進而在鰭狀物的三個側邊上形成導電通道。
根據一些實施例，提供一種半導體裝置的形成方法，此方法包含：在基底上方形成第一鰭狀物以及第二鰭狀物；形成橫跨(straddling)第一鰭狀物以及第二鰭狀物的第一虛置閘極結構，其中第一虛置閘極結構包含第一虛置閘極介電質以及設置在第一虛置閘極介電質上方的第一虛置閘極；以閘極隔離結構取代第一虛置閘極的部分，其中第一虛置閘極的部分設置在第二鰭狀物上方；移除第一虛置閘極；移除在第一鰭狀物周圍的第一虛置閘極介電質的第一部分，同時保持在第二鰭狀物周圍的第一虛置閘極介電質的第二部分完整(intact)；以及形成橫跨第一鰭狀物以及第二鰭狀物的閘極部件，其中閘極隔離結構與閘極部件相交(intersect)。
根據另一些實施例，提供一種半導體裝置的形成方法，此方法包含：在基底上形成沿著第一方向延伸的半導體鰭狀物以及介電質鰭狀物，其中半導體鰭狀物以及介電質鰭狀物的每一個的各自的中央部分被虛置閘極結構覆蓋，虛置閘極結構包含虛置閘極介電質以及設置在虛置閘極介電質上方的虛置閘極，虛置閘極結構沿著與第一方向垂直的第二方向延伸；移除設置在介電質鰭狀物上的虛置閘極的部分，以形成凹口(cavity)；以介電材料填充凹口，以形成閘極隔離結構；移除虛置閘極的剩餘部分；以遮罩覆蓋在介電質鰭狀物周圍的虛置閘極介電質的第一部分；移除在半導體鰭狀物周圍的虛置閘極介電質的第二部分，同時使用遮罩保持虛置閘極介電質的第一部分完整；以及形成橫跨半導體鰭狀物以及介電質鰭狀物的閘極部件，其中閘極隔離結構穿過(traverse)閘極部件。
根據又一些實施例，提供一種半導體裝置，包含半導體鰭狀物、 介電質鰭狀物、閘極隔離結構以及金屬閘極層，半導體鰭狀物沿著第一方向延伸，介電質鰭狀物沿著第一方向延伸，閘極隔離結構設置在介電質鰭狀物上方，金屬閘極層沿著與第一方向垂直的第二方向延伸，且橫跨半導體鰭狀物以及介電質鰭狀物，其中金屬閘極層與半導體鰭狀物電性耦接，且金屬閘極層被閘極隔離結構以及虛置閘極介電質橫跨，虛置閘極介電質設置在介電質鰭狀物的頂表面與閘極隔離結構之間，且沿著介電質鰭狀物的側壁延伸。
100:鰭式場效電晶體裝置
102:基底
104:鰭狀物
106:隔離區
108:閘極介電質
110:閘極
112S:源極區
112D:汲極區
200:方法
202、204、206、208、210、212、214、216、218、220、222、224、226、228:操作
300:鰭式場效電晶體裝置
302:基底
302A、302B:區域
303:分隔物
404A、404B、404C:鰭狀物
406:墊氧化物層
408:墊氮化物層
410:遮罩
411:溝槽
500:虛置通道層
600A、600B:虛置鰭狀物
700:隔離區
1000、1000A、1000B:虛置閘極結構
1002:虛置閘極介電質
1002A、1002B、1002C、1002D、1002E:虛置閘極介電質部分
1004:虛置閘極
1004A、1004B:虛置閘極部分
1006:遮罩
1020:虛置閘極結構
1022:虛置閘極介電質
1022A、1022B、1022C、1022D、1022E:虛置閘極介電質部分
1024:虛置閘極
1026:遮罩
1100:閘極間隔物
1200:源極區/汲極區
1300:層間介電質
1302:接觸蝕刻停止層
1304:介電層
1400:凹口
1500:閘極隔離結構
1505、1510、1520:閘極溝槽
1702、1704:遮罩
2000、2010:閘極部件
2002、2012、2012A、2012B:閘極介電層
2004、2014A、2014B:金屬閘極層
2010A、2010B、2114A、2114B、2116A、2116B:部分
2015、2045、2055:主動電晶體
2016、2026、2036、2046、2056:閘極介電質
2025、2035:虛置電晶體
2100、2200、2300、2400:佈局
2102、2104、2106、2108:鰭狀物圖案
2110、2112:閘極圖案
2114、2116、2118:閘極間隔物圖案
2128、2202、2302、2402、2404:遮罩圖案
A-A:剖面
B-B:剖面
CDA、CDB、CDC、CDD、CDE、CDF、CDG、CDH、CDI、CDJ:臨界尺寸
W1、W2、W4:寬度
W3:厚度
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。
第1圖顯示根據一些實施例中的鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)裝置的立體圖。
第2圖顯示根據一些實施例中的非平面式電晶體裝置的示例性製造方法的流程圖。
第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11圖、第12圖、第13圖、第14圖、第15圖、第16圖、第17圖、第18圖、第19圖及第20圖顯示根據一些實施例中由第2圖的方法所製造的示例性鰭式場效電晶體裝置(或鰭式場效電晶體裝置的一部分)於各個製程階段中的剖面圖。
第21圖顯示根據一些實施例中用於製造第3圖至第20圖的示例性鰭式場效電晶體裝置的一些裝置部件的示例性電路佈局。
第22圖顯示根據一些實施例中用於製造第3圖至第20圖的示例性鰭式場效 電晶體裝置的一些裝置部件的另一示例性電路佈局。
第23圖顯示根據一些實施例中用於製造第3圖至第20圖的示例性鰭式場效電晶體裝置的一些裝置部件的又一示例性電路佈局。
第24圖顯示根據一些實施例中用於製造第3圖至第20圖的示例性鰭式場效電晶體裝置的一些裝置部件的又一示例性電路佈局。
第25圖顯示根據一些實施例中根據第24圖的佈局所製造的示例性鰭式場效電晶體裝置(或鰭式場效電晶體裝置的一部分)於各個製程階段中的剖面圖。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複元件符號以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在...之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個(些)部件或特徵與另一個(些)部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，其中所使用的空間相對形容詞也將依轉 向後的方位來解釋。
本揭露的實施例是以形成鰭式場效電晶體裝置的背景進行討論，且特別是形成用於鰭式場效電晶體裝置的取代閘極(replacement gate)的背景進行討論。在一些實施例中，形成虛置(dummy)閘極結構於數個鰭狀物上方，虛置閘極結構包含虛置閘極介電質以及設置在閘極介電質上方的虛置閘極，鰭狀物可以包含一個或多個主動鰭狀物(active fin)以及一個或多個虛置鰭狀物(dummy fin)。於本文中，用語「主動鰭狀物」指的是當適當地配置並且供電(powered)時，將被用作為主動通道以在完成的半導體裝置(例如，下文所示的鰭式場效電晶體裝置300)中電性導通電流的鰭狀物；用語「虛置鰭狀物」指的是將不被用作為主動通道(亦即，虛置通道)以在完成的半導體裝置(例如，下文所示的鰭式場效電晶體裝置300)中電性導通電流的鰭狀物。接著，在虛置閘極結構周圍形成閘極間隔物，在閘極間隔物周圍形成層間介電(interlayer dielectric，ILD)層以覆蓋(overlay)每個主動鰭狀物的各自的源極區/汲極區之後，以閘極隔離結構取代在至少一個虛置鰭狀物上方的虛置閘極的一部分。接著，移除虛置閘極的剩餘部分，然後移除虛置閘極介電質的一部分，可以藉由阻擋至少一個虛置鰭狀物的一部分或全部的遮罩來選擇虛置閘極介電質被移除的部分。如此一來，虛置閘極介電質的一部分可以保留在至少一個虛置鰭狀物的周圍。在層間介電層中形成閘極溝槽，閘極溝槽暴露出至少一個主動鰭狀物。在一些實施例中，閘極溝槽可以與閘極隔離結構相交(intersect)。接著，在閘極溝槽中形成金屬閘極層以與主動鰭狀物電性耦接。在虛置閘極介電質的一部分保留在至少一個虛置鰭狀物的周圍的情況下，可以確保閘極隔離結構將與閘極隔離結構相交的金屬閘極層的兩個對應的部分電性絕緣(electrically isolated)。
藉由前述方法(例如，在虛置鰭狀物的周圍保留虛置閘極介電質的一部分)形成的在多個鰭狀物上的金屬閘極層可以減少金屬閘極在進階處理節點(advanced processing node)中的洩漏(leakage)。例如，在虛置鰭狀物上方形成閘極隔離結構，以斷開(disconnect)、截斷(intercept)、切割或者以其它方式穿過(traverse)金屬閘極層。形成閘極隔離結構以切割金屬閘極層可以允許金屬閘極層與主動鰭狀物電性耦合。然而，在現有技術中，當形成閘極溝槽時，通常從主動鰭狀物以及虛置鰭狀物移除虛置閘極介電質。在後續形成金屬閘極層的過程中，金屬閘極層可能貫穿(penetrate)至閘極隔離結構與虛置鰭狀物之間的空隙(void)中，虛置閘極介電質的一部分形成在其中，如此一來，應已經藉由閘極隔離結構彼此電性絕緣的金屬閘極層的兩個「被截斷的」部分可能在空隙中合併(merge)，閘極隔離結構可能會失去其電性絕緣的功能。因此，可能會導致不希望產生的閘極洩漏。
藉由在移除虛置閘極介電質時阻擋至少一部分的虛置鰭狀物，一部分的虛置閘極介電質可以保留在虛置鰭狀物周圍，當形成金屬閘極層時，虛置鰭狀物可以被虛置閘極介電質的前述部分包圍、橫跨或以其它方式保護，因此，金屬閘極層的兩個被截斷的部分可以保持彼此電性絕緣。在進階處理節點中，可以在一個或多個主動鰭狀物附近(例如，在兩個相鄰的主動鰭狀物之間)設置這樣的虛置鰭狀物，以改善半導體裝置的整體設計以及製造。舉例而言，虛置鰭狀物可以用於光學鄰近校正(optical proximity correction，OPC)以在設計半導體裝置的階段中加強圖案密度以及圖案均勻性。在另一個示例中，在製造半導體裝置時，在主動鰭狀物附近添加虛置鰭狀物可以改善化學機械研磨(chemical-mechanical polishing，CMP)效能。當半導體裝置被適當地配置以及供 電時，虛置鰭狀物被設計為保持不作用(inactive)或不具電性功能(electrically non-functional)。藉由保留在虛置鰭狀物周圍的虛置閘極介電質的阻擋部分，可以確保金屬閘極層的兩個被截斷的部分保持彼此電隔離。以此種方式，可以避免不希望的閘極洩漏(例如，由於金屬閘極層的兩個被截斷的部分合併而導致的洩漏)，這可以改善半導體裝置的整體效能。
第1圖顯示根據一些實施例中的鰭式場效電晶體裝置100的立體圖。鰭式場效電晶體裝置100包含基底102以及突出於基底102上方的鰭狀物104。隔離區106形成在鰭狀物104的相對側上，鰭狀物104突出於隔離區106上方。閘極介電質108沿著鰭狀物104的側壁以及頂表面上方延伸，且閘極110在閘極介電質108上方。源極區112S以及汲極區112D在鰭狀物104中(或從鰭狀物104延伸)，並且在閘極介電質108以及閘極110的相對側上。第1圖是提供作為後續圖式中的多個剖面的參照。例如，剖面B-B沿著鰭式場效電晶體裝置100的閘極110的縱軸(longitudinal axis)延伸，剖面A-A垂直於剖面B-B並且沿著鰭狀物104的縱軸，且例如在源極區/汲極區112S/112D之間的電流的方向上。為了清楚說明，後續圖式參照這些參考剖面。
第2圖顯示根據本揭露一個或多個實施例中形成非平面式電晶體裝置的方法200的流程圖。舉例而言，方法200中的至少一些操作(或步驟)可以用於形成鰭式場效電晶體裝置(例如，鰭式場效電晶體裝置100)、奈米片(nanosheet)電晶體裝置、奈米線(nanowire)電晶體裝置、垂直電晶體(vertical transistor)裝置等。應注意的是，方法200僅為示例而並非意圖限定本揭露實施例。因此，應理解的是，可以在第2圖的方法200之前、期間以及之後，提供額外的操作，且一些其它操作於本文中僅簡要描述。在一些實施例中，方法200的操作可分別與第 3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11圖、第12圖、第13圖、第14圖、第15圖、第16圖、第17圖、第18圖、第19圖及第20圖所示的示例性鰭式場效電晶體裝置於各個製程階段的剖面圖關聯，其將於下文進一步詳細討論。
簡要概述，方法200起始於操作202，提供基底。方法200接續進行操作204，形成一個或多個主動鰭狀物。方法200接續進行操作206，形成一個或多個虛置鰭狀物。方法200接續進行操作208，形成隔離區。方法200接續進行操作210，在鰭狀物上方形成虛置閘極結構，虛置閘極結構各自包含虛置閘極介電質以及設置在虛置閘極介電質上方的虛置閘極。方法200接續進行操作212，形成閘極間隔物，閘極間隔物沿著每個虛置閘極結構的側壁延伸。方法200接續進行操作214，成長源極區/汲極區。方法200接續進行操作216，形成層間介電質(interlayer dielectric，ILD)。方法200接續進行操作218，切割虛置閘極。方法200接續進行操作220，形成一個或多個閘極隔離結構，閘極隔離結構可以填充虛置閘極被切割的部分(cut portion)以斷開虛置閘極。方法200接續進行操作222，移除虛置閘極的剩餘部分。方法200接續進行操作224，選擇性地覆蓋一個或多個鰭狀物。方法200接續進行操作226，移除未被覆蓋的虛置閘極介電質的一部分。方法200接續進行操作228，形成閘極部件。
如上所述，第3圖至第20圖分別顯示在第2圖的方法的各個製程階段中的鰭式場效電晶體裝置300的一部分的剖面圖。鰭式場效電晶體裝置300實質上類似於第1圖所示的鰭式場效電晶體裝置100，但是鰭式場效電晶體裝置300具有多個閘極結構以及多個鰭狀物。例如，第3圖至第10圖以及第14圖至第20圖顯示鰭式場效電晶體裝置300沿著剖面B-B(如第1圖所示)的剖面圖；第11圖至第 13圖顯示鰭式場效電晶體裝置300沿著剖面A-A(如第1圖所示)的剖面圖。雖然第3圖至第20圖繪示鰭式場效電晶體裝置300，但應理解的是，鰭式場效電晶體裝置300可以包含許多其它裝置，例如電感器(inductor)、熔絲(fuse)、電容器、線圈等，為了清楚說明，它們並未於第3至20圖中顯示。
對應於第2圖的操作202，第3圖為多個製程階段之一中的鰭式場效電晶體裝置300的剖面圖，其中鰭式場效電晶體裝置300包含半導體基底302。基底302可以是半導體基底，例如塊狀(bulk)半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基底等，其可為經摻雜的(例如，以p型或n型摻質(dopant)進行摻雜)或未經摻雜的。基底302可以是晶圓(wafer)，例如矽晶圓。一般而言，SOI基底包含形成在絕緣層上的半導體材料層，絕緣層例如可以是埋置氧化物(buried oxide，BOX)層、氧化矽層等。絕緣層設置在基底上，基底通常為矽或玻璃基底，也可以使用其它基底，例如多層或梯度(gradient)基底。在一些實施例中，基底302的半導體材料可包含矽；鍺；化合物半導體，包含碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或前述之組合。
在一些實施例中，鰭式場效電晶體裝置300可以包含區域302A以及區域302B，區域302A可以被配置以形成多個輸入/輸出(I/O)電晶體(以下稱為「I/O區域302A」)；且區域302B可以被配置以形成多個核心電晶體(以下稱為「核心區域302B」)。如本文中所使用的，用語「I/O區域電晶體」以及「核心電晶體」通常分別指的是被配置以在相對較高的電壓(例如，較高的Vgs)下操作的電晶體 以及被配置以在相對較低的電壓(例如，較低的Vgs)下操作的電晶體。因此，應理解的是，I/O電晶體可以包含在相對較高的電壓下操作的各種其它電晶體中的任意一種，而核心電晶體可以包含在相對較低的電壓下操作的各種其它電晶體中的任意一種，而仍保持在本揭露的範圍內。當適當配置時，I/O電晶體可具有相對較厚的閘極介電質；且當適當配置時，核心電晶體可具有相對較薄的閘極介電質。再者，I/O電晶體可以以相對較低的電晶體密度形成在基底的第一區域(例如，I/O區域302A)中；且核心電晶體可以以相對較高的電晶體密度形成在基底的第二區域(例如，核心區域302B)中。
如第3圖(以及接續的圖式)所示，I/O區域302A以及核心區域302B藉由分隔物(divider)303彼此分離，分隔物303可以包含附加的特徵部件/組件/裝置，為簡單起見而省略之。應理解的是，方法200的一些操作可以在I/O區域302A以及核心區域302B中同時進行。為了清楚說明，可以在與方法200的操作之一相對應的同一圖式中顯示在I/O區域302A以及核心區域302B中形成的特徵部件。
對應於第2圖的操作204，第4圖為多個製程階段之一中的鰭式場效電晶體裝置300的剖面圖，其中鰭式場效電晶體裝置300包含半導體鰭狀物404A、404B以及404C。在I/O區域302A中形成半導體鰭狀物404A，並且在核心區域302B中形成半導體鰭狀物404B~C。雖然在I/O區域302A以及核心區域302B中分別顯示一個以及兩個半導體鰭狀物，但是應理解的是，鰭式場效電晶體裝置300可以在每個區域302A以及302B中包含任意數量的半導體鰭狀物，而仍保持在本揭露的範圍內。
在一些實施例中，半導體鰭狀物404A~C可各自被配置作為主動鰭狀物，其將在完成的鰭式場效電晶體中作為主動(例如，具有電性功能 (electrically functional))鰭狀物或通道。再者，半導體鰭狀物404A可以被配置作為鰭式場效電晶體裝置300的輸入/輸出(input/output，I/O)電晶體的主動通道(有時稱為「主動I/O鰭狀物404A」)；半導體鰭狀物404B可以被配置作為鰭式場效電晶體裝置300的第一核心電晶體的主動通道(有時稱為「主動核心鰭狀物404B」)；鰭狀物404C可以被配置作為鰭式場效電晶體裝置300的第二核心電晶體的主動通道(有時稱為「主動核心鰭狀物404C」)。
使用例如光微影(photolithography)以及蝕刻技術，將基底302圖案化以形成鰭狀物404A~C。例如，在基底302上方形成遮罩層，例如墊氧化物層(pad oxide layer)406以及覆蓋於其上的墊氮化物層(pad nitride layer)408，墊氧化物層406可以是包含氧化矽的薄膜，其例如是使用熱氧化(thermal oxidation)製程所形成。墊氧化物層406可以作為基底302與覆蓋於其上的墊氮化物層408之間的黏著層。在一些實施例中，墊氮化物層408由氮化矽、氮氧化矽、碳氮化矽(carbonitride)等或前述之組合形成。雖然圖式中僅繪示一層墊氮化物層408，但是亦可以形成多層結構(例如，在氮化矽層上的氧化矽層)的墊氮化物層408。例如，可以使用低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)或電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)形成墊氮化物層408。
使用光微影技術將遮罩層圖案化。一般而言，光微影技術利用沉積、照射(曝光)以及顯影光阻材料(未繪示)以移除一部分的光阻材料，剩餘的光阻材料可以保護下方的材料(例如於此例子中的遮罩層)不受到例如蝕刻等後續製程步驟影響。舉例而言，光阻材料可用於圖案化墊氧化物層406以及墊氮化物層408以形成圖案化的遮罩410，如第4圖所示。
圖案化的遮罩410接著可用於圖案化基底302被暴露的部分以形成溝槽(或開口)411，進而定義位於兩個相鄰溝槽411之間主動鰭狀物404A~C，如第4圖所示。當形成多個鰭狀物時，此種溝槽可以設置在任何相鄰的鰭狀物之間。在一些實施例中，使用例如反應性離子蝕刻(reactive ion etch，RIE)、中性粒子束蝕刻(neutral beam etch，NBE)等或前述之組合在基底302中蝕刻溝槽以形成主動鰭狀物404A~C。蝕刻可以是非等向性(anisotropic)的。在一些實施例中，溝槽411可以是彼此平行並且相對於彼此緊密間隔的條狀物(strip)(從頂部觀看)。在一些實施例中，溝槽411可以是連續的(continuous)並且圍繞主動鰭狀物404A~C。
可以藉由任意合適的方法將主動鰭狀物404A~C圖案化。例如，可以使用一種或多種光微影製程將主動鰭狀物404A~C圖案化，包含雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程。通常，雙重圖案化或多重圖案化製程結合光微影以及自對準(self-aligned)製程，從而允許產生例如間距(pitch)小於使用單次、直接的光微影製程可獲得的間距的圖案。舉例而言，在一實施例中，在基底上方形成犧牲層並且藉由光微影製程將其圖案化，使用自對準製程在經圖案化的犧牲層旁邊(alongside)形成間隔物，接著移除犧牲層，剩餘的間隔物或心軸(mandrel)接著可以被用於將鰭狀物圖案化。
第3圖以及第4圖顯示形成主動鰭狀物404A~C的實施例，然而也可以在各種不同的製程中形成鰭狀物。舉例而言，基底302的頂部可以由合適的材料替代，例如對於將形成的半導體裝置的預定類型(例如，N型或P型)而言為合適的磊晶材料，之後，將在頂部具有磊晶材料的基底302圖案化以形成包含磊晶材料的主動鰭狀物404A~C。
作為另一示例，可以在基底的頂表面上方形成介電層；可以蝕刻 穿過(etched through)介電層形成溝槽；可以在溝槽中成長同質磊晶(homoepitaxial)結構；以及可以使介電層凹陷(recessed)，使得同質磊晶結構從介電層突出，以形成一個或多個鰭狀物。
在又一示例中，可以在基底的頂表面上方形成介電層；可以蝕刻穿過介電層形成溝槽；可以使用與基底不同的材料在溝槽中磊晶成長異質磊晶(heteroepitaxial)結構；以及可以使介電層凹陷，使得異質磊晶結構從介電層突出，以形成一個或多個鰭狀物。
在成長磊晶材料或磊晶結構(例如，異質磊晶結構或同質磊晶結構)的實施例中，可以在成長期間原位(in situ)摻雜成長的材料或結構，其可免於之前以及後續的佈植(implantation)，雖然原位以及佈植摻雜也可以一起使用。更進一步而言，在NMOS區中磊晶成長與PMOS區中的材料不同之材料可為有益的。在不同的實施例中，主動鰭狀物404A~C可以包含矽鍺(SixGe1-x，其中x可以介於0以及1之間)、碳化矽、純鍺或實質上純的鍺、III-V族化合物半導體、II-VI族化合物半導體等。舉例而言，用於形成III-V族化合物半導體的可用材料包含InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等，但不限於此。
對應於第2圖的操作206，第5圖為多個製程階段之一中的鰭式場效電晶體裝置300的剖面圖，其中鰭式場效電晶體裝置300包含虛置通道層500，第6圖為多個製程階段之一中的鰭式場效電晶體裝置300的剖面圖，其中鰭式場效電晶體裝置300包含虛置鰭狀物600A以及虛置鰭狀物600B。雖然虛置通道層500顯示為全面地(universally)沉積在區域302A以及302B兩者上，但是應理解的是，可以在區域302B上方沉積虛置通道層500時，同時在區域302A上方沉積類似 的虛置通道層。或者，在區域302B上方可以不沉積這樣的虛置通道層。
在一些實施例中，虛置通道層500可以包含用於形成虛置鰭狀物600A~B的介電材料。例如，介電材料可以包含氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、碳氮氧化矽、碳氧化矽或前述之組合。在另一示例中，介電材料可以包含基於IV族(group IV-based)的氧化物或基於IV族的氮化物，例如氮化鉭、氧化鉭、氧化鉿或前述之組合。舉例而言，可以使用低壓化學氣相沉積(LPCVD)或電漿增強化學氣相沉積(PECVD)形成虛置通道層500。
在沉積覆蓋主動鰭狀物404A~C的虛置通道層500後，即可以在主動鰭狀物404A~C之間形成一個或多個虛置鰭狀物，例如600A以及600B。例如，虛置鰭狀物600A可以形成在分隔物303以及主動鰭狀物404B之間；以及虛置鰭狀物600B可以形成在主動鰭狀物404B以及404C之間。使用例如光微影以及蝕刻技術，將虛置通道層500圖案化以形成虛置鰭狀物600A~B。例如，可以在虛置通道層500上方形成圖案化的遮罩410，以遮蔽虛置通道層500的部分以形成虛置鰭狀物600A~B。之後，可以使用例如反應性離子蝕刻(RIE)、中性粒子束蝕刻(NBE)等或前述之組合蝕刻虛置通道層500未被遮蔽的部分，進而定義位於相鄰的主動鰭狀物404A~C之間(或溝槽411中)的虛置鰭狀物600A~B，如第6圖所示。在一些實施例中，蝕刻可以是非等向性的。在另一些實施例中，可以在相鄰的鰭狀物之間形成隔離區(例如，第7圖的700)的同時或之後，形成虛置鰭狀物600A~B，其將於下文討論。
對應於第2圖的操作208，第7圖為多個製程階段之一中的鰭式場效電晶體裝置300的剖面圖，其中鰭式場效電晶體裝置300包含隔離區700。由絕緣材料形成的隔離區700可以使相鄰的鰭狀物與彼此電性絕緣。絕緣材料可以是 氧化物例如氧化矽、氮化物等或前述之組合，並且可以藉由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDP-CVD)、流動式化學氣相沉積(flowable CVD，FCVD)(例如，在遠程電漿系統中進行基於化學氣相沉積(CVD-based)的材料沉積，並進行後固化(post curing)使其轉變為另一種材料(例如氧化物))等或前述之組合，亦可以使用其它絕緣材料及/或其它形成製程。在一示例中，絕緣材料是藉由流動式化學氣相沉積(FCVD)製程形成的氧化矽，一但形成絕緣材料，便可以進行退火製程。例如化學機械研磨(chemical mechanical polish，CMP)等之平坦化製程可以移除任何多餘的絕緣材料，並且形成共平面(coplanar)(未繪示)之隔離區700的頂表面與鰭狀物404A~C及600A~B的頂表面。經圖案化的遮罩410(第4圖)也可以藉由平坦化製程移除。
在一些實施例中，隔離區700包含襯層(liner)，例如襯層氧化物(未繪示)，其位在每個隔離區700與基底302(主動鰭狀物404A~C)之間的界面處。在一些實施例中，形成襯層氧化物以減少基底302與隔離區700之間的界面處的晶體缺陷(crystalline defect)。相似地，襯層氧化物也可以用於減少主動鰭狀物404A~C與隔離區700之間的界面處的晶體缺陷。襯層氧化物(例如，氧化矽)可以是藉由基底302的表面層的熱氧化(thermal oxidation)所形成的熱氧化物，然而，也可以使用其它合適的方法以形成襯層氧化物。
接著，使隔離區700凹陷以形成淺溝槽隔離(shallow trench isolation，STI)區700，如第7圖所示。使隔離區700凹陷，使得鰭狀物404A~C以及600A~B的上部從相鄰的淺溝槽隔離區700之間突出。淺溝槽隔離區700的各個頂表面可以具有平坦的表面(如圖中所示)、凸狀(convex)表面、凹狀(concave)表面(例如碟狀)或前述之組合。淺溝槽隔離區700的頂表面可以藉由合適的蝕刻形 成為平坦、凸狀及/或凹狀的，可以使用可接受的蝕刻製程使隔離區700凹陷，例如，對隔離區700的材料具有選擇性的蝕刻製程。舉例而言，可以進行乾蝕刻或使用稀氫氟酸(dilute hydrofluoric，DHF)的濕蝕刻，使隔離區700凹陷。
如上所述，可以在形成隔離區700的同時或之後形成虛置鰭狀物600A~B。作為示例，當形成主動鰭狀物404A~C(第4圖)時，也可以在溝槽411中形成一個或多個其它的主動鰭狀物。可以將隔離區700的絕緣材料沉積在主動鰭狀物上方，然後進行化學機械研磨(CMP)製程以平坦化隔離區700以及主動鰭狀物的頂表面，前述主動鰭狀物包含主動鰭狀物404A~C以及形成於溝槽411中的主動鰭狀物。之後，可以部分地移除形成在溝槽411中的主動鰭狀物的上部以形成凹口(cavities)。接著以虛置通道層500的介電材料填充凹口，然後進行另一化學機械研磨(CMP)製程以形成虛置鰭狀物600A~B。使隔離區700凹陷以形成淺溝槽隔離(STI)區700，如第8圖所示。使用此種方法形成虛置鰭狀物600A~B，虛置鰭狀物600A~B形成在基底302上，並且虛置鰭狀物600A~B的底表面在隔離區700的頂表面下方，如第8圖所示。取決於隔離區700凹陷的程度，虛置鰭狀物600A~B的底表面亦可以在隔離區700的頂表面上方，而仍保持在本揭露的範圍內。
作為另一示例，在形成主動鰭狀物404A~C(第4圖)之後，可以在控制的沉積速率下將隔離區700的絕緣材料沉積在主動鰭狀物404A~C上，進而造成凹口自然地(spontaneously)形成在溝槽411中。接著以虛置通道層500的介電材料填充凹口，隨後進行化學機械研磨(CMP)製程以形成虛置鰭狀物600A~B。使隔離區700凹陷以形成淺溝槽隔離(STI)區700，如第9圖所示。使用此種方法形成虛置鰭狀物600A~B，虛置鰭狀物600A~B形成在隔離區700上，並且虛置鰭狀物600A~B的底表面埋置在(embedded in)對應的隔離區700中，如第9圖所示。作 為又一示例，在形成主動鰭狀物404A~C(第4圖)以及在主動鰭狀物404A~C上方沉積隔離區700的絕緣材料之後，可以在隔離區700上方形成圖案化遮罩以暴露隔離區700的部分，以形成虛置鰭狀物600A~B(例如，在溝槽411中)。之後，可以使用例如反應性離子蝕刻(RIE)、中性粒子束蝕刻(NBE)等或前述之組合蝕刻隔離區700被暴露的部分，進而定義凹口。接著，以虛置通道層500的介電材料填充凹口，然後進行化學機械研磨(CMP)製程以形成虛置鰭狀物600A~B，其與第9圖所示的實施例相似。
對應於第2圖的操作210，第10圖為多個製程階段之一中的鰭式場效電晶體裝置300的剖面圖，其中鰭式場效電晶體裝置300包含虛置閘極結構1000在核心區域302B中。形成虛置閘極結構1000以覆蓋核心區域302B中的每個鰭狀物的各個部分(例如，主動鰭狀物400B~C、虛置鰭狀物600A~B)。在核心區域302B中形成虛置閘極結構1000的之前、同時或之後，可以在I/O區域302A中形成虛置閘極結構1020以覆蓋主動鰭狀物404A的一部分。虛置閘極結構1020除了其尺寸之外與虛置閘極結構1000相似，因此，下文將簡要地討論虛置閘極結構1020。
在一些實施例中，虛置閘極結構1000包含虛置閘極介電質1002以及虛置閘極1004。可以在虛置閘極結構1000上方形成遮罩1006。為了形成虛置閘極結構1000，在主動鰭狀物404B~C以及虛置閘極600A~B上形成介電層，介電層可以是例如氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、碳氮氧化矽、碳氧化矽、前述之多層結構等，並且可以藉由沉積或熱生長形成。相似地，虛置閘極結構1020包含虛置閘極介電質1022以及虛置閘極1024，其上形成有遮罩1026。
在介電層上方形成閘極層，並且在閘極層上方形成遮罩層。閘極層可以沉積在介電層上，接著例如藉由化學機械研磨(CMP)製程進行平坦化，遮罩層可以沉積在閘極層上方。閘極層可以由例如多晶矽形成，然而也可以使用其它材料。遮罩層可以由例如氮化矽等形成。
在形成層(例如，介電層、閘極層以及遮罩層)之後，可以使用可接受的光微影以及蝕刻技術將遮罩層圖案化以形成遮罩1006(1026)。接著，可以藉由可接受的蝕刻技術將遮罩1006(1026)的圖案轉移至閘極層以及介電層，以分別形成虛置閘極1004(1024)以及下方的虛置閘極介電質1002(1022)。虛置閘極1004以及虛置閘極介電質1002覆蓋主動鰭狀物404B~C以及虛置鰭狀物600A~B的每一個的各自的中央部分(central portion)(例如，通道區域)；且虛置閘極1024以及虛置閘極介電質1022覆蓋主動鰭狀物404A的中央部分(例如，通道區域)。虛置閘極1004(1024)也可以具有長度方向(lengthwise direction)(例如，第1圖的方向B-B)，其實質上垂直於鰭狀物的長度方向(例如，第1圖的方向A-A)。
在第10圖的示例中，所示的虛置閘極介電質1002形成在主動鰭狀物404B~C以及虛置鰭狀物600A~B上方(例如，在鰭狀物各自的頂表面以及側壁上方)以及淺溝槽隔離區700之上。相似地，形成虛置閘極介電質1022以覆蓋主動鰭狀物404A，例如覆蓋主動鰭狀物404A的頂表面以及側壁。在另一些實施例中，可以藉由例如鰭狀物的材料的熱氧化以形成虛置閘極介電質1002(1022)，因此虛置閘極介電質1002(1022)可以形成在鰭狀物上方但不在淺溝槽隔離區700上方。應理解的是，這些以及其它變化仍包含在本揭露的範圍內。
第11圖至第13圖顯示鰭式場效電晶體裝置300沿著主動鰭狀物404A~C的其中一者的剖面A-A(如第1圖所示)的進一步處理(或製造)的剖面圖。 作為代表性示例，在第11圖至第13圖中，在主動鰭狀物404B上方繪示了兩個虛置閘極結構1000A以及1000B。為了簡單起見，虛置閘極結構1000A~B有時可以統稱為虛置閘極結構1000。應理解的是，可以在鰭狀物404B(以及各個其它的鰭狀物，例如404A、404C、600A~B)上方形成多於或少於兩個的虛置閘極結構，而仍保持在本揭露的範圍內。
對應於第2圖的操作212，第11圖為多個製程階段之一中的鰭式場效電晶體裝置300的剖面圖，其中鰭式場效電晶體裝置300包含形成在虛置閘極結構1000周圍(例如，沿著其側壁並與其接觸)的閘極間隔物1100。例如，閘極間隔物1100可以形成在虛置閘極結構1000的相對的側壁上。應理解的是，可以在虛置閘極結構1000周圍形成任意數量的閘極間隔物，而仍保持在本揭露的範圍內。
閘極間隔物1100可以是低介電常數(low-k)間隔物，並且可以由合適的介電材料形成，例如，氧化矽、碳氮氧化矽(silicon oxycarbonitride)等或前述之組合。可以使用任意合適的沉積方法例如熱氧化、化學氣相沉積(CVD)等以形成閘極間隔物1100。第11圖所繪示的閘極間隔物1100的形狀以及形成方法僅為非限制性的示例，其它形狀以及形成方法也是可能的，這些以及其它變化完全地意圖被包含在本揭露的範圍內。
對應於第2圖的操作214，第12圖為多個製程階段之一中的鰭式場效電晶體裝置300的剖面圖，其中鰭式場效電晶體裝置300包含多個源極區/汲極區1200。源極區/汲極區1200形成在與虛置閘極結構1000相鄰的主動鰭狀物404B的凹陷中，例如在相鄰的虛置閘極結構1000之間及/或在虛置閘極結構1000旁邊。在一些實施例中，例如使用虛置閘極結構1000作為蝕刻遮罩進行非等向性 蝕刻製程以形成凹陷，然而也可以使用其它任意合適的蝕刻製程。
藉由在凹陷中磊晶生長半導體材料以形成源極區/汲極區1200，可以使用任意合適的方法，例如金屬有機氣相沉積(metal-organic CVD，MOCVD)、分子束磊晶(molecular beam epitaxy，MBE)、液相磊晶(liquid phase epitaxy，LPE)、氣相磊晶(vapor phase epitaxy，VPE)、選擇性磊晶生長(selective epitaxial growth，SEG)等或前述之組合。
如第12圖所示，磊晶的源極區/汲極區1200可以具有從主動鰭狀物404B的各表面凸起(raise)的表面(例如，在主動鰭狀物404B的非凹陷部分上方凸起)並且可具有晶面(facet)。在一些實施例中，相鄰的鰭狀物的源極區/汲極區1200可以合併(merge)以形成連續的磊晶源極區/汲極區(未繪示)。在一些實施例中，相鄰的鰭狀物的源極區/汲極區1200可以不合併在一起並且維持分離的源極區/汲極區1200(未繪示)。在一些實施例中，當產生的鰭式場效電晶體裝置是n型鰭式場效電晶體時，源極區/汲極區1200可以包含碳化矽(silicon carbide，SiC)、磷化矽(silicon phosphorous，SiP)、磷摻雜的碳化矽(phosphorous-doped silicon carbon，SiCP)等。在一些實施例中，當產生的鰭式場效電晶體裝置是p型鰭式場效電晶體時，源極區/汲極區1200包含矽化鍺(SiGe)以及p型雜質，例如硼或銦。
可以以摻質佈植磊晶源極區/汲極區1200以形成源極區/汲極區1200，之後可進行退火製程。佈植製程可以包含形成以及圖案化例如光阻的遮罩，以覆蓋鰭式場效電晶體裝置300要被保護而不受到佈植製程影響的區域。源極區/汲極區1200可以具有濃度範圍為大約1×1019cm-3至大約1×1021cm-3的雜質(例如，摻質)濃度。可以將P型雜質(例如硼或銦)佈植至P型電晶體的源極區/汲極區1200中，可以將N型雜質(例如磷或砷)佈植至N型電晶體的源極區/汲極區1200 中。在一些實施例中，磊晶源極區/汲極區1200可以在它們的生長期間被原位(in situ)摻雜。
對應於第2圖的操作216，第13圖為多個製程階段之一中的鰭式場效電晶體裝置300的剖面圖，其中鰭式場效電晶體裝置300包含層間介電質(interlayer dielectric，ILD)1300。在一些實施例中，在形成層間介電質1300之前，在第13圖所繪示的結構上方形成接觸蝕刻停止層(contact etch stop layer，CESL)1302，接觸蝕刻停止層1302可在接續的蝕刻製程中作為蝕刻停止層，並且可以包含合適的材料例如氧化矽、氮化矽、氮氧化矽或前述之組合等，並且可以藉由合適的方法形成，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、或前述之組合等。
接著，在接觸蝕刻停止層1302上方以及虛置閘極結構1000上方形成層間介電質1300。在一些實施例中，層間介電質1300由介電材料形成，例如氧化矽、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、硼摻雜的磷矽酸鹽玻璃(boron-doped phosphosilicate glass，BPSG)、未經摻雜的矽酸鹽玻璃(undoped silicate glass，USG)等，可以藉由任意合適的方法沉積，例如化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)或流動式化學氣相沉積(FCVD)。在形成層間介電質1300之後，在層間介電質1300上方形成選擇性的介電層1304，介電層1304可以作為保護層，以防止或減少層間介電質1300在後續蝕刻製程中的損失。介電層1304可以由例如氮化矽、碳氮化矽等合適的材料形成，使用合適的方法例如化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)或流動式化學氣相沉積(FCVD)形成。在形成介電層1304之後，可以進行例如化學機械研磨(CMP)的平坦化製程，以實現介電層1304的水平的(level) 上表面。化學機械研磨也可以移除設置在虛置閘極1004上方的遮罩1006(第12圖)以及部分的接觸蝕刻停止層1302。在一些實施例中，在平坦化製程之後，介電層1304的上表面與虛置閘極1004的上表面齊平。
之後可以進行示例的閘極後製製程(gate-last process)(有時稱為閘極替換製程)，以主動閘極(也可以稱作是取代閘極或金屬閘極層)取代核心區域302B中的每個虛置閘極結構1000的虛置閘極1004以及選擇性地取代虛置閘極介電質1002的一部分。相似地，在I/O區域302A中，可以以對應的主動閘極或金屬閘極層取代虛置閘極1024。第14圖至第20圖顯示鰭式場效電晶體裝置300沿著虛置閘極結構1000(1020)的其中一者的剖面B-B(如第1圖所示)的進一步處理(或製造)的剖面圖。
對應於第2圖的操作218，第14圖為多個製程階段之一中的鰭式場效電晶體裝置300的剖面圖，其中虛置閘極結構1000被切割、截斷或以其它方式斷開以形成凹口1400。藉由移除設置在將被閘極隔離結構覆蓋的其中一個虛置鰭狀物(例如，虛置鰭狀物600B)的上方之虛置閘極結構1000的虛置閘極1004的一部分以形成凹口1400。當形成凹口1400時，虛置閘極介電質1002在主動鰭狀物404B~C以及虛置鰭狀物600A~B上方可以全面地(universally)保持完整的(intact)。在形成凹口1400之後，虛置閘極1004即被切割成兩個分離的(隔離的)虛置閘極，在本文中分別稱為虛置閘極部分1004A以及虛置閘極部分1004B。在一些實施例中，當移除虛置閘極1004的一部分以形成凹口1400時，沿著虛置閘極結構1000的側壁延伸的閘極間隔物1100(第11圖至第13圖)可以保持完整的。
為了形成凹口1400，可以在虛置閘極結構1000上方形成遮罩以暴露出欲移除的虛置閘極1000的部分(例如，設置在虛置鰭狀物600B上方的部分)， 隨後進行一個或多個等向性(isotropic)蝕刻製程以移除虛置閘極1000的部分。在移除虛置閘極的期間，當蝕刻虛置閘極1004時，虛置閘極介電質1002可以作為蝕刻停止層。如此一來，虛置閘極介電質1002在主動鰭狀物404B~C以及虛置鰭狀物600A~B上方可以全面地保持完整的。等向性蝕刻製程使用對虛置閘極1004的材料具有選擇性(例如，具有較高的蝕刻速率)的蝕刻劑進行，使得虛置閘極1004被暴露的部分被移除而下方的虛置閘極介電質1002不被侵蝕。
在一些實施例中，凹口1400可以形成為具有寬度W1(沿著第1圖所示的剖面B-B)，其大約近似於虛置鰭狀物600B的寬度W2以及兩倍的虛置閘極介電質的厚度W3的總和。舉例而言，W1與W2+2xW3的比例的範圍可以在大約0.7至大約1.3，當比例太大時，後續的製程窗口(process window)可能受到不利影響(例如，在相鄰的主動鰭狀物404B以及404C上方形成金屬閘極層的製程窗口)；以及當比例太小時，將形成在凹口1400中的閘極隔離結構可能無法達到將主動鰭狀物404B以及404C上方的金屬閘極層電性絕緣的期望功能。雖然顯示的凹口1400具有垂直於虛置閘極介電質1002的頂表面的內側壁，然而應理解的是，內側壁可以傾斜遠離(tilted away)所述垂直方向，而仍保持在本揭露的範圍內。如此一來，舉例而言，凹口1400可以具有比其下部在橫向上(laterally)更寬或更窄的上部。
對應於第2圖的操作220，第15圖為多個製程階段之一中的鰭式場效電晶體裝置300的剖面圖，其中鰭式場效電晶體裝置300包含閘極隔離結構1500。閘極隔離結構1500包含介電材料，介電材料可以是，例如，氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、碳氮氧化矽、碳氧化矽、前述之多層結構等。可以藉由任意合適的方法，例如化學氣相沉積(CVD)、電漿增強化學氣相 沉積(PECVD)或流動式化學氣相沉積(FCVD)將介電材料沉積在凹口1400中，以形成閘極隔離結構1500。在沉積之後，可以進行化學機械研磨(CMP)，以從剩餘的虛置閘極部分1004A~B移除任何過量的介電材料。在一些實施例中，閘極隔離結構1500可以承繼(inherit)凹口1400的尺寸，亦即，具有相同的寬度W1(沿著第1圖所示的剖面B-B)。
對應於第2圖的操作222，第16圖為多個製程階段之一中的鰭式場效電晶體裝置300的剖面圖，其中移除了剩餘的虛置閘極部分1004A~B(如第16圖的虛線所示)。在一些實施例中，可以同時移除覆蓋主動鰭狀物404A的虛置閘極1024(亦如第16圖的虛線所示)。為了移除虛置閘極部分1004A~B(以及虛置閘極1024)，可以進行一個或多個等向性蝕刻製程。在移除虛置閘極部分1004A~B(以及虛置閘極1024)的期間，虛置閘極介電質1002(1022)可以再次作為蝕刻虛置閘極部分1004A~B時的蝕刻停止層。等向性蝕刻製程使用對虛置閘極的材料具有選擇性(例如，具有較高的蝕刻速率)的蝕刻劑進行，使得虛置閘極部分1004A~B(以及虛置閘極1024)被移除而下方的虛置閘極介電質1002(1022)不被侵蝕。
對應於第2圖的操作224，第17圖為多個製程階段之一中的鰭式場效電晶體裝置300的剖面圖，其中鰭式場效電晶體裝置300包含一個或多個遮罩1702以及遮罩1704，其選擇性地覆蓋I/O區域302A中的主動鰭狀物404A以及核心區域302B中的虛置鰭狀物600B。遮罩1702以及1704可以各自包含可圖案化(patternable)的層，例如光阻(photoresist，PR)層。如第17圖的示例所示，選擇遮罩1702以覆蓋設置在基底302的I/O區域302A中的主動鰭狀物，例如，主動鰭狀物404A。在一些實施例中，選擇遮罩1704以覆蓋被閘極隔離結構覆蓋的核心區 域302B中的虛置鰭狀物，例如，虛置核心鰭狀物600B。每一個遮罩1702~1704可以被配置為遮蓋(cover)(或者以其它方式覆蓋(overlay))對應的鰭狀物的一部分或全部，其將在第21圖至第24圖中顯示。
藉由以遮罩1702~1704覆蓋鰭狀物，可以保護在鰭狀物周圍的虛置閘極介電質1002的對應的部分(例如，設置在鰭狀物的頂表面上方並且沿著鰭狀物的側壁延伸的部分)，使其在後續移除虛置閘極介電質1002的製程中不被移除。如第17圖所繪示，遮罩1702至少覆蓋沿著主動鰭狀物404A的側壁之一延伸的虛置閘極介電質部分1022A、設置在主動鰭狀物404A的頂表面上方的虛置閘極介電質部分1022B以及沿著主動鰭狀物404A的另一側壁延伸的虛置閘極介電質部分1022C。此外，遮罩1702可以覆蓋分別從部分1022A以及1022C橫向延伸至隔離區700的虛置閘極介電質部分1022D以及1022E。遮罩1704至少覆蓋沿著虛置鰭狀物600B的側壁之一延伸的虛置閘極介電質部分1002A、設置在虛置鰭狀物600B的頂表面上方的虛置閘極介電質部分1002B以及沿著虛置鰭狀物600B的另一側壁延伸的虛置閘極介電質部分1002C。此外，遮罩1704可以覆蓋分別從部分1002A以及1002C橫向延伸至隔離區700的虛置閘極介電質部分1002D以及1002E。
在一些實施例中，遮罩1702~1704可以形成為具有寬度W4(沿著第1圖所示的剖面B-B)。如圖所示，寬度W4選擇為略大於閘極隔離結構(若有的話)的寬度W1、或重疊的鰭狀物的寬度以及兩倍的虛置閘極介電質的寬度的總和W2+2xW3，W4與W1或W2+2xW3的比例的範圍可以在1至1.5。然而，應理解的是，前述比例可以根據在對應的區域中形成的電晶體的密度而變化，例如，由於遮罩1704形成在設置於核心區域302B中的虛置鰭狀物600B上方，核心區域302B中 電晶體的密度相對較高，因此比例可以被選擇為接近1。如此一來，部分1002D以及1002E從部分1002A以及1002C分別延伸的橫向距離可以接近0。在另一示例中，由於遮罩1702形成在設置於I/O區域302A中的主動鰭狀物404A上方，I/O區域302A中電晶體的密度相對較低，因此前述比例可以被選擇為大於1(例如，1.5)。如此一來，部分1022D以及1022E從部分1022A以及1022C分別延伸的橫向距離可以是大約0.5xW4的一半。
對應於第2圖的操作226，第18圖為多個製程階段之一中的鰭式場效電晶體裝置300的剖面圖，其中移除未被遮罩1702以及1704覆蓋的虛置閘極介電質1002以及1022的未被遮蔽的(unmasked)部分，且保留虛置閘極介電質1002以及1022的被遮蔽的部分。在第18圖繪示的實施例中，虛置閘極介電質1002的此種未被遮蔽的部分包含虛置閘極介電質1002沿著虛置鰭狀物600B的側壁延伸、設置在虛置鰭狀物600B的頂表面上、沿著主動鰭狀物404B的側壁延伸、設置在主動鰭狀物404B的頂表面上、沿著主動鰭狀物404C的側壁延伸、以及設置在主動鰭狀物404C的頂表面上的至少一部分(如第18圖的虛線所示)。
在移除虛置閘極介電質1002的未被遮蔽的部分後，即可以暴露出對應的鰭狀物被覆蓋的(例如，中央)部分，例如，可以暴露出虛置鰭狀物600A以及主動鰭狀物404B及404C的各自的中央部分。在一些實施例中，這樣暴露出的鰭狀物可以具有在其表面周圍形成的天然氧化層(native oxide layer)，天然氧化層可以具有大約3埃至5埃(A)之相對薄的厚度。在一些實施例中，當移除虛置閘極介電質1002未被遮蔽的部分時，未被遮罩1702~1704覆蓋的閘極間隔物1100(第11圖至第13圖)可能不會保持完整的，因此具有較窄的寬度，此將於第21圖至第24圖進一步詳細討論。
對應於第2圖的操作228，第19圖為多個製程階段之一中的鰭式場效電晶體裝置300的剖面圖，其中移除遮罩1702~1704(第18圖)，第20圖為包含閘極部件2000以及閘極部件2010的鰭式場效電晶體裝置300的剖面圖。可以藉由灰化製程(例如，基於氧的電漿製程)移除遮罩1702~1704。
首先請參照第19圖，在移除遮罩1702~1704之後，便形成在I/O區域302A中的閘極溝槽1505以及核心區域302B中的閘極溝槽1510以及1520。如圖所示，閘極溝槽1510以及1520被閘極隔離結構1500分開。接著請參照第20圖，在形成閘極溝槽1505~1520之後，便在閘極溝槽1505中形成閘極部件2000，並且在閘極溝槽1510以及1520中形成閘極部件2010。如圖所示，在I/O區域302A中，閘極部件2000可以覆蓋主動鰭狀物404A，並且，在核心區域302B中，閘極部件2010可以包含被閘極隔離結構1500分開的兩個部分2010A以及2010B。部分2010A可以覆蓋虛置鰭狀物600A以及主動鰭狀物404B，且部分2010B可以覆蓋主動鰭狀物404C。
閘極部件2010可以包含閘極介電層2012、金屬閘極層2014以及一個或多個的其它層，而為了清楚起見未繪示之。相似地，閘極部件2000可以包含閘極介電層2002、金屬閘極層2004以及一個或多個的其它層，而為了清楚起見未繪示之。舉例而言，每個閘極部件2000以及2010可以進一步包含蓋層(capping layer)以及膠層(glue layer)，蓋層可以保護下方的功函數層(work function layer)不被氧化。在一些實施例中，蓋層可以是包含矽的層，例如矽層、氧化矽層或氮化矽層，膠層可作為下方層與後續形成於膠層上方的閘極電極材料(例如，鎢)之間的黏著層，膠層可以由合適的材料形成，例如氮化鈦。
閘極介電層2012(2002)沉積在(例如，順應地(conformally)沉積在) 對應的閘極溝槽中以包圍(例如，橫跨)一個或多個鰭狀物。例如，部分2010A的閘極介電層2012沉積在閘極溝槽1510(第19圖)中，有時稱為「閘極介電層2012A」。閘極介電層2012A可以覆蓋虛置鰭狀物600A的頂表面以及側壁、主動鰭狀物404B的頂表面以及側壁、以及虛置鰭狀物600B的其中一側壁，且剩餘的虛置閘極介電質1002設置在它們之間。部分2010B的閘極介電層2012沉積在閘極溝槽1520(第19圖)中，有時稱為「閘極介電層2012B」。閘極介電層2012B可以覆蓋主動鰭狀物404C的頂表面以及側壁、以及虛置鰭狀物600B的另一側壁，且剩餘的虛置閘極介電質1002設置在它們之間。沉積在閘極溝槽1500(第19圖)中的閘極部件2000的閘極介電層2002可以覆蓋主動鰭狀物404A的頂表面以及側壁，且剩餘的虛置閘極介電質1022設置在它們之間。
根據一些實施例，閘極介電層2012A/B(2002)包含氧化矽、氮化矽或前述之多層結構。在示例的實施例中，閘極介電層2012A/B(2002)包含高介電常數(high-k)介電材料，並且在這些實施例中，閘極介電層2012A/B(2002)可以具有大於約7.0的介電常數值(k value)，並且可以包含鉿(Hf)、鋁(Al)、鋯(Zr)、鑭(La)、鎂(Mg)、鋇(Ba)、鈦(Ti)、鉛(Pb)的金屬氧化物或矽酸鹽(silicate)以及前述之組合。閘極介電層2012(2002)的形成方法可以包含分子束沉積(molecular beam deposition，MBD)、原子層沉積(atomic layer deposition，ALD)、電漿增強化學氣相沉積(PECVD)等。舉例而言，閘極介電層2012A/B(2002)的厚度可以在大約8埃(Å)至大約20埃之間。
金屬閘極層2014形成在閘極介電層2012上。在一些實施例中，部分2010A的金屬閘極層2014沉積在閘極溝槽1510(第19圖)中，有時稱為「金屬閘極層2014A」；且部分2010B的金屬閘極層2014沉積在閘極溝槽1520(第19圖)中， 有時稱為「金屬閘極層2014B」。相似地，金屬閘極層2004形成在閘極介電層2002上方。在一些實施例中，金屬閘極層2014(2004)可以包含P型功函數層、N型功函數層、前述之多層或前述之組合。據此，金屬閘極層2014(2004)有時也稱為功函數層。舉例而言，金屬閘極層2014(2004)可以是N型功函數層。在本文的討論中，功函數層也可以稱為功函數金屬。可以被包含在P型裝置的閘極結構中的示例性P型功函數金屬包含氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鋁(Al)、氮化鎢(WN)、二矽化鋯(ZrSi2)、二矽化鉬(MoSi2)、二矽化鉭(TaSi2)、二矽化鎳(NiSi2)、其它合適的P型功函數材料或前述之組合。可以被包含在N型裝置的閘極結構中的示例性N型功函數金屬包含鈦(Ti)、銀(Ag)、鋁化鉭(TaAl)、碳鋁化鉭(TaAlC)、氮鋁化鈦(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮矽化鉭(TaSiN)、錳(Mn)、鋯(Zr)、其它合適的N型功函數材料或前述之組合。功函數值與功函數層的材料組成有關，因此，選擇功函數層的材料以調整其功函數值，使得目標閾值(threshold)電壓Vt在將形成的裝置中得以達成。可以藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)及/或其它合適的製程沉積功函數層。舉例而言，P型功函數層的厚度可以在大約8Å至大約15Å之間，而N型功函數層的厚度可以在大約15Å至大約30Å之間。
藉由在遮蔽在虛置鰭狀物600B周圍的虛置閘極介電質1002，可以確保閘極隔離結構1500的功能，亦即，電性絕緣金屬閘極層2014A以及2014B。當形成金屬閘極層2014A以及2014B時，此種「遮蔽的(masked)」虛置閘極介電質1002可以確保在閘極隔離結構1500以及虛置鰭狀物600B之間不存在空隙，如此一來，可以有利地避免此兩層金屬閘極層2014A以及2014B的合併(例如，在閘極隔離結構1500下方)。因此，閘極隔離結構1500可以保持分別設置在其兩側的 金屬層(或閘極部件)的電性絕緣。
在形成閘極部件2010以及2000之後，鰭式場效電晶體裝置300可以包含多個電晶體，其中一些可以是主動電晶體，而一些可以是虛置電晶體。舉例而言，可以在I/O區域302A中形成採用主動鰭狀物404A作為其導電通道的主動電晶體2015，除了閘極介電層2002之外，主動電晶體2015包含在鰭狀物404A上方的虛置閘極介電質1022的剩餘部分作為其閘極介電質2016的一部分。具有這樣相對較厚的閘極介電質2016的主動電晶體2015可以被配置為I/O電晶體，藉由相對較厚的閘極介電質2016，金屬閘極層2004可以在相對較高的閘極電壓下電性耦合主動鰭狀物404A。在一些實施例中，對於設置在主動鰭狀物404A的頂表面上(CDA)以及沿著主動鰭狀物404A的側壁延伸(CDB)的虛置閘極介電質1022的各個部分，閘極介電質2016可以分別具有臨界尺寸(critical dimension，CD)，例如厚度。
在核心區域302B中，可以形成採用虛置鰭狀物600A作為其「結構的」通道(而不是導電通道)的虛置電晶體2025。在一些實施例中，此種虛置電晶體可以不沿著其通道導通電流(例如，在通道600A中沒有電流)。雖然沒有電性功能，但虛置電晶體2025仍可以具有閘極介電質2026，其包含閘極介電層2012A以及天然氧化層(若有的話)。對於設置在虛置鰭狀物600A的頂表面上(CDC)以及沿著虛置鰭狀物600A的側壁延伸(CDD)的天然氧化層的各個部分，閘極介電質2026可以分別具有臨界尺寸(CD)。相似地，可以形成採用虛置鰭狀物600B作為其結構通道的另一虛置電晶體2035，虛置電晶體2035可以具有閘極介電質2036，其包含閘極介電層2012A或2012B以及剩餘的虛置閘極介電質1002。對於設置在虛置鰭狀物600B的頂表面上(CDE)以及沿著虛置鰭狀物600B的側壁延伸 (CDF)的天然氧化層的各個部分，閘極介電質2036可以分別具有臨界尺寸(CD)。
仍然在核心區域302B中，可以形成採用主動鰭狀物404B作為其導電通道的主動電晶體2045。具有相對薄的閘極介電質2046(其包含閘極介電層2012A以及天然氧化層，若有的話)的此種主動電晶體2045可以被配置為核心電晶體。藉由相對較薄的閘極介電質2026，金屬閘極層2014可以在相對較低的閘極電壓下電性耦合主動鰭狀物404B。對於設置在主動鰭狀物404B的頂表面上(CDG)以及沿著主動鰭狀物404B的側壁延伸(CDH)的天然氧化層的各個部分，閘極介電質2046可以分別具有臨界尺寸(CD)。相似地，可以形成採用主動鰭狀物404C作為其導電通道，以及閘極介電層2012B以及天然氧化層(若有的話)作為其閘極介電層2056的另一主動電晶體2055作為另一核心電晶體。對於設置在主動鰭狀物404C的頂表面上(CDI)以及沿著主動鰭狀物404C的側壁延伸(CDJ)的天然氧化層的各個部分，閘極介電質2056可以分別具有臨界尺寸(CD)。在一些實施例中，上述CD可以符合以下關係：CDA
Figure 110123118-A0305-02-0034-1
CDE>CDC
Figure 110123118-A0305-02-0034-2
CDG
Figure 110123118-A0305-02-0034-3
CDI；以及CDB
Figure 110123118-A0305-02-0034-4
CDF>CDD
Figure 110123118-A0305-02-0034-5
CDH
Figure 110123118-A0305-02-0034-6
CDJ。在一些實施例中，CDA、CDB、CDE以及CDF的範圍可以在50埃(Å)至70Å，且CDG、CDD、CDG、CDH、CDI以及CDJ的範圍可以在3埃(Å)至5Å。在一些替代實施例中，在形成凹口1400(第14圖)的同時，也可以移除被凹口1400暴露出的虛置閘極介電質1002的一部分，如此一來，CDE的範圍可以在3埃(Å)至5Å。
第21圖、第22圖、第23圖以及第24圖顯示根據各種實施例中用以形成鰭式場效電晶體裝置300的一部分的示例性電路佈局2100、2200、2300以及2400。舉例而言，每個電路佈局2100~2400可以包含多個圖案以形成核心區域302B中電晶體2025~2055(第20圖)。每個圖案可以對應一個或多個圖案化製程(例 如，光微影製程)，以製造電晶體2025~2055的物理裝置特徵部件。應理解的是，佈局2100~2400不限於製造鰭式場效電晶體，佈局2100~2400也可以用於製造任何其它種類的電晶體，例如，奈米片(nanosheet)電晶體、環繞式閘極(gate-all-around，GAA)電晶體、垂直電晶體(vertical transistor)等，而仍保持在本揭露的範圍內。
首先請參照第21圖，佈局2100包含沿著第一方向(例如，X方向)延伸的鰭狀物圖案2102、2104、2106以及2108；並且閘極圖案2110以及2112沿著第二方向(例如，Y方向)延伸。鰭狀物圖案可以分別用於定義各自的電晶體的通道、源極區及/或汲極區；並且閘極圖案可以分別用於定義各自的電晶體的閘極部件。
舉例而言，鰭狀物圖案2102、2104、2106以及2108可以分別對應於鰭狀物600A、404B、600B以及404C(例如，請參照第20圖)；並且閘極圖案2110以及2112可以分別對應於虛置閘極結構1000A以及1000B(例如，請參照第11圖至第13圖)。沿著每個閘極圖案2110以及2112，閘極間隔物圖案也可以包含在佈局2100中。例如，閘極間隔物圖案2114沿著閘極圖案2110的側邊延伸，閘極圖案2110可以對應於沿著虛置閘極結構1000A的閘極間隔物1100(例如，請參照第11圖至第13圖)；並且閘極間隔物圖案2116沿著閘極圖案2112的側邊延伸，閘極圖案2112可以對應於沿著虛置閘極結構1000B的閘極間隔物1100(例如，請參照第11圖至第13圖)。此外，佈局2100包含閘極隔離圖案2118，其可以對應於凹口1400或閘極隔離結構1500(例如，請參照第14圖至第15圖)。更進一步而言，佈局2100包含遮罩圖案2128，其可以對應於遮罩1704(例如，請參照第17圖)。
如上所述，鰭狀物圖案2106可以用於定義虛置鰭狀物600B，接 續使用閘極圖案2110/2112以形成虛置閘極結構1000A/B。接著，根據閘極隔離圖案2118，以閘極隔離結構1500取代虛置閘極結構1000A/1000B的部分。如第21圖的示例所示，遮罩圖案2128被配置為與鰭狀物圖案2106的部分(即，虛置鰭狀物600B的一部分)重疊。具體而言，遮罩圖案2128可以與鰭狀物圖案2106以及閘極隔離圖案2118重疊的部分重疊，進而形成遮罩1704。在一些實施例中，遮罩圖案2128也可以與閘極間隔物圖案2114以及2116的部分重疊，例如圖中所示的部分2114A以及2116A。因此，閘極間隔物圖案的重疊的部分2114A以及2116A可以造成閘極間隔物1100的對應的部分具有比閘極間隔物1100的其它部分大的寬度(沿X方向)，前述其它部分對應於不與遮罩圖案2128重疊的閘極間隔物2114以及2116的部分，例如，部分2114B以及2116B。為了清楚說明，呈現較小寬度的閘極間隔物圖案的部分2114以及2116(例如，部分2114B、2116B)由虛線標示，如第21圖所示。
佈局2200、2300以及2400分別與佈局2100相似，除了各自的遮罩圖案的配置不同。因此，在第21圖中於鰭狀物圖案、閘極圖案、閘極間隔物圖案以及閘極隔離圖案所使用的元件符號將在第22圖至第24圖中重複使用，且佈局2200~2400將於下文簡要地討論。請參照第22圖，除了與和閘極隔離圖案2118重疊的鰭狀物圖案2106重疊之外，遮罩圖案2202也與位於兩個閘極隔離圖案2118之間的鰭狀物圖案2106的一部分重疊。請參照第23圖，遮罩圖案2302與包含兩個閘極隔離圖案2118的整個鰭狀物圖案2106重疊。請參照第24圖，除了使用遮罩圖案2402以覆蓋鰭狀物圖案2106與閘極隔離圖案2118重疊的部分之外，佈局2400更包含遮罩圖案2404以覆蓋鰭狀物圖案2102未與任何閘極隔離圖案重疊的部分。第25圖顯示根據佈局2400所形成的鰭式場效電晶體裝置300的剖面 圖。第25圖與第20圖相似，其差異在於，除了虛置鰭狀物600A被虛置閘極介電質1002覆蓋(由於遮罩圖案2402)之外，虛置鰭狀物600B也被因為遮罩圖案2404而保持完整的虛置閘極介電質1002的一部分覆蓋。
與關於第21圖的佈局2100相似，在第22圖至第24圖的各個佈局2200~2400中，閘極間隔物圖案的重疊部分可以造成閘極間隔物1100的對應的部分具有比閘極間隔物1100的其它部分大的寬度(沿X方向)，前述其它部分對應於不與遮罩圖案重疊的閘極間隔物的部分。為了清楚說明，呈現較小寬度的閘極間隔物圖案的部分2114以及2116分別由虛線標示，如第22圖、第23圖及第24圖所示。
在本揭露的一態樣中，揭露一種半導體裝置的形成方法。方法包含在基底上方形成第一鰭狀物以及第二鰭狀物。方法包含形成橫跨第一鰭狀物以及第二鰭狀物的第一虛置閘極結構，第一虛置閘極結構包含第一虛置閘極介電質以及設置在第一虛置閘極介電質上方的第一虛置閘極。方法包含以閘極隔離結構取代第一虛置閘極的一部分，第一虛置閘極的前述部分設置在第二鰭狀物上方。方法包含移除第一虛置閘極。方法包含移除在第一鰭狀物周圍的第一虛置閘極介電質的第一部分，同時保持在第二鰭狀物周圍的第一虛置閘極介電質的第二部分完整。方法包含形成橫跨第一鰭狀物以及第二鰭狀物的閘極部件，其中閘極隔離結構與閘極部件相交。
在一實施例中，在基底的第一區域中，第一鰭狀物以及第二鰭狀物沿著相同方向延伸並且彼此相鄰。
在一實施例中，第一鰭狀物被配置作為第一區域中的第一主動通道，且第二鰭狀物被配置作為第一區域中的第一虛置通道。
在一實施例中，前述方法更包含在基底的第二區域中形成第三鰭狀物，第三鰭狀物被配置作為第二主動通道；形成橫跨第三鰭狀物的第二虛置閘極結構，其中第二虛置閘極結構包含第二虛置閘極介電質以及設置在第二虛置閘極介電質上方的第二虛置閘極；在基底的第一區域中形成第四鰭狀物，其中第四鰭狀物被配置作為第二虛置通道，且其中第一虛置閘極結構也橫跨第四鰭狀物；以及在移除第一虛置閘極介電質的第一部分時，移除在第四鰭狀物周圍的第一虛置閘極介電質的第三部分，同時保持在第三鰭狀物周圍的第二虛置閘極介電質完整；其中閘極部件也橫跨第四鰭狀物，且未有閘極隔離結構設置在第四鰭狀物上方。
在一實施例中，具有第一主動通道的第一電晶體包含具有第一厚度的第一閘極介電質，具有第二主動通道的第二電晶體包含具有第二厚度的第二閘極介電質，且第二厚度大於第一厚度。
在一實施例中，形成於第一區域中的電晶體的第一密度大於形成於第二區域中的電晶體的第二密度。
在一實施例中，第一虛置閘極介電質的第一部分設置在第一鰭狀物的頂表面上方，且沿著第一鰭狀物的側壁延伸，且其中第一虛置閘極介電質的第二部分設置在第二鰭狀物的頂表面與閘極隔離結構之間，且沿著第二鰭狀物的側壁延伸。
在一實施例中，前述移除在第一鰭狀物周圍的第一虛置閘極介電質的第一部分的步驟包含形成遮罩，其覆蓋整個第二鰭狀物。
在一實施例中，前述移除在第一鰭狀物周圍的第一虛置閘極介電質的第一部分的步驟更包含形成遮罩，其覆蓋閘極隔離結構。
在一實施例中，閘極部件包含高介電常數介電層以及至少一功函數層。
在本揭露的另一態樣中，揭露一種半導體裝置的形成方法。方法包含在基底上形成沿著第一方向延伸的半導體鰭狀物以及介電質鰭狀物，半導體鰭狀物以及介電質鰭狀物的每一個的各自的中央部分被虛置閘極結構覆蓋，虛置閘極結構包含虛置閘極介電質以及設置在虛置閘極介電質上方的虛置閘極，虛置閘極結構沿著與第一方向垂直的第二方向延伸。方法包含移除設置在介電質鰭狀物上的虛置閘極的一部分，以形成凹口。方法包含以介電材料填充凹口，以形成閘極隔離結構。方法包含移除虛置閘極的剩餘部分。方法包含以遮罩覆蓋在介電質鰭狀物周圍的虛置閘極介電質的第一部分。方法包含移除在半導體鰭狀物周圍的虛置閘極介電質的第二部分，同時使用遮罩保持虛置閘極介電質的第一部分完整。方法包含形成橫跨半導體鰭狀物以及介電質鰭狀物的閘極部件，其中閘極隔離結構穿過閘極部件。
在一實施例中，虛置閘極介電質的第一部分設置在介電質鰭狀物的頂表面與閘極隔離結構之間，且沿著介電質鰭狀物的側壁延伸，且其中虛置閘極介電質的第二部分設置在半導體鰭狀物的頂表面上方，且沿著半導體鰭狀物的側壁延伸。
在一實施例中，遮罩覆蓋閘極隔離結構。
在一實施例中，遮罩覆蓋整個介電質鰭狀物。
在一實施例中，方法更包含形成沿著虛置閘極結構的側壁延伸的閘極間隔物，每一個側壁具有與第一方向平行的表面方向。
在一實施例中，前述移除在半導體鰭狀物周圍的虛置閘極介電質 的第二部分的步驟包含移除橫跨半導體鰭狀物的閘極間隔物的第一部分，同時保持橫跨介電質鰭狀物的閘極間隔物的第二部分完整。
在一實施例中，閘極部件包含高介電常數介電層以及至少一功函數層。
在一實施例中，半導體鰭狀物被配置作為主動通道，介電質鰭狀物被配置作為虛置通道，且其中半導體鰭狀物以及介電質鰭狀物在基底的相同區域中彼此相鄰設置。
在本揭露的又一態樣中，揭露一種半導體裝置。半導體裝置包含沿著第一方向延伸的半導體鰭狀物。半導體裝置包含沿第一方向延伸的介電質鰭狀物。半導體裝置包含設置在介電質鰭狀物上方的閘極隔離結構。半導體裝置包含沿著與第一方向垂直的第二方向延伸的金屬閘極層，其橫跨半導體鰭狀物以及介電質鰭狀物，金屬閘極層與半導體鰭狀物電性耦接，且金屬閘極層被閘極隔離結構以及虛置閘極介電質橫跨，虛置閘極介電質設置在介電質鰭狀物的頂表面與閘極隔離結構之間，且沿著介電質鰭狀物的側壁延伸。
在一實施例中，半導體鰭狀物以及介電質鰭狀物在基底的相同區域中彼此相鄰設置。
以上概述數個實施例之特徵，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的態樣。在本發明所屬技術領域中具有通常知識者應能夠理解，他們能以本發明實施例為基礎，設計或修改其它製程以及結構，以達到與於此介紹的實施例相同之目的及/或優點。在本發明所屬技術領域中具有通常知識者也應能夠理解，此類等效的製程以及結構並未悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神與範圍之下，進行各種改變、 取代以及替換。
300:鰭式場效電晶體裝置
302A、302B:區域
303:分隔物
404A、404B、404C:鰭狀物
600A、600B:虛置鰭狀物
700:隔離區
1002、1022:虛置閘極介電質
1500:閘極隔離結構
2000、2010:閘極部件
2002:閘極介電層
2004:金屬閘極層
2010A、2010B:部分
2012A、2012B:閘極介電層
2014A、2014B:金屬閘極層
2015、2045、2055:主動電晶體
2016、2026、2036、2046、2056:閘極介電質
2025、2035:虛置電晶體
CDA、CDB、CDC、CDD、CDE、CDF、CDG、CDH、CDI、CDJ:臨界尺寸

Claims (10)

  1. 一種半導體裝置的形成方法，包括：在一基底上方形成一第一鰭狀物以及一第二鰭狀物；形成橫跨(straddling)該第一鰭狀物以及該第二鰭狀物的一第一虛置閘極結構，其中該第一虛置閘極結構包括一第一虛置閘極介電質以及設置在該第一虛置閘極介電質上方的一第一虛置閘極；以一閘極隔離結構取代該第一虛置閘極的一部分，其中該第一虛置閘極的該部分設置在該第二鰭狀物上方；移除該第一虛置閘極；移除在該第一鰭狀物周圍的該第一虛置閘極介電質的一第一部分，同時保持在該第二鰭狀物周圍的該第一虛置閘極介電質的一第二部分完整(intact)；以及形成橫跨該第一鰭狀物以及該第二鰭狀物的一閘極部件，其中該閘極隔離結構與該閘極部件相交(intersect)。
  2. 如請求項1所述之半導體裝置的形成方法，其中在該基底的一第一區域中，該第一鰭狀物以及該第二鰭狀物沿著相同方向延伸並且彼此相鄰，其中該第一鰭狀物被配置作為該第一區域中的一第一主動通道，且該第二鰭狀物被配置作為該第一區域中的一第一虛置通道。
  3. 如請求項2所述之半導體裝置的形成方法，更包括：在該基底的一第二區域中形成一第三鰭狀物，該第三鰭狀物被配置作為一第二主動通道；形成橫跨該第三鰭狀物的一第二虛置閘極結構，其中該第二虛置閘極結構包括一第二虛置閘極介電質以及設置在該第二虛置閘極介電質上方的一第二虛置 閘極；在該基底的該第一區域中形成一第四鰭狀物，其中該第四鰭狀物被配置作為一第二虛置通道，且其中該第一虛置閘極結構也橫跨該第四鰭狀物；以及在移除該第一虛置閘極介電質的該第一部分時，移除在該第四鰭狀物周圍的該第一虛置閘極介電質的一第三部分，同時保持在該第三鰭狀物周圍的該第二虛置閘極介電質完整；其中該閘極部件也橫跨該第四鰭狀物，且未有閘極隔離結構設置在該第四鰭狀物上方。
  4. 如請求項3所述之半導體裝置的形成方法，其中具有該第一主動通道的一第一電晶體包含具有一第一厚度的一第一閘極介電質，具有該第二主動通道的一第二電晶體包含具有一第二厚度的一第二閘極介電質，且該第二厚度大於該第一厚度。
  5. 如請求項3所述之半導體裝置的形成方法，其中形成於該第一區域中的電晶體的一第一密度大於形成於該第二區域中的電晶體的一第二密度。
  6. 如請求項1至5任一項所述之半導體裝置的形成方法，其中該第一虛置閘極介電質的該第一部分設置在該第一鰭狀物的一頂表面上方，且沿著該第一鰭狀物的側壁延伸，且其中該第一虛置閘極介電質的該第二部分設置在該第二鰭狀物的一頂表面與該閘極隔離結構之間，且沿著該第二鰭狀物的側壁延伸。
  7. 一種半導體裝置的形成方法，包括：在一基底上形成沿著一第一方向延伸的一半導體鰭狀物以及一介電質鰭狀物，其中該半導體鰭狀物以及該介電質鰭狀物的每一個的各自的中央部分被一 虛置閘極結構覆蓋，該虛置閘極結構包含一虛置閘極介電質以及設置在該虛置閘極介電質上方的一虛置閘極，該虛置閘極結構沿著與該第一方向垂直的一第二方向延伸；移除設置在該介電質鰭狀物上的該虛置閘極的一部分，以形成一凹口(cavity)；以一介電材料填充該凹口，以形成一閘極隔離結構；移除該虛置閘極的一剩餘部分；以一遮罩覆蓋在該介電質鰭狀物周圍的該虛置閘極介電質的一第一部分；移除在該半導體鰭狀物周圍的該虛置閘極介電質的一第二部分，同時使用該遮罩保持該虛置閘極介電質的該第一部分完整；以及形成橫跨該半導體鰭狀物以及該介電質鰭狀物的一閘極部件，其中閘極隔離結構穿過(traverse)閘極部件。
  8. 如請求項7所述之半導體裝置的形成方法，更包括形成沿著該虛置閘極結構的側壁延伸的一閘極間隔物，每個側壁具有與該第一方向平行的一表面方向。
  9. 如請求項8所述之半導體裝置的形成方法，其中移除在該半導體鰭狀物周圍的該虛置閘極介電質的該第二部分的步驟包括移除橫跨該半導體鰭狀物的該閘極間隔物的一第一部分，同時保持橫跨該介電質鰭狀物的該閘極間隔物的一第二部分完整。
  10. 一種半導體裝置，包括：一半導體鰭狀物，沿著一第一方向延伸；一介電質鰭狀物，沿著該第一方向延伸； 一閘極隔離結構，設置在該介電質鰭狀物上方；以及一金屬閘極層，沿著與該第一方向垂直的一第二方向延伸，且橫跨該半導體鰭狀物以及該介電質鰭狀物；其中該金屬閘極層與該半導體鰭狀物電性耦接，且該金屬閘極層被該閘極隔離結構以及一虛置閘極介電質橫跨，該閘極介電質設置在該介電質鰭狀物的一頂表面與該閘極隔離結構之間，且沿著該介電質鰭狀物的側壁延伸。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220068721A1 (en) * 2020-08-31 2022-03-03 Taiwan Semiconductor Manufacturing Co., Ltd. High Voltage Device
US11848373B2 (en) * 2021-04-08 2023-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture
US11855179B2 (en) * 2021-06-03 2023-12-26 Taiwan Semiconductor Manufacturing Company Limited Semiconductor devices and methods of manufacturing thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201445623A (zh) * 2013-05-31 2014-12-01 United Microelectronics Corp 半導體鰭狀結構及其製作方法
TW201807822A (zh) * 2016-08-17 2018-03-01 台灣積體電路製造股份有限公司 半導體元件
TW201913877A (zh) * 2017-08-31 2019-04-01 台灣積體電路製造股份有限公司 可減少漏電流的半導體結構的形成方法
TW201933430A (zh) * 2018-01-17 2019-08-16 南韓商三星電子股份有限公司 製造半導體裝置的方法以及半導體裝置
US20200020794A1 (en) * 2018-07-12 2020-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8980719B2 (en) * 2010-04-28 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for doping fin field-effect transistors
US8853037B2 (en) * 2012-03-14 2014-10-07 GlobalFoundries, Inc. Methods for fabricating integrated circuits
US9590104B2 (en) * 2013-10-25 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Gate device over strained fin structure
US9704751B1 (en) * 2016-02-26 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for fabricating the same
US10256328B2 (en) * 2016-05-18 2019-04-09 International Business Machines Corporation Dummy dielectric fins for finFETs with silicon and silicon germanium channels
US9972495B1 (en) * 2016-12-22 2018-05-15 Globalfoundries Inc. Low-K dielectric spacer for a gate cut
US10083874B1 (en) * 2017-03-23 2018-09-25 Globalfoundries Inc. Gate cut method
US10038079B1 (en) * 2017-04-07 2018-07-31 Taiwan Semicondutor Manufacturing Co., Ltd Semiconductor device and manufacturing method thereof
CN108962822A (zh) * 2017-05-19 2018-12-07 中芯国际集成电路制造(上海)有限公司 半导体装置以及制造方法
US10978351B2 (en) * 2017-11-17 2021-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Etch stop layer between substrate and isolation structure
US10629492B2 (en) * 2018-04-27 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure having a dielectric gate and methods thereof
US11081356B2 (en) * 2018-06-29 2021-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method for metal gate cut and structure thereof
US11101347B2 (en) * 2018-11-29 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Confined source/drain epitaxy regions and method forming same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201445623A (zh) * 2013-05-31 2014-12-01 United Microelectronics Corp 半導體鰭狀結構及其製作方法
TW201807822A (zh) * 2016-08-17 2018-03-01 台灣積體電路製造股份有限公司 半導體元件
TW201913877A (zh) * 2017-08-31 2019-04-01 台灣積體電路製造股份有限公司 可減少漏電流的半導體結構的形成方法
TW201933430A (zh) * 2018-01-17 2019-08-16 南韓商三星電子股份有限公司 製造半導體裝置的方法以及半導體裝置
US20200020794A1 (en) * 2018-07-12 2020-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same

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