CN106158630B - 晶体管的形成方法 - Google Patents
晶体管的形成方法 Download PDFInfo
- Publication number
- CN106158630B CN106158630B CN201510131246.7A CN201510131246A CN106158630B CN 106158630 B CN106158630 B CN 106158630B CN 201510131246 A CN201510131246 A CN 201510131246A CN 106158630 B CN106158630 B CN 106158630B
- Authority
- CN
- China
- Prior art keywords
- stressor layers
- stress
- transistor
- semiconductor substrate
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 67
- 239000010410 layer Substances 0.000 claims abstract description 271
- 239000004065 semiconductor Substances 0.000 claims abstract description 105
- 239000000758 substrate Substances 0.000 claims abstract description 100
- 239000000463 material Substances 0.000 claims abstract description 39
- 239000011229 interlayer Substances 0.000 claims abstract description 28
- 229910052751 metal Inorganic materials 0.000 claims abstract description 21
- 239000002184 metal Substances 0.000 claims abstract description 21
- 239000007772 electrode material Substances 0.000 claims description 59
- 230000006835 compression Effects 0.000 claims description 32
- 238000007906 compression Methods 0.000 claims description 32
- 230000008569 process Effects 0.000 claims description 29
- 238000000137 annealing Methods 0.000 claims description 22
- 230000015572 biosynthetic process Effects 0.000 claims description 19
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 13
- 238000005229 chemical vapour deposition Methods 0.000 claims description 12
- 238000005240 physical vapour deposition Methods 0.000 claims description 12
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 claims description 10
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 9
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 229910004166 TaN Inorganic materials 0.000 claims description 3
- 229910004200 TaSiN Inorganic materials 0.000 claims description 3
- 229910010038 TiAl Inorganic materials 0.000 claims description 3
- 229910010037 TiAlN Inorganic materials 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 229910003468 tantalcarbide Inorganic materials 0.000 claims description 3
- 229910052718 tin Inorganic materials 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- -1 phosphonium ion Chemical class 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910015801 BaSrTiO Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 229910002370 SrTiO3 Inorganic materials 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910001439 antimony ion Inorganic materials 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910001449 indium ion Inorganic materials 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000003701 mechanical milling Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- 239000003190 viscoelastic substance Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7847—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate using a memorization technique, e.g. re-crystallization under strain, bonding on a substrate having a thermal expansion coefficient different from the one of the region
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
一种晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底上形成有伪栅，所述伪栅两侧的半导体衬底内形成有源区和漏区；在所述半导体衬底上形成层间介质层，所述层间介质层的表面与伪栅的顶部表面齐平；去除所述伪栅，形成暴露出半导体衬底表面的凹槽；在所述层间介质层上形成第一应力层，且所述第一应力层填充满凹槽，所述第一应力层对凹槽底部的半导体衬底施加第一应力；去除所述第一应力层，所述凹槽底部的半导体衬底材料记忆部分第一应力；在所述凹槽的侧壁和底部表面上形成栅介质层；在所述栅介质层和层间介质层表面上形成金属栅电极，所述金属栅电极填充满凹槽。本发明的方法提高了晶体管沟道区载流子的迁移率。
Description
技术领域
本发明涉及半导体制作领域，特别涉及一种晶体管的形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件为了达到更高的运算速度、更大的数据存储量、以及更多的功能，半导体器件朝向更高的元件密度、更高的集成度方向发展，因此，互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)晶体管的栅极变得越来越细且长度变得比以往更短。为了获得较好的电学性能，通常需要通过控制载流子迁移率来提高半导体器件性能。该技术的一个关键要素是控制晶体管沟道中的应力。比如适当控制应力，提高了载流子(n-沟道晶体管中的电子，p-沟道晶体管中的空穴)迁移率，就能提高驱动电流。因而应力可以极大地提高晶体管的性能。
应力衬垫技术在NMOS晶体管上形成张应力衬垫层(tensile stress liner)，在PMOS晶体管上形成压应力衬垫层(compressive stress liner)，从而增大了PMOS晶体管和NMOS晶体管的驱动电流，提高了电路的响应速度。据研究，使用双应力衬垫技术的集成电路能够带来24％的速度提升。
因为硅、锗具有相同的晶格结构，即“金刚石”结构，在室温下，锗的晶格常数大于硅的晶格常数，所以在PMOS晶体管的源、漏区形成硅锗(SiGe)，可以引入硅和锗硅之间晶格失配形成的压应力，进一步提高压应力，提高PMOS晶体管的性能。相应地，在NMOS晶体管的源、漏区形成碳硅(CSi)可以引入硅和碳硅之间晶格失配形成的拉应力，进一步提高拉应力，提高NMOS晶体管的性能。
现有技术中，晶体管的形成方法包括：提供半导体衬底，在所述半导体衬底内形成浅沟槽隔离区，所述半导体衬底表面上形成有栅介质层，所述栅介质层上形成有栅电极层，所述栅电极的两侧侧壁表面上形成有侧墙；以所述侧墙为掩膜，刻蚀栅电极两侧的半导体衬底，在栅电极两侧的半导体衬底内形成开口；在所述开口内填充满硅锗或碳硅，形成源/漏区。
然后现有技术在晶体管的源漏区域形成锗硅或碳硅的方法对晶体管沟槽去施加的应力仍比较有限。
发明内容
本发明解决的问题是怎样提高施加在晶体管的应力的大小。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底上形成有伪栅，所述伪栅两侧的半导体衬底内形成有源区和漏区；在所述半导体衬底上形成层间介质层，所述层间介质层的表面与伪栅的顶部表面齐平；去除所述伪栅，形成暴露出半导体衬底表面的凹槽；在所述层间介质层上形成第一应力层，且所述第一应力层填充满凹槽，所述第一应力层对凹槽底部的半导体衬底施加第一应力；去除所述第一应力层，所述凹槽底部的半导体衬底材料记忆部分第一应力；去除所述第一应力层后，在所述凹槽的侧壁和底部表面上形成栅介质层；在所述栅介质层和层间介质层表面上形成第一栅电极材料层；在所述第一栅电极材料层上形成第二应力层，所述第二应力层与第一应力层的应力性质相同，所述第二应力层对凹槽底部的半导体衬底施加第二应力；去除所述第二应力层，所述凹槽底部的半导体衬底记忆部分第二应力；去除第二应力层后，在第一栅电极材料层上形成第二栅电极材料层；平坦化去除层间介质层上的第一栅电极材料层和第二栅电极材料层，在所述栅介质层表面上形成金属栅电极。
可选的，所述晶体管为NMOS晶体管，所述第一应力层施加的第一应力为压应力，第二应力层施加的第二应力为压应力。
可选的，所述压应力的第一应力的大小为1GPa～3GPa，所述压应力的第二应力的大小为0.8GPa～2GPa。
可选的，所述第一应力层和第二应力层的材料为压应力的类金刚石薄膜或者压应力的氮化硅薄膜。
可选的，所述压应力的类金刚石薄膜的形成工艺为物理气相沉积或化学气相沉积工艺。
可选的，所述压应力的氮化硅薄膜的形成工艺为化学气相沉积工艺。
可选的，所述晶体管为PMOS晶体管，所述第一应力层施加的第一应力为拉应力，第二应力层施加的第二应力为拉应力。
可选的，所述拉应力的第一应力的大小为1GPa～3GPa，所述拉应力的第二应力的大小为为0.8GPa～2GPa。
可选的，所述第一应力层和第二应力层的材料为拉应力的类金刚石薄膜或者拉应力的氮化硅薄膜。
可选的，所述拉应力的类金刚石薄膜的形成工艺为物理气相沉积或化学气相沉积工艺。
可选的，所述拉应力的氮化硅薄膜的形成工艺为化学气相沉积工艺。
可选的，所述源区和漏区为硅锗源区和漏区或者碳硅源区和漏区。
可选的，在形成第一应力层后，进行第一退火，所述第一退火的温度为900～1100℃，时间为1s～30s。
可选的，在形成第一应力层后，进行第二退火，所述第二退火的温度为1100～1300℃，时间为30ms～1s。
可选的，所述第一栅电极材料层与第二栅电极材料层的材料相同或不相同。
可选的，所述第一栅电极材料层的材料为W、Al、Cu、Ti、Ag、Au、Pt、Ni、TiN、TaN、TiAl、TaC、TaSiN或TiAlN中的一种或几种的组合。
可选的，所述第二栅电极材料层的材料为W、Al或Cu。
可选的，所述第一栅电极材料层未填充满凹槽，所述第一栅电极材料层的厚度为10nm～40nm。
本发明还提供一种晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底上形成有伪栅，所述伪栅两侧的半导体衬底内形成有源区和漏区；在所述半导体衬底上形成层间介质层，所述层间介质层的表面与伪栅的顶部表面齐平；去除所述伪栅，形成暴露出半导体衬底表面的凹槽；在所述层间介质层上形成第一应力层，且所述第一应力层填充满凹槽，所述第一应力层对凹槽底部的半导体衬底施加第一应力；去除所述第一应力层，所述凹槽底部的半导体衬底材料记忆部分第一应力；在所述凹槽的侧壁和底部表面上形成栅介质层；在所述栅介质层和层间介质层表面上形成金属栅电极，所述金属栅电极填充满凹槽。
可选的，所述第一应力层施加的第一应力为拉应力或压应力。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的晶体管的形成方法，去除所述伪栅，形成暴露出半导体衬底表面的凹槽后；在所述层间介质层上形成第一应力层，且所述第一应力层填充满凹槽，所述第一应力层对凹槽底部的半导体衬底施加第一应力；去除所述第一应力层，所述凹槽底部的半导体衬底材料记忆部分第一应力；在所述凹槽的侧壁和底部表面上形成栅介质层；在所述栅介质层和层间介质层表面上形成金属栅电极，所述金属栅电极填充满凹槽。晶体管工作时，由于金属栅电极(凹槽底部的)半导体衬底记忆有部分第一应力，记忆的第一应力能提高沟道区载流子的迁移率，从而提高了晶体管的性能。
本发明一种晶体管的形成方法，在去除所述伪栅，形成暴露出半导体衬底表面的凹槽后，在所述层间介质层上形成第一应力层，且所述第一应力层填充满凹槽，所述第一应力层对凹槽底部的半导体衬底施加第一应力，去除第一应力层后，凹槽底部的半导体衬底会记忆部分的第一应力，接着，在所述栅介质层和层间介质层表面上形成第一栅电极材料层，在所述第一栅电极材料层上形成第二应力层，所述第二应力层与第一应力层的应力性质相同，所述第二应力层对凹槽底部的半导体衬底施加第二应力，在去除第二应力层后，凹槽底部的半导体衬底会记忆部分第二应力。本发明通过先后形成第一应力层和第二应力层，在形成金属栅电极后，使得金属栅电极底部的半导体衬底中记忆了部分第一应力和第二应力，在晶体管工作时提高了载流子的迁移率；
并且，形成第一应力层后，还要形成第二应力层的目的是：补偿第一应力层去除过程中以及形成栅介质层以及第一栅电极材料层的过程中凹槽底部的半导体衬底中记忆的第一应力的损失，以使得凹槽底部的半导体衬底记忆更大的应力，以进一步提高沟道区载流子的迁移率；
另外，形成第一栅电极材料层的目的是：所述第一栅电极材料层可以用于形成金属栅电极的一部分；第一栅电极材料层还可以作为去除第二应力层时的停止层，在形成第一栅电极材料层后形成第二应力层，第二应力层能向凹槽底部的半导体衬底施加合适的第二应力的同时，在去除第二应力层时能防止刻蚀过程对栅介质层的损伤。
进一步，在形成第一应力层后，进行第一退火，第一退火的温度为900～1100℃，时间为1s～30s，通过第一退火，凹槽底部的半导体衬底能够更好的记忆第一应力以及记忆更大的第一应力。
进一步，在形成第二应力层后，进行第二退火，第二退火的温度为1100～1300℃，时间为30ms～1s，通过第二退火，凹槽底部的半导体衬底能够更好的记忆第二应力以及记忆更大的第二应力。
附图说明
图1～图9为本发明实施例晶体管的形成过程的剖面结构示意图。
具体实施方式
如背景技术所言，现有技术形成的晶体管施加在沟道区的应力仍比较有限，对沟道区载流子的迁移率的提升也比较有限。
为此，本发明提供了一种晶体管的形成方法，在去除所述伪栅，形成暴露出半导体衬底表面的凹槽后，在所述层间介质层上形成第一应力层，且所述第一应力层填充满凹槽，所述第一应力层对凹槽底部的半导体衬底施加第一应力，去除第一应力层后，凹槽底部的半导体衬底会记忆部分的第一应力，接着，在所述栅介质层和层间介质层表面上形成第一栅电极材料层，在所述第一栅电极材料层上形成第二应力层，所述第二应力层与第一应力层的应力性质相同，所述第二应力层对凹槽底部的半导体衬底施加第二应力，在去除第二应力层后，凹槽底部的半导体衬底会记忆部分第二应力。本发明通过先后形成第一应力层和第二应力层，在形成金属栅电极后，使得金属栅电极底部的半导体衬底中记忆了部分第一应力和第二应力，在晶体管工作时提高了载流子的迁移率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图1～图9为本发明实施例晶体管的形成过程的剖面结构示意图。
参考图1，提供半导体衬底201，所述半导体衬底201上形成有伪栅202，所述伪栅202两侧的半导体衬底内形成有源区和漏区。
所述半导体衬底201的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。所述半导体衬底201还可以根据设计需求注入一定的掺杂离子以改变电学参数。
在所述半导体衬底201内还形成有浅沟槽隔离结构(图中未示出)，所述浅沟槽隔离结构用于隔离不同的晶体管，防止不同晶体管之间电学连接，所述浅沟槽隔离结构的材料可以为氧化硅、氮化硅、氮氧化硅其中的一种或几种的组合。
所述伪栅202作为牺牲栅极，后续去除伪栅202后，在伪栅202对应的位置形成凹槽。
一实施例中，所述伪栅202的材料可以为多晶硅、无定形硅、无定形碳或其他合适的材料。
一实施例中，所述伪栅202可以为单层或多层(大于等于)堆叠结构。
本实施例中，所述伪栅202包括氧化硅层和位于氧化硅层上的多晶硅层。
所述源区和漏区包括浅掺杂区205和深掺杂区204，所述深掺杂区204的深度大于浅掺杂区205的深度。
在一实施例中，所述浅掺杂区205和深掺杂区204通过离子注入工艺形成，具体过程为：在形成伪栅202，以所述伪栅202为掩膜，进行第一离子注入，在伪栅202两侧的半导体衬底201内形成浅掺杂区205；在所述伪栅202的两侧侧壁表面上形成侧墙203；以所述伪栅202和侧墙203为掩膜，进行第二离子注入，在所述伪栅202和侧墙203两侧的半导体衬底201内形成深掺杂区204。
所述浅掺杂区205和深掺杂区204中掺杂离子的类型相同，具体的，当形成N型的晶体管时，所述浅掺杂区205和深掺杂区204中掺杂离子类型为N型的杂质离子，所述N型的杂质离子为磷离子、砷离子、锑离子中的一种或几种的组合；当形成P型的晶体管时，所述浅掺杂区205和深掺杂区204中掺杂离子类型为P型的杂质离子，所述P型杂质离子为硼离子、镓离子或铟离子中的一种或几种的组合。
在另一实施例中，所述源区和漏区为硅锗源区和漏区或碳硅源区和漏区，源区和漏区形成的具体过程为：在形成伪栅202后，以所述伪栅202为掩膜，进行第一离子注入，在所述伪栅202两侧的半导体衬底201内形成浅掺杂区205；形成浅掺杂区205后，在所述伪栅202两侧侧壁表面上形成侧墙203；以所述伪栅202和侧墙203为掩膜，刻蚀侧墙203两侧的半导体衬底201，在所述侧墙203两侧的半导体衬底201形成开口；在所述开口中填充硅锗或碳硅，所述硅锗或碳硅中掺杂有杂质离子形成深掺杂区。
当形成N型的晶体管时，所述源区和漏区为碳硅源区和漏区，碳硅源区和漏区向N型的晶体管的沟道区施加拉应力，所述浅掺杂区、硅锗源区和漏区掺杂的杂质离子为N型的杂质离子。
当形成P型的晶体管时，所述源区和漏区为硅锗源区和漏区，硅锗源区和漏区向P型的晶体管的沟道区施加压应力，所述浅掺杂区、硅锗源区和漏区掺杂的杂质离子为P型的杂质离子。
参考图2，在所述半导体衬底201上形成层间介质层206，所述层间介质层206的表面与伪栅202的顶部表面齐平。
所述层间介质层206的材料为氧化硅或其他合适的材料。
参考图3，去除所述伪栅202(参考图2)，形成暴露出半导体衬底201表面的凹槽207。
去除所述伪栅202可以采用湿法刻蚀、干法刻蚀或者两者相结合的工艺。
本实施例中，去除所述伪栅202的过程：包括去除伪栅202中的多晶硅层和氧化硅层，使得形成的凹槽207直接暴露出半导体衬底201的表面，后续形成的第一应力层可以直接与凹槽207底部的半导体衬底201接触，使得第一应力层对凹槽207底部的半导体衬底201的施加的有效的第一应力较大，在去除第一应力层后，凹槽207底部的半导体衬底201记忆的第一应力的大小也更大。
参考图4，在所述层间介质层206上形成第一应力层208，且所述第一应力层208填充满凹槽207(参考图3)，所述第一应力层208对凹槽底部的半导体衬底201施加第一应力。
根据形成的晶体管的类型，所述第一应力层208的施加的第一应力的类型不相同。
在一实施例中，当所述晶体管为NMOS晶体管时，所述第一应力层施加的第一应力为压应力，后续去除第一应力层后，凹槽底部的半导体衬底中记忆的第一应力为压应力，NMOS晶体管工作时，有利于提高沟道区中电子的迁移率，所述压应力的第一应力的大小为1GPa～3GPa，可以为1.2GPa、1.5GPa、1.8GPa、2GPa、2.3GPa、2.5GPa、2.8GPa。
所述第一应力层为压应力的类金刚石薄膜或者压应力的氮化硅薄膜。
所述压应力的类金刚石薄膜的形成工艺可以为物理气相沉积或化学气相沉积工艺。
所述压应力的氮化硅薄膜的形成工艺可以为化学气相沉积工艺。
在另一实施例中，所述晶体管为PMOS晶体管时，所述第一应力层施加的第一应力为拉应力，后续去除第一应力层后，凹槽底部的半导体衬底中记忆的第一应力为拉应力，PMOS晶体管工作时，有利于提高沟道区中空隙的迁移率，所述拉应力的第一应力的大小为0.8GPa～2GPa、可以为1GPa、1.2GPa、1.4GPa、1.5GPa、1.6GPa、1.8GPa、1.9GPa。
所述第一应力层和第二应力层的材料为拉应力的类金刚石薄膜或者拉应力的氮化硅薄膜。
所述拉应力的类金刚石薄膜的形成工艺可以为物理气相沉积或化学气相沉积工艺。
所述拉应力的氮化硅薄膜的形成工艺可以为化学气相沉积工艺。
在其他实施例中，在形成第一应力层后，进行第一退火，通过第一退火，凹槽底部的半导体衬底能够更好的记忆第一应力以及记忆更大的第一应力，并且通过第一退火可以增加第一应力层的密度，从而使得第一应力层能够提供更大的应力。在一实施例中，所述第一退火工艺为采用尖峰退火或快速热退火，所述第一退火的温度为900～1100℃，可以为920℃、950℃、970℃、990℃、1000℃，时间为1s～30s，可以为2s、4s、6s、8s、10s、15s、20s、25s、28s，在使得凹槽底部的半导体衬底能更好的记忆第一应力的同时，降低第一应力层中的沉积缺陷对凹槽底部的半导体衬底的影响。
参考图5，去除所述第一应力层208(参考图4)，所述凹槽底部的半导体衬底201材料记忆部分第一应力；在所述凹槽207的侧壁和底部表面上形成栅介质层209。
去除所述第一应力层208采用湿法刻蚀工艺。
由于(硅基)半导体衬底201为粘弹性材料，因而在退火之后，当上层的高应力层全部或部分去除后，对应力导致的变形具有一定的形变记忆，半导体衬底材料的形变基本可以得以保留。图5中虚线圈出的区域210表示该区域的半导体衬底的应力与周围的半导体衬底的应力不同。
所述栅介质层209的材料为高K介电材料，栅介质层209的材料为HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3或BaSrTiO一种或几种的组合。
参考图6，在所述栅介质层209和层间介质层206表面上形成第一栅电极材料层211。
所述第一栅电极材料层211后续用于形成金属栅电极的一部分，所述第一栅电极材料层211未填充满凹槽，后续在第一栅电极材料层上形成第二应力层，使得第二应力层与凹槽底部的半导体衬底的距离较近，有利于第二应力层向凹槽底部的半导体衬底施加第二应力，另外第一栅电极材料层211还可以作为后续去除第二应力层时的停止层，在形成第一栅电极材料层211后形成第二应力层，第二应力层能向凹槽底部的半导体衬底施加合适的第二应力的同时，在去除第二应力层时能防止刻蚀过程对栅介质层209的损伤。
所述第一栅电极材料层211的材料为W、Al、Cu、Ti、Ag、Au、Pt、Ni、TiN、TaN、TiAl、TaC、TaSiN或TiAlN中的一种或几种的组合。
在一实施例中，所述第一栅电极材料层211的厚度为10nm～40nm。
参考图7，在所述第一栅电极材料层211上形成第二应力层212，所述第二应力层212与第一应力层208(图4所示)的应力性质相同，所述第二应力层212对凹槽底部的半导体衬底201施加第二应力。
所述第二应力层212与第一应力层208的应力类型相同，形成第二应力层212的目的是：补偿第一应力层去除过程中以及形成栅介质层209以及第一栅电极材料层211的过程中凹槽底部的半导体衬底中记忆的第一应力的损失，以使得凹槽底部的半导体衬底(图7所示的210区域)记忆更大的应力，以进一步提高沟道区载流子的迁移率。
在一实施例中，所述晶体管为NMOS晶体管，所述第一应力层施加的第一应力为压应力，第二应力层212施加的第二应力为压应力。
研究发现，压应力的第二应力过大的话容易造成底部的栅介质层209的破裂，压应力的第二应力过小的话，则对应力的补偿效果非常有限，本实施例中，所述第二应力的大小为0.8GPa～2GPa，第二应力层的材料为压应力的类金刚石薄膜或者压应力的氮化硅薄膜。
在另一实施例中，所述晶体管为PMOS晶体管，所述第一应力层施加的第一应力为拉应力，第二应力层施加的第二应力为拉应力。
研究发现，拉应力的第二应力过大的话容易造成底部的栅介质层209的破裂，拉应力的第二应力过小的话，则对应力的补偿效果非常有限，所述第二应力的大小为0.8GPa～2GPa。第二应力层的材料为拉应力的类金刚石薄膜或者拉应力的氮化硅薄膜。
为了使凹槽底部的半导体衬底能够更好的记忆第二应力以及记忆更大的第二应力，在形成第二应力层后，进行第二退火。在一实施例中，所述第二退火为激光退火，所述第二退火的温度为1100～1300℃，可以为1150℃、1200℃、1220℃、1250℃、1280℃，时间为30ms～1s，可以为35ms、40ms、45ms、50ms、100ms、200ms、300ms、400ms、500ms、600ms、700ms、800ms、900ms。
参考图8，去除所述第二应力层212(参考图7)，所述凹槽底部的半导体衬底记忆部分第二应力；去除第二应力层后，在第一栅电极材料层211上形成第二栅电极材料层213。
去除所述第二应力层212采用湿法刻蚀工艺或其他合适的工艺。
所述第二栅电极材料层213后续用于形成金属栅电极的一部分，所述第二栅电极材料层213的材料与第一栅电极材料层211的材料相同或不相同。
在一实施例中，所述第二栅电极材料层213的材料为W、Al或Cu。
参考图9，平坦化去除层间介质层206上的第一栅电极材料层211和第二栅电极材料层213，在所述栅介质层209表面上形成金属栅电极。
平坦化去除层间介质层206上的第一栅电极材料层211和第二栅电极材料层213的工艺为化学机械研磨工艺。
形成金属栅电极包括位于栅介质层表面上的第一栅电极材料层211和位于第一栅电极材料层211上的第二栅电极材料层213。
本发明另一实施例还提供了一种晶体管的形成方法，包括：
提供半导体衬底，所述半导体衬底上形成有伪栅，所述伪栅两侧的半导体衬底内形成有源区和漏区；
在所述半导体衬底上形成层间介质层，所述层间介质层的表面与伪栅的顶部表面齐平；
去除所述伪栅，形成暴露出半导体衬底表面的凹槽；
在所述层间介质层上形成第一应力层，且所述第一应力层填充满凹槽，所述第一应力层对凹槽底部的半导体衬底施加第一应力；
去除所述第一应力层，所述凹槽底部的半导体衬底材料记忆部分第一应力；
在所述凹槽的侧壁和底部表面上形成栅介质层；
在所述栅介质层和层间介质层表面上形成金属栅电极，所述金属栅电极填充满凹槽。
具体的，所述第一应力层施加的第一应力为拉应力或压应力。
所述栅电极的形成过程为：形成覆盖所述层间介质层和栅介质层表面的栅电极材料层，所述栅电极材料层填充满凹槽；平坦化去除层间介质层表面上的栅电极材料层，在所述栅介质层表面上形成金属栅电极，所述金属栅电极填充满凹槽。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有伪栅，所述伪栅两侧的半导体衬底内形成有源区和漏区；
在所述半导体衬底上形成层间介质层，所述层间介质层的表面与伪栅的顶部表面齐平；
去除所述伪栅，形成暴露出半导体衬底表面的凹槽；
在所述层间介质层上形成第一应力层，且所述第一应力层填充满凹槽，所述第一应力层对凹槽底部的半导体衬底施加第一应力；
去除所述第一应力层，所述凹槽底部的半导体衬底材料记忆部分第一应力；
去除所述第一应力层后，在所述凹槽的侧壁和底部表面上形成栅介质层；
在所述栅介质层和层间介质层表面上形成第一栅电极材料层，所述第一栅电极材料层未填充满凹槽；
在所述第一栅电极材料层上形成第二应力层，所述第二应力层与第一应力层的应力性质相同，所述第二应力层对凹槽底部的半导体衬底施加第二应力；
去除所述第二应力层，所述凹槽底部的半导体衬底记忆部分第二应力；
去除第二应力层后，在第一栅电极材料层上形成第二栅电极材料层；
平坦化去除层间介质层上的第一栅电极材料层和第二栅电极材料层，在所述栅介质层表面上形成金属栅电极。
2.如权利要求1所述的晶体管的形成方法，其特征在于，所述晶体管为NMOS晶体管，所述第一应力层施加的第一应力为压应力，第二应力层施加的第二应力为压应力。
3.如权利要求2所述的晶体管的形成方法，其特征在于，所述压应力的第一应力的大小为1GPa～3GPa，所述压应力的第二应力的大小为0.8GPa～2GPa。
4.如权利要求3所述的晶体管的形成方法，其特征在于，所述第一应力层和第二应力层的材料为压应力的类金刚石薄膜或者压应力的氮化硅薄膜。
5.如权利要求4所述的晶体管的形成方法，其特征在于，所述压应力的类金刚石薄膜的形成工艺为物理气相沉积或化学气相沉积工艺。
6.如权利要求4所述的晶体管的形成方法，其特征在于，所述压应力的氮化硅薄膜的形成工艺为化学气相沉积工艺。
7.如权利要求1所述的晶体管的形成方法，其特征在于，所述晶体管为PMOS晶体管，所述第一应力层施加的第一应力为拉应力，第二应力层施加的第二应力为拉应力。
8.如权利要求7所述的晶体管的形成方法，其特征在于，所述拉应力的第一应力的大小为1GPa～3GPa，所述拉应力的第二应力的大小为0.8GPa～2GPa。
9.如权利要求8所述的晶体管的形成方法，其特征在于，所述第一应力层和第二应力层的材料为拉应力的类金刚石薄膜或者拉应力的氮化硅薄膜。
10.如权利要求9所述的晶体管的形成方法，其特征在于，所述拉应力的类金刚石薄膜的形成工艺为物理气相沉积或化学气相沉积工艺。
11.如权利要求9所述的晶体管的形成方法，其特征在于，所述拉应力的氮化硅薄膜的形成工艺为化学气相沉积工艺。
12.如权利要求1所述的晶体管的形成方法，其特征在于，所述源区和漏区为硅锗源区和漏区或者碳硅源区和漏区。
13.如权利要求1所述的晶体管的形成方法，其特征在于，在形成第一应力层后，进行第一退火，所述第一退火的温度为900～1100℃，时间为1s～30s。
14.如权利要求1所述的晶体管的形成方法，其特征在于，在形成第二应力层后，进行第二退火，所述第二退火的温度为1100～1300℃，时间为30ms～1s。
15.如权利要求1所述的晶体管的形成方法，其特征在于，所述第一栅电极材料层与第二栅电极材料层的材料相同或不相同。
16.如权利要求15所述的晶体管的形成方法，其特征在于，所述第一栅电极材料层的材料为W、Al、Cu、Ti、Ag、Au、Pt、Ni、TiN、TaN、TiAl、TaC、TaSiN或TiAlN中的一种或几种的组合。
17.如权利要求15所述的晶体管的形成方法，其特征在于，所述第二栅电极材料层的材料为W、Al或Cu。
18.如权利要求1所述的晶体管的形成方法，其特征在于，所述第一栅电极材料层未填充满凹槽，所述第一栅电极材料层的厚度为10nm～40nm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510131246.7A CN106158630B (zh) | 2015-03-24 | 2015-03-24 | 晶体管的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510131246.7A CN106158630B (zh) | 2015-03-24 | 2015-03-24 | 晶体管的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106158630A CN106158630A (zh) | 2016-11-23 |
| CN106158630B true CN106158630B (zh) | 2019-07-02 |
Family
ID=57339224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510131246.7A Active CN106158630B (zh) | 2015-03-24 | 2015-03-24 | 晶体管的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106158630B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110391185B (zh) * | 2018-04-17 | 2021-08-03 | 联华电子股份有限公司 | 制作半导体元件的方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102623405A (zh) * | 2011-01-30 | 2012-08-01 | 中国科学院微电子研究所 | 一种形成半导体结构的方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060099765A1 (en) * | 2004-11-11 | 2006-05-11 | International Business Machines Corporation | Method to enhance cmos transistor performance by inducing strain in the gate and channel |
| DE102009055392B4 (de) * | 2009-12-30 | 2014-05-22 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Halbleiterbauelement und Verfahren zur Herstellung des Halbleiterbauelements |
| CN102446761B (zh) * | 2010-09-30 | 2015-07-15 | 中国科学院微电子研究所 | 半导体结构的制造方法 |
-
2015
- 2015-03-24 CN CN201510131246.7A patent/CN106158630B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102623405A (zh) * | 2011-01-30 | 2012-08-01 | 中国科学院微电子研究所 | 一种形成半导体结构的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106158630A (zh) | 2016-11-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11004847B2 (en) | Semiconductor device and fabricating the same | |
| US10833084B2 (en) | Semiconductor device and fabricating the same | |
| US10693009B2 (en) | Structure of S/D contact and method of making same | |
| US9978835B2 (en) | Semiconductor device including nanowire transistor | |
| US10158001B2 (en) | Heterogeneous source drain region and extension region | |
| JP5669954B2 (ja) | 高Ｋ／金属ゲートＭＯＳＦＥＴを有するＶｔ調整及び短チャネル制御のための構造体及び方法。 | |
| CN103311185B (zh) | 制造混合高k/金属栅堆叠件的方法 | |
| JP5178152B2 (ja) | 相補型半導体装置及びその製造方法 | |
| CN104916542B (zh) | 半导体器件的结构及其制造方法 | |
| US20160351569A1 (en) | Semiconductor device and method for manufacturing the same | |
| US9847329B2 (en) | Structure of fin feature and method of making same | |
| US20140353717A1 (en) | Silicon-on-nothing transistor semiconductor structure with channel epitaxial silicon region | |
| US20140210011A1 (en) | Dual Silicide Process | |
| US20140027818A1 (en) | Gate Recessed FDSOI Transistor with Sandwich of Active and Etch Control Layers | |
| US9437679B2 (en) | Semi-conductor device with epitaxial source/drain facetting provided at the gate edge | |
| KR20220084037A (ko) | 고급 로직 동작을 위한 전하 트랩 tfet 반도체 디바이스 제조 방법 | |
| KR20140121617A (ko) | 반도체 장치 및 그 제조 방법 | |
| CN106158630B (zh) | 晶体管的形成方法 | |
| KR102384865B1 (ko) | 반도체 소자 제조 방법 | |
| JP4888385B2 (ja) | 半導体装置及びその製造方法 | |
| US10497797B2 (en) | Semiconductor structure and manufacturing method thereof | |
| US9543297B1 (en) | Fin-FET replacement metal gate structure and method of manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |