KR100919808B1 - 반도체소자의 텅스텐막 형성방법 - Google Patents

반도체소자의 텅스텐막 형성방법

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Abstract

본 발명의 텅스텐막 형성방법은, 기판 위에 비정질상의 장벽금속막을 형성하는 단계와, 장벽금속막 위에 SiH4 환원반응을 이용하여 텅스텐 핵생성층을 형성하는 단계와, 그리고 텅스텐 핵생성층과의 H2 환원반응을 이용하여 텅스텐막을 형성하는 단계를 포함한다.

Description

반도체소자의 텅스텐막 형성방법{Method of fabricating tungsten layer in semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 낮은 저항을 갖는 반도체소자의 텅스텐막 형성방법을 제공하는 것이다.
최근 반도체소자의 배선막으로서 기존의 알루미늄(Al)막보다는 저항특성이 상대적으로 우수한 텅스텐(W)막을 주로 사용하고 있다. 예컨대 디램(DRAM; Dynamic Random Memory)에서 텅스텐(W)막은 비트라인으로 사용되고, 또한 상하부막의 전기적 연결을 위한 컨택플러그로도 사용되고 있다. 그런데 최근 반도체소자의 집적도가 더욱 더 증가함에 따라 텅스텐(W)막의 저항 감소가 더욱 더 요구되고 있는 실정이다.
일반적으로 저저항의 텅스텐(W)막을 형성하는 방법으로 두 가지가 주로 사용된다. 하나는, SiH4 환원반응을 이용하는 방법이고, 다른 하나는 B2H6 환원반응을 이용하는 방법이다. 구체적으로 SiH4 환원반응을 이용하는 방법은, 하부막 위에 장벽금속막을 증착한 후에, SiH4 환원반응을 유도하여 장벽금속막 위에 텅스텐 핵생성층(nucleation layer)을 형성하며, 이어서 H2 환원반응을 유도하여 벌크 텅스텐막을 형성하는 방법이다. B2H6 환원반응을 이용하는 방법은, 하부막 위에 장벽금속막을 증착한 후에, B2H6 환원반응을 유도하여 장벽금속막 위에 텅스텐 핵생성층을 형성하며, 이어서 H2 환원반응을 유도하여 벌크 텅스텐막을 형성하는 방법이다.
SiH4 환원반응을 이용하는 경우 텅스텐 핵생성층은 α상을 갖는 반면에, B2H6 환원반응을 이용하는 경우 텅스텐 핵생성층은 β상 또는 비정질상을 갖는다. 텅스텐 핵생성층이 β상 또는 비정질상을 갖는 상태에서, 후속의 H2 환원반응을 이용한 벌크 텅스텐막 증착시 형성되는 텅스텐막은 α상을 갖는다. 이와 같이 서로 다른 상을 가짐에 따라, 텅스텐막 증착시 핵생성을 위한 인큐베이션(incubation) 시간이 증가하여 핵 생성 사이트(site)의 수가 적어지고, 따라서 최종적으로 형성되는 텅스텐막의 결정립(grain) 크기가 증가하여 결정립 경계에서의 스캐터링(garin-boundary scattering)이 감소하게 되고, 그 결과 텅스텐막의 비저항(resistivity)는 감소하게 된다. 따라서 저저항의 텅스텐막을 형성하는 방법으로 최근에는 B2H6 환원반응을 이용하고자 하는 시도 및 연구가 활발하게 이루어지고 있다.
그런데 B2H6 환원반응을 이용하여 저저항의 텅스텐막을 형성하는 경우, B2H6 환원반응에 의한 텅스텐 핵생성층 형성시 보론(B)이 하부, 특히 기판 내로 침투할 수 있으며, 이에 따라 활성영역에서의 접합에 영향을 끼쳐 누설전류가 증가되는 현상이 발생될 수 있다. 또한 보론(B)이 텅스텐 핵생성층과 하부의 장벽금속막의 계면에 잔존하여 접착(adhesion) 불량을 유도할 수 있으며, 이에 따라 텅스텐막이 떨어지는 필링(peeling) 현상이 발생될 수 있다.
본 발명이 해결하고자 하는 과제는, 위에서 기술한 바와 같은 보론(B)에 의한 여러 가지 문제점들이 생기는 것을 억제하면서 텅스텐막이 낮은 저항을 갖도록 하는 텅스텐막 형성방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 텅스텐막 형성방법은, 기판 위에 비정질상의 장벽금속막을 형성하는 단계와, 장벽금속막 위에 SiH4 환원반응을 이용하여 텅스텐 핵생성층을 형성하는 단계와, 그리고 텅스텐 핵생성층과의 H2 환원반응을 이용하여 텅스텐막을 형성하는 단계를 포함한다.
장벽금속막은 텅스텐나이트라이드(WN)막으로 형성할 수 있다.
일 예에서, 텅스텐나이트라이드(WN)막은 물리기상증착(PVD)방법을 사용하여 형성할 수 있다. 물리기상증착(PVD)방법을 이용한 텅스텐나이트라이드(WN)막 형성은 텅스텐(W)에 대한 나이트로전(N)의 함량을 30% 내지 40%로 설정하여 수행할 수 있다.
다른 예에서, 텅스텐나이트라이드(WN)막은 화학기상증착(CVD)방법 또는 원자층증착(ALD)방법을 사용하여 수행할 수 있다. 화학기상증착(CVD)방법 또는 원자층증착(ALD)방법을 사용한 텅스텐나이트라이드(WN)막 형성은 300℃ 내지 459℃의 온도범위에서 수행할 수 있다.
SiH4 환원반응을 이용한 텅스텐 핵생성층 형성은, WF6 가스 및 SiH4 가스를 사용하여 수행할 수 있다.
H2 환원반응을 이용한 텅스텐막 형성은 WF6 가스 및 H2 가스를 사용하여 수행할 수 있다.
본 발명에 따르면, B2H6 환원반응을 이용하지 않으므로 텅스텐막 형성과정에서 보론(B)이 하부로 확산함으로 인해 발생하는 문제가 방지되며, 장벽금속막을 비정질상으로 형성한 후에 SiH4 환원반응을 이용한 텅스텐 핵생성층을 형성함으로써 낮은 비저항을 갖는 텅스텐막을 형성할 수 있다는 이점이 제공된다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 텅스텐막 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 4는 본 발명에 따른 텅스텐막 형성방법에 의해 형성된 텅스텐막의 결정립 크기를 다른 조건에서 형성된 텅스텐막의 결정립 크기와 비교하기 위해 나타내 보인 사진들이다.
도 5는 장벽금속막 종류에 따라 B2H6 환원반응을 이용한 경우와 SiH4 환원반응을 이용한 경우에서의 비저항 차이를 나타내 보인 그래프이다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 텅스텐막 형성방법을 설명하기 위하여 나타내 보인 단면도들이다. 먼저 도 1에 나타낸 바와 같이, 실리콘기판과 같은 기판(110) 위에 장벽금속막(130)을 형성한다. 도시된 바와 같이, 기판(110)과 장벽금속막(130) 사이에는 층간절연막(120)이 배치되는 것이 일반적이지만, 반드시 이에 한정되는 것은 아니다. 또한 비록 도면에 나타내지는 않았지만, 층간절연막(120)이 있는 경우, 장벽금속막(130)과 기판(110) 내의 특정영역, 예컨대 확산영역과의 전기적인 연결을 위해 층간절연막(120)을 관통하는 컨택(미도시)이 배치될 수 있으며, 이 경우 형성하고자 하는 텅스텐막은 비트라인(bit line)으로 사용될 수 있다. 경우에 따라서 텅스텐막은 도전층과 도전층을 전기적으로 연결하는 컨택으로 사용될 수도 있다.
장벽금속막(130)은 하부막인 층간절연막(120)과의 흡착층(glue-layer)로 작용하고, 또한 형성하고자 하는 텅스텐막과 하부막과의 원하지 않는 반응을 억제하는 기능을 수행한다. 본 실시예에서 장벽금속막(130)은 비정질상을 갖는 박막으로 형성한다. 이는 비정질상의 박막에 대한 SiH4 환원반응에 의해 형성되는 핵생성층이 β상 또는 비정질상으로 형성되는 것을 이용하기 위해서이다. 장벽금속막(130)은 비정질상의 텅스텐나이트라이드(WN)막으로 형성한다. 일 예에서 비정질상의 텅스텐나이트라이드(WN)막은 물리기상증착(PVD; Physical Vapor Deposition)방법을 사용하여 형성한다. 이 경우 텅스텐(W)에 대한 나이트로전(N))의 함량은 대략 30% 내지 40%가 되도록 한다. 다른 예에서 비정질상의 텅스텐나이트라이드(WN)막은 화학기상증착(CVD; Chemical Vapor Deposition)방법이나 원자층증착(ALD; Atomic Layer Deposition)방법을 사용하여 형성한다. 이 경우 증착온도는 대략 300℃ 내지 450℃로 설정하고, WF6, SiH4, B2H6, NH3, N2 가스 등을 이용한다.
비정질상의 장벽금속막(130)을 형성한 후에, 도 2에 나타낸 바와 같이, SiH4 환원반응을 이용하여 장벽금속막(130) 위에 텅스텐 핵생성층(140)을 형성한다. 즉 장벽금속막(130) 위에 SiH4 가스와 WF6 가스를 함께 공급하면, SiH4 환원반응에 의해 장벽금속막(130) 위에는 텅스텐(W) 핵생성층(140)이 형성된다. 이때 장벽금속막(130)이 비정질상이므로 형성된 텅스텐 핵생성층(140)은, α상이 아닌 β상 또는 비정질상을 갖게 된다. 즉 B2H6 환원반응이 아닌 SiH4 환원반응을 이용하여 β상 또는 비정질상의 텅스텐 핵생성층(140)을 형성할 수 있으며, 이에 따라 B2H6 환원반응을 이용할 경우에 발생하는 보론(B) 침투에 의한 문제들이 발생되지 않는다.
이와 같이 SiH4 환원반응을 이용하여 β상 또는 비정질상의 텅스텐 핵생성층(140)을 형성한 후, 도 3에 나타낸 바와 같이, 텅스텐 핵생성층(140)의 상부에 WF6 가스 및 H2를 공급하여 H2 환원반응을 유도하고, 이에 따라 텅스텐 핵생성층(140) 위에 텅스텐(W)막(150)이 형성되도록 한다. H2 환원반응을 이용하여 증착된 텅스텐(W)막(150)은 안정된 α상을 갖게 된다. 텅스텐(W)막(150)이 α상으로 형성되는 반면에, 하부의 텅스텐 핵생성층(140)은 β상 또는 비정질상을 가지고 있으므로, 텅스텐(W)막(150) 형성시 핵생성을 위한 인큐베이션 시간이 증가하여 핵 생성 사이트의 수가 적어진다. 따라서 최종적으로 형성되는 텅스텐(W)막(150)의 결정립 크기가 증가하여 결정립 경계에서의 스캐터링이 감소하게 되고, 그 결과 낮은 비저항을 갖는 텅스텐(W)막(150)이 만들어진다.
도 4는 본 발명에 따른 텅스텐막 형성방법에 의해 형성된 텅스텐막의 결정립 크기를 다른 조건에서 형성된 텅스텐막의 결정립 크기와 비교하기 위해 나타내 보인 사진들이다. 도 4에서 좌측의 사진들은 장벽금속막으로서 물리기상증착(PVD)방법에 의한 티타늄나이트라이드(TiN)막을 사용한 경우를 나타내고, 우측의 사진들은 장벽금속막으로서 비정질상의 텅스텐나이트라이드(WN)막을 사용한 경우를 나타낸다. 그리고 좌측 및 우측의 위에는 B2H6 환원반응을 이용하여 텅스텐 핵생성층을 형성한 경우를 나타내며, 좌측 및 우측의 아래에는 SiH4 환원반응을 이용하여 텅스텐 핵생성층을 형성한 경우를 나타낸다. 도면에 나타낸 바와 같이, 우측 아래의 경우, 즉 장벽금속막으로서 비정질상의 텅스텐나이트라이드(WN)막을 사용한 경우 형성되는 텅스텐막의 결정립 크기가 다른 나머지 경우, 즉 좌측과 같이 장벽금속막으로서 티타늄나이트라이드(TiN)막을 사용하는 경우나 우측 위의 경우와 같이 장벽금속막으로서 비정질상의 텅스텐나이트라이드(WN)막을 사용하더라도 B2H6 환원반응을 이용하여 텅스텐 핵생성층을 형성하는 경우에 비하여 상대적으로 더 크다는 것을 육안으로도 쉽게 확인할 수가 있다.
도 5는 장벽금속막 종류에 따라 B2H6 환원반응을 이용한 경우와 SiH4 환원반응을 이용한 경우에서의 비저항 차이를 나타내 보인 그래프이다. 도 5에서 가로축은 장벽금속막의 종류를 나타내는데, 구체적으로 참조부호 "501" 및 "506"은 물리기상증착(PVD)방법에 의한 티아늄나이트라이드(TiN)막이고, 참조부호 "502" 및 "507"은 염화티탄(TiCl4)막이고, 참조부호 "503" 및 "508"은 결정상의 텅스텐나이트라이드(WN)막이며, 그리고 참조부호 "504" 및 "509"는 비정질상의 텅스텐나이트라이드(WN)막이다. 세로축은 형성된 텅스텐막의 비저항을 나타낸다. 그리고 점선(510)을 중심으로 좌측은 B2H6 환원반응을 이용한 경우이고, 우측은 SiH4 환원반응을 이용한 경우이다. 그래프에 나타낸 바와 같이, B2H6 환원반응을 이용한 경우 상대적으로 낮은 비저항을 나타내지만, 참조부호 "509"로 나타낸 바와 같이, 장벽금속막으로서 비정질상의 텅스텐나이트라이드(WN)막을 사용하는 경우 SiH4 환원반응을 이용하더라도 B2H6 환원반응을 이용하는 경우와 유사한 크기의 낮은 비저항을 나타낸다.

Claims (8)

  1. 기판 위에 비정질상의 장벽금속막을 형성하는 단계;
    상기 비정질상의 장벽금속막 위에 SiH4 환원반응을 이용하여 β상 또는 비정질상의 텅스텐 핵생성층을 형성하는 단계; 및
    상기 텅스텐 핵생성층과의 H2 환원반응을 이용하여 α상의 텅스텐막을 형성하는 단계를 포함하는 텅스텐막 형성방법.
  2. 제1항에 있어서,
    상기 비정질상의 장벽금속막은 비정질상의 텅스텐나이트라이드(WN)막으로 형성하는 텅스텐막 형성방법.
  3. 제2항에 있어서,
    상기 비정질상의 텅스텐나이트라이드(WN)막은 물리기상증착(PVD)방법을 사용하여 형성하는 텅스텐막 형성방법.
  4. 제3항에 있어서,
    상기 물리기상증착(PVD)방법을 이용한 비정질상의 텅스텐나이트라이드(WN)막 형성은 텅스텐(W)에 대한 나이트로전(N)의 함량을 30% 내지 40%로 설정하여 수행하는 텅스텐막 형성방법.
  5. 제2항에 있어서,
    상기 비정질상의 텅스텐나이트라이드(WN)막은 화학기상증착(CVD)방법 또는 원자층증착(ALD)방법을 사용하여 수행하는 텅스텐막 형성방법.
  6. 제5항에 있어서,
    상기 화학기상증착(CVD)방법 또는 원자층증착(ALD)방법을 사용한 비정질상의 텅스텐나이트라이드(WN)막 형성은 300℃ 내지 459℃의 온도범위에서 수행하는 텅스텐막 형성방법.
  7. 제1항에 있어서,
    상기 SiH4 환원반응을 이용한 텅스텐 핵생성층 형성은, WF6 가스 및 SiH4 가스를 사용하여 수행하는 텅스텐막 형성방법.
  8. 제1항에 있어서,
    상기 H2 환원반응을 이용한 텅스텐막 형성은 WF6 가스 및 H2 가스를 사용하여 수행하는 텅스텐막 형성방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10256142B2 (en) 2009-08-04 2019-04-09 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
CN113862634A (zh) * 2012-03-27 2021-12-31 诺发系统公司 钨特征填充
US11437269B2 (en) 2012-03-27 2022-09-06 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US9997405B2 (en) 2014-09-30 2018-06-12 Lam Research Corporation Feature fill with nucleation inhibition
US10170320B2 (en) 2015-05-18 2019-01-01 Lam Research Corporation Feature fill with multi-stage nucleation inhibition
US10573522B2 (en) 2016-08-16 2020-02-25 Lam Research Corporation Method for preventing line bending during metal fill process
US11348795B2 (en) 2017-08-14 2022-05-31 Lam Research Corporation Metal fill process for three-dimensional vertical NAND wordline
US11549175B2 (en) 2018-05-03 2023-01-10 Lam Research Corporation Method of depositing tungsten and other metals in 3D NAND structures

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050003523A (ko) * 2003-06-27 2005-01-12 주식회사 하이닉스반도체 반도체 소자의 메탈콘택 형성방법
KR20050011479A (ko) * 2003-07-23 2005-01-29 주식회사 하이닉스반도체 반도체 소자의 텅스텐 콘택플러그 형성방법
KR20070063805A (ko) * 2005-12-15 2007-06-20 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050003523A (ko) * 2003-06-27 2005-01-12 주식회사 하이닉스반도체 반도체 소자의 메탈콘택 형성방법
KR20050011479A (ko) * 2003-07-23 2005-01-29 주식회사 하이닉스반도체 반도체 소자의 텅스텐 콘택플러그 형성방법
KR20070063805A (ko) * 2005-12-15 2007-06-20 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성방법

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