KR100355605B1 - 반도체소자의 콘택전극의 배리어메탈 제조방법 - Google Patents

반도체소자의 콘택전극의 배리어메탈 제조방법 Download PDF

Info

Publication number
KR100355605B1
KR100355605B1 KR1019990064619A KR19990064619A KR100355605B1 KR 100355605 B1 KR100355605 B1 KR 100355605B1 KR 1019990064619 A KR1019990064619 A KR 1019990064619A KR 19990064619 A KR19990064619 A KR 19990064619A KR 100355605 B1 KR100355605 B1 KR 100355605B1
Authority
KR
South Korea
Prior art keywords
barrier metal
film
metal film
semiconductor device
interlayer insulating
Prior art date
Application number
KR1019990064619A
Other languages
English (en)
Other versions
KR20010064423A (ko
Inventor
이완규
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019990064619A priority Critical patent/KR100355605B1/ko
Publication of KR20010064423A publication Critical patent/KR20010064423A/ko
Application granted granted Critical
Publication of KR100355605B1 publication Critical patent/KR100355605B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체소자의 콘택전극의 배리어메탈 제조방법에 대해 개시되어 있다. 본 발명에 따른 제조방법은 층간절연막 내에 반도체소자의 활성 영역인 기판이 개방되는 콘택홀을 형성하고, 층간절연막 전면에 Ti을 증착하고, 400℃∼500℃에서 Ti막내에 질소를 침투시킨 후에, 800℃∼850℃에서 NH3또는 N2분위기아래에서 열처리 공정을 실시하여 Ti막 하부의 콘택홀 정션 부위에 Ti 실리사이드를 형성함과 동시에 Ti막 표면에 두꺼운 TiN막을 형성한다. 따라서, 본 발명은 Ti막내에 많은 양의 질소 가스를 확산시켜 이후 TiN를 두껍게 형성하여 배리어메탈막 특성을 향상시킬 수 있을 뿐만 아니라 콘택에 형성된 Ti 실리사이드는 소자의 속도를 향상시킬 수 있다.

Description

반도체소자의 콘택전극의 배리어메탈 제조방법{Method of forming barrier matal of contact electrode in semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 정션 (junction) 특성을 개선할 수 있는 반도체소자의 콘택전극의 배리어메탈 제조방법에 관한 것이다.
반도체 장치의 배선은 하부 구조물과 상부 구조물을 연결하기 위한 수단으로서 반도체 장치의 속도, 수율 및 신뢰성을 결정하는 요인이 되기 때문에 반도체 제조 공정중 가장 중요한 위치를 점유하고 있다. 최근 반도체 장치는 디자인 룰이 점점 미세화됨에 따라 복잡한 다층 배선구조를 가지게 되었다.
종래의 집적도가 낮은 반도체 장치의 경우에는 배선 연결을 위한 콘택홀의 금속 매립 방법이 크게 문제가 되지 않았지만, 최근 집적도가 높은 반도체 장치의 경우에는 개구부(콘택홀이나 비아)의 직경이 작이진 동시에 어스펙트비도 커졌기 때문에 이 금속 매립 방법이 심각한 문제가 되었다.
한편, 고집적 반도체 장치의 콘택전극 배선 공정은 약 500℃ 이상의 고온에서 스퍼터링 방식으로 알루미늄 및 텅스텐을 증착하기 때문에 소자의 열적 스트레스를 일으킨다. 특히, 저저항성의 알루미늄(Al)을 사용한 콘택전극은 기판의 접합 부위인 소오스/드레인 영역으로 알루미늄이 확산되어 접합 스파이킹(junction spiking)을 일으키기 때문에 반도체소자의 접합 파괴 및 누설 전류의 원인으로 작용한다. 이를 방지하기 위해 콘택전극은 알루미늄의 증착시 1% 미만의 실리콘을 함유한 막질을 사용하고 있지만 이러한 알루미늄으로도 접합 스파이킹을 완전하게 해결하지는 못하였다.
이에 따라, 콘택전극을 형성하기 전에 실리콘 기판으로 알루미늄의 확산을 방지하기 위하여 전기 전도도 특성이 우수한 배리어메탈(barrier metal)을 추가하게 되었다. 대부분의 배리어메탈 제조 공정은 후속 열처리 공정에서 실리콘을 석출시켜 금속 저항을 높이며, 동시에 반도체소자의 누설 전류 및 금속 배선을 열화시키는 특성이 있기 때문에 기판과 콘택전극이 접하는 부위에 비저항이 낮으면서도 고온에서 안정한 고융점의 실리사이드(silicide)를 추가해서 배선 공정을 실시하게 된다. 반도체소자에 적용되고 있는 실리사이드는 대표적으로 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 및 코발트 실리사이드(CoSi2) 등이 있다. 그 중에서도 티타늄 실리사이드(이하, Ti 실리사이드라고 함)는 고집적화에 따른 신호처리 속도 개선의 측면에서 정션부위에 자주 사용되고 있다.
도 1은 종래 기술에 의한 반도체소자의 콘택전극의 Ti/TiN 배리어메탈 제조 공정의 일 예를 나타낸 단면도이다.,
도 1을 참조하면, 종래 반도체소자의 배리어메탈 공정은 반도체기판으로서 실리콘기판(10)에 반도체소자 공정을 진행하여 트랜지스터(미도시함)를 형성하고, 그 위에 층간절연막(14)을 형성한다. 그리고, 층간절연막(14)에 콘택홀을 형성하여 트랜지스터의 정션부위인 소오스/드레인 영역(12)의 일부를 개방한다. 그리고, 콘택홀에 갭필될 금속(도시하지 않음) 증착시 금속 이온의 확산을 방지하며 그 접착을 용이하게 하는 배리어메탈(a)을 형성한다. 이때, 배리어메탈(a)은 Ti(16) 및 TiN(18)을 순차적으로 증착한다. 그리고, 열처리 공정을 실시하여 배리어메탈(a)의 Ti(16)과 소오스/드레인 영역(12)의 실리콘이 반응하여 Ti 실리사이드층(TiSix)(20)을 생성한다.
이와 같이 배리어메탈막(a)으로서 열처리전에 TiN을 형성시키는 방법은 물리기상증착법(physical vapor deposition) 또는 화학기상증착법(chemical vapor deposition)을 주로 이용하게 된다.
물리기상증착법으로 TiN을 증착할 경우 두께 조절이 용이하지만 주상조직(columnar structure)으로 되어 있어서 결정립 경계를 통하여 F 및 유해 화합물의 침입이 용이하다. 또한 이들 유해가스의 계면 침투로 인하여 보호 금속막의 계면 접착력이 저하되고 실리사이드와 배리어메탈막 사이의 평탄한 계면이 거칠어진다. 뿐만 아니라, 물질 전달이 용이하기 때문에 화학반응으로 화합물을 계면에 생성시키므로 콘택 저항의 증가를 초래하게 된다. 또한 콘택홀 바닥과 측면이 만나는 모서리의 콘택 매립 특성 저하로 Ti막(16) 내에 F 농도를 높이게 되어 Ti 화합물(예컨대 TiF3)을 형성함으로써 Ti/산화물 사이의 접착력을 저하시킨다. 따라서, TiN의 결정립 구조를 개선시켜야 하며 메탈막의 계면 접착력, 실리사이드와 배리어메탈막 사이의 계면을 평탄하게 유지시키고 배리어메탈막의 특성을 향상시켜 콘택 저항 증가를 방지해야 한다.
반면에, 화학기상증착법을 이용하여 배리어메탈(a)의 TiN(18)을 증착한 경우에는 두께 조절이 용이하고 증착 두께를 균일하게 조절할 수 있다. 또한 물리증착법보다 치밀한 조직을 형성할 수 있다. 그러나, 급속 열처리에 의한 Ti실리사이와함께 형성되는 TiN보다 배리어 특성이 좋지 못한 단점이 있다.
도 2a 내지 도 2b는 종래 기술에 의한 반도체소자의 콘택전극의 Ti/TiN 배리어 메탈 제조 공정의 다른 예를 나타낸 공정 순서도로서, 이를 참조하면 종래 배리어메탈의 다른 제조 방법은 다음과 같다.
우선, 도 2a에 도시된 바와 같이 실리콘기판(30)의 층간절연막(34)에 콘택홀을 형성하여 트랜지스터의 정션부위인 소오스/드레인 영역(32)의 일부를 개방한다. 그리고, 콘택홀에 갭필될 금속(도시하지 않음) 증착시 금속 이온의 확산을 방지하며 그 접착을 용이하게 하는 Ti/TiN 구조의 배리어메탈(a)을 형성하는데, 먼저 Ti(36)를 두껍게 증착한다.
그리고, 도 2b에 도시된 바와 같이 질소(N) 가스를 함유한 열처리 공정을 실시하여 배리어메탈(a)의 Ti(36)과 소오스/드레인 영역(32)의 실리콘이 반응한 Ti 실리사이드층(40)을 생성한다. 이와 동시에, Ti막(36) 표면에 Ti와 질소 가스가 반응한 TiN(38)을 형성한다.
이와 같이 열처리 공정에 의해 Ti 실리사이드(40)와 배리어메탈(a)의 TiN(38)을 동시에 형성하는 방법은 TiN의 두께가 균일하고 치밀한 조직을 갖음으로써 배리어 특성이 가장 우수하고 공정 단축과 생산성 향상을 꾀할 수 있다. 그러나, 열처리 공정에서 형성할 수 있는 TiN의 두께가 100Å으로 얇아서 배리어 역할을 하는데 한계가 있었다. 이에 TiN의 두께를 증가시키기 위해서는 과량의 질소 가스를 Ti막의 내부로 깊이 주입시켜야하는데, 열처리 초기에 형성되는 TiN은 질소가스가 Ti막의 내부로 깊이 확산하는 것을 방해한다. 이때 접합 부위(소오스/드레인)에서 Ti막으로 확산된 실리콘도 질소 확산을 방해하는 요인이 된다. 이에 따라, 배리어메탈(a)의 TiN(38)를 두껍게 형성하는데 어려움이 있었다.
따라서, 본 발명의 목적은 Ti/TiN 구조의 배리어메탈막 제조 공정시 Ti을 증착한 후에 저온 및 고온의 질화 열처리(rapid thermal nitride) 공정을 실시함으로써 TiN의 증착 공정을 생략할 수 있으며 TiN과 Ti 실리사이드막이 형성되기 이전의 저온 질화처리공정에서 Ti막내에 많은 양의 질소 가스를 확산시켜 이후 TiN를 두껍게 형성하여 배리어메탈막 특성을 향상시킬 수 있는 반도체소자의 콘택전극의 배리어메탈 제조방법을 제공하는 데에 있다.
도 1은 종래 기술에 의한 반도체소자의 콘택전극의 Ti/TiN 배리어메탈 제조 공정의 일 예를 나타낸 단면도,
도 2a 내지 도 2b는 종래 기술에 의한 반도체소자의 콘택전극의 Ti/TiN 배리어 메탈 제조 공정의 다른 예를 나타낸 공정 순서도,
도 3a 내지 도 3d는 본 발명에 따른 반도체소자의 콘택전극의 Ti/TiN 배리어메탈 제조방법을 설명하기 위한 공정 순서도.
* 도면의 주요 부분에 대한 부호의 설명*
100 : 실리콘 기판 102 : 소오스/드레인 영역
104 : 층간절연막 106 : 제 1배리어메탈막(Ti)
108 : 제 2배리어메탈막(TiN) 110 : Ti 실리사이드층
상기 목적을 달성하기 위하여 본 발명은 소정의 하부구조를 가지고 있는 반도체기판 상에 하부구조와의 층간절연을 위한 층간절연막을 형성하는 단계와, 상기 층간절연막 내에 반도체소자의 활성 영역인 기판이 개방되는 콘택홀을 형성하는 단계와, 상기 층간절연막 전면에 Ti을 증착하여 제1배리어메탈을 형성하는 단계와, 400℃~500℃에서 상기 제1배리어메탈막 내에 질소를 침투시키는 단계와, 800℃~850℃와 NH3또는 N2분위기에서 열처리 공정을 실시하여 상기 제 1배리어메탈막 하부의 콘택홀 정션 부위에 Ti 실리사이드를 형성함과 동시에 제 1배리어메탈막 표면에 TiN을 함유한 제 2배리어메탈막을 형성하는 단계에 있어서, 상기 제 1배리어메탈막내에 질소를 침투시키는 공정은, 급속 열처리 공정을 이용하고, Ti를 증착한 동일한 챔버에서 NH3또는 N2, NH3및N2의 혼합 가스분위기에서 진행하고 반응 가스를 4lpm이상 공급하되, 기판의 온도가 400℃~500℃까지 가열된 상태에서 진행하고 반응시간은 30초∼7분인 것을 특징으로 하는 반도체소자의 콘택전극 배리어메탈 제조방법을 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 3a 내지 도 3d는 본 발명에 따른 반도체소자의 콘택전극의 Ti/TiN 배리어메탈 제조방법을 설명하기 위한 공정 순서도로서, 이를 참조하여 본 발명의 제조 공정을 설명한다.
우선, 도면에 상세하게 도시되지는 않았지만, 반도체기판으로서 실리콘 기판(100)의 활성 영역에 게이트 산화막과 게이트 전극을 형성하고, 게이트 전극의 에지 근방의 활성 영역에 도전형 불순물이 주입된 소오스/드레인 영역(102)을 가지는 트랜지스터를 형성한다.
그리고, 도 3a에 도시된 바와 같이, 트랜지스터의 상부에 이후 형성될 배선을 전기적으로 층간 절연하고자 기판(100) 전면에 층간절연막(104)을 형성한다. 층간절연막(104)은 USG(Undoped Silicate Glass) 또는 BPSG(BoroPhospho Silicate Glass) 중에서 선택한 막질을 사용한다. 그 다음, 반도체소자의 접합 부위로서 소오스/드레인 영역(102)이 선택적으로 개방되는 콘택 마스크를 사용하여 층간절연막(104)을 식각하여 콘택홀을 형성한다.
그리고, 콘택홀이 형성된 층간절연막(104) 전면에 Ti을 1000∼2000Å정도 증착하여 제1 배리어메탈막(106)을 형성한다. 여기서, 제 1배리어메탈막(106)의 Ti의 증착은 양호한 스텝 커버리지를 확보하기 위하여 스퍼터 챔버에서 물리기상증착법(physical vapor deposition) 또는 콜리메이트방식의 물리기상증착법(collimated physical vapor deposition)으로 200∼400℃에서 진행한다.
그 다음, 도 3b에 도시된 바와 같이 400℃∼500℃에서 제 1배리어메탈막(106)내에 질소 가스를 침투시킨다. 이때, 공정은 급속 열처리(rapid thermal process) 공정을 이용하되, NH3또는 N2가스 분위기이거나 NH3및N2의 혼합 가스분위기에서 실시하고 반응 가스를 4(lpm)이상 공급하고 반응 시간은 30초∼7분으로 하고 진행한다.
또는, 제 1배리어메탈막(106)내에 질소를 침투시키는 공정은, 급속 열처리 공정을 이용하고 Ti를 증착한 챔버에서 질소가스를 퍼지(purge)하되, 기판의 온도가 400℃∼500℃까지 가열된 상태에서 실시하고 반응 시간은 30초∼7분정도로 한다.
이러한 저온의 질화 열처리 공정에 의해, 제 1배리어메탈막(106)내에 질소가 깊이 확산된다.
그 다음, 도 3c에 도시된 바와 같이 800℃∼850℃에서 NH3또는 N2분위기아래에서 열처리 공정을 실시한다. 이때 열처리 공정은 급속 열처리 공정을 이용하고 그 처리 시간은 60초이하로 한다. 이러한 고온의 질화 열처리 공정에 의해 질소가 고용된 제 1배리어메탈막(106)은 질소가 고용되지 않았을 때보다 급격히 TiN이 생성되고 막질도 치밀해진다.
이러한 800℃∼850℃와, NH3또는 N2분위기의 열처리 공정에 의해서 도 3d에 도시된 바와 같이, 제 1배리어메탈막(106) 하부의 콘택홀 정션 부위인 소오스/드레인 영역(102)에 비저항이 낮은 가장 안정한 상태의 C54 Ti 실리사이드(110)가 형성되고 이와 동시에 제 1배리어메탈막(106) 표면에 TiN을 함유한 제 2배리어메탈막(108)이 형성된다.
이후, 도면에 도시하지는 않았지만 Ti/TiN구조의 제 1 및 제 2배리어메탈막(106,108) 상부면에 금속으로서 텅스텐을 증착하여 콘택전극을 형성한다.
상술한 바와 같이, 본 발명은 Ti을 증착하고 저온 및 고온의 질화 열처리 공정을 실시하여 두꺼운 TiN을 형성하면서 비저항이 낮은 C54 Ti 실리사이드막을 형성함으로써 배선의 콘택 저항 및 누설전류를 낮출 수 있다.
그리고, 본 발명은 Ti에 저온의 질화 열처리 공정으로 Ti 막내에 질소를 깊이 침투시킴으로써 이후 고온의 열처리 공정에 의해 TiN의 두께를 증가시킬 수 있어 배리어메탈 특성을 향상시키며 TiN 막질이 치밀해져 Ti 실리사이드과의 계면 조직 및 결합력이 강화된다. 즉, 본 발명의 TiN 막질은 그 자체의 조직이 <111> 결정학적 방위의 치밀한 조직을 갖는다.
또한, 본 발명은 배리어메탈막으로서 Ti 위에 추가의 TiN 증착 공정을 생략할 수 있어 제조 공정이 단순해지는 이점도 진다.

Claims (6)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 소정의 하부구조를 가지고 있는 반도체기판 상에 하부구조와의 층간절연을 위한 층간절연막을 형성하는 단계와, 상기 층간절연막 내에 반도체소자의 활성 영역인 기판이 개방되는 콘택홀을 형성하는 단계와, 상기 층간절연막 전면에 Ti을 증착하여 제1배리어메탈을 형성하는 단계와, 400℃~500℃에서 상기 제1배리어메탈막 내에 질소를 침투시키는 단계와, 800℃~850℃와 NH3또는 N2분위기에서 열처리 공정을 실시하여 상기 제 1배리어메탈막 하부의 콘택홀 정션 부위에 Ti 실리사이드를 형성함과 동시에 제 1배리어메탈막 표면에 TiN을 함유한 제 2배리어메탈막을 형성하는 단계에 있어서,
    상기 제 1배리어메탈막내에 질소를 침투시키는 공정은, 급속 열처리 공정을 이용하고, Ti를 증착한 동일한 챔버에서 NH3또는 N2, NH3및N2의 혼합 가스분위기에서 진행하고 반응 가스를 4lpm이상 공급하되, 기판의 온도가 400℃~500℃까지 가열된 상태에서 진행하고 반응시간은 30초∼7분인 것을 특징으로 하는 반도체소자의 콘택전극 배리어메탈 제조방법.
  5. 삭제
  6. 소정의 하부구조를 가지고 있는 반도체기판 상에 하부구조와의 층간절연을 위한 층간절연막을 형성하는 단계와, 상기 층간절연막 내에 반도체소자의 활성 영역인 기판이 개방되는 콘택홀을 형성하는 단계와, 상기 층간절연막 전면에 Ti을 증착하여 제1배리어메탈을 형성하는 단계와, 400℃~500℃에서 상기 제1배리어메탈막 내에 질소를 침투시키는 단계와, 800℃~850℃와 NH3또는 N2분위기에서 열처리 공정을 실시하여 상기 제 1배리어메탈막 하부의 콘택홀 정션 부위에 Ti 실리사이드를 형성함과 동시에 제 1배리어메탈막 표면에 TiN을 함유한 제 2배리어메탈막을 형성하는 단계에 있어서,
    상기 NH3또는 N2분위기에서 열처리 공정을 실시하여 Ti 실리사이드와 제 2배리어메탈막을 형성하는 공정은, 급속 열처리 공정을 이용하고 그 처리 시간은 60초이하로 하는 것을 특징으로 하는 반도체소자의 콘택전극 배리어메탈 제조방법.
KR1019990064619A 1999-12-29 1999-12-29 반도체소자의 콘택전극의 배리어메탈 제조방법 KR100355605B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990064619A KR100355605B1 (ko) 1999-12-29 1999-12-29 반도체소자의 콘택전극의 배리어메탈 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990064619A KR100355605B1 (ko) 1999-12-29 1999-12-29 반도체소자의 콘택전극의 배리어메탈 제조방법

Publications (2)

Publication Number Publication Date
KR20010064423A KR20010064423A (ko) 2001-07-09
KR100355605B1 true KR100355605B1 (ko) 2002-10-12

Family

ID=19631890

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990064619A KR100355605B1 (ko) 1999-12-29 1999-12-29 반도체소자의 콘택전극의 배리어메탈 제조방법

Country Status (1)

Country Link
KR (1) KR100355605B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100517911B1 (ko) * 2000-05-19 2005-10-04 주식회사 하이닉스반도체 하부전극과 스토리지 노드 콘택간의 오정렬 및확산방지막의 산화를 방지할 수 있는 반도체 장치 제조 방법
JP2008186926A (ja) * 2007-01-29 2008-08-14 Fujitsu Ltd 半導体装置とその製造方法
CN112802798A (zh) * 2021-03-24 2021-05-14 上海华虹宏力半导体制造有限公司 半导体器件及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60153121A (ja) * 1984-01-20 1985-08-12 Nec Corp 半導体装置の形成方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60153121A (ja) * 1984-01-20 1985-08-12 Nec Corp 半導体装置の形成方法

Also Published As

Publication number Publication date
KR20010064423A (ko) 2001-07-09

Similar Documents

Publication Publication Date Title
US6284651B1 (en) Method for forming a contact having a diffusion barrier
JP4112026B2 (ja) 半導体ウェハ上に窒化チタンおよびチタンシリサイドを形成する方法
JPH07312354A (ja) 改善したコンタクトバリアを有する集積回路
US20060246714A1 (en) Method of forming a conductive contact
JPH0316178A (ja) 半導体装置およびその製造方法
US6359160B1 (en) MOCVD molybdenum nitride diffusion barrier for CU metallization
US6555455B1 (en) Methods of passivating an oxide surface subjected to a conductive material anneal
JPH05267211A (ja) バリア金属層形成方法
KR100459717B1 (ko) 반도체 소자의 금속 콘택 형성 방법
US5421974A (en) Integrated circuit having silicide-nitride based multi-layer metallization
KR100355605B1 (ko) 반도체소자의 콘택전극의 배리어메탈 제조방법
US6277729B1 (en) Method of manufacturing transistor barrier layer
US6087259A (en) Method for forming bit lines of semiconductor devices
KR100430687B1 (ko) 반도체소자의금속배선형성방법
KR100560289B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100210898B1 (ko) 반도체 소자의 금속배선 형성방법
KR100526452B1 (ko) 반도체 장치의 콘택 전극 형성방법
KR960035888A (ko) 치밀한 티타늄 질화막 형성방법 및 이를 이용한 반도체 소자의 제조방법
KR100260395B1 (ko) 모스형 전계효과 트랜지스터의 장벽층형성방법
KR100646984B1 (ko) 반도체 소자의 게이트 전극 형성 방법
KR100220947B1 (ko) 반도체 소자의 금속 배선 형성방법
KR20000042854A (ko) 반도체 소자의 금속배선 형성방법
KR100342826B1 (ko) 반도체소자의베리어금속층형성방법
KR19990034762A (ko) 반도체 장치의 제조공정에 있어서 장벽층 형성방법
KR19990059072A (ko) 반도체 소자의 장벽 금속층 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120823

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20130821

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20140820

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee