DE19521489A1 - Verfahren zur Herstellung eines Kondensators - Google Patents

Verfahren zur Herstellung eines Kondensators

Info

Publication number
DE19521489A1
DE19521489A1 DE19521489A DE19521489A DE19521489A1 DE 19521489 A1 DE19521489 A1 DE 19521489A1 DE 19521489 A DE19521489 A DE 19521489A DE 19521489 A DE19521489 A DE 19521489A DE 19521489 A1 DE19521489 A1 DE 19521489A1
Authority
DE
Germany
Prior art keywords
silicon
layer
titanium nitride
hemispherical grain
layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19521489A
Other languages
English (en)
Other versions
DE19521489B4 (de
Inventor
Kris K Brown
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Semiconductor Inc filed Critical Micron Semiconductor Inc
Publication of DE19521489A1 publication Critical patent/DE19521489A1/de
Application granted granted Critical
Publication of DE19521489B4 publication Critical patent/DE19521489B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor

Landscapes

  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

Die vorliegende Erfindung bezieht sich auf Halbleiter­ schaltungs-Speichervorrichtungen und im spezielleren auf dreidimensionale Stapelkondensatorgebilde sowie auf Verfahren zur Herstellung solcher Gebilde, die bei solchen Speichervorrichtungen als dynamische RAM-Speicher (DRAMs) mit hoher Dichte verwendbar sind.
Bei dynamischen Halbleiter-Speichervorrichtungen ist es wesentlich, daß die Zellenplatten der Speicherkno­ tenkondensatoren trotz parasitärer Kapazitäten und trotz Rauschens, die während des Betriebs der Schal­ tung auftreten können, groß genug sind, um eine ange­ messene Ladung oder Kapazität beizubehalten. Wie es bei den meisten integrierten Halbleiterschaltungen der Fall ist, nimmt die Speicherdichte mit einer ziemlich konstanten Rate weiter zu. Der Gesichtspunkt der Auf­ rechterhaltung der Speicherknotenkapazität ist von besonderer Bedeutung, wenn die Dichte von RAM-Anord­ nungen für zukünftige Generationen von Speichervor­ richtungen weiter erhöht wird.
Die Fähigkeit, Speicherzellen dicht zu packen und da­ bei die erforderlichen Kapazitätsniveaus aufrechtzuer­ halten, ist eine Hauptanforderung an die Halbleiter­ herstellungstechnologien, wenn zukünftige Generationen erweiterter Speicheranordnungsvorrichtungen erfolg­ reich hergestellt werden sollen.
Ein Verfahren zum Aufrechterhalten sowie zum Erhöhen der Speicherknotengröße bei dicht gepackten Speicher­ vorrichtungen besteht in der Verwendung des "Stapel­ speicherzellen"-Aufbaus. Bei dieser Technologie werden zwei oder mehr Schichten aus einem leitfähigen Mate­ rial, wie zum Beispiel polykristallines Silizium (im folgenden kurz Polysilizium genannt), über einer Zu­ griffsvorrichtung auf einem Siliziumwafer aufgebracht, wobei dielektrische Schichten sandwichartig zwischen den Polysiliziumschichten angeordnet werden. Eine auf diese Art und Weise ausgebildete Zelle ist als Sta­ pelkondensatorzelle (STC) bekannt. Eine derartige Zelle nutzt den Raum über der Zugriffsvorrichtung für Kondensatorplatten, weist eine geringe Soft Error Rate (SER) auf und kann in Verbindung mit zwischen den Platten vorgesehenen isolierenden Schichten hoher Di­ elektrizitätskonstante eingesetzt werden.
Es ist jedoch schwierig, mit einem herkömmlichen STC-Kondensator eine ausreichende Speicherkapazität zu erhalten, da der Speicherelektrodenbereich auf die Grenzen seines eigenen Zellenbereichs eingeschränkt ist. Auch wird das Aufrechterhalten guter dielektri­ scher Durchschlagfestigkeitseigenschaften zwischen Polysiliziumschichten in dem STC-Kondensator zu einem großen Problem, sobald die Dicke des Isolators ange­ messen dimensioniert ist.
Das US-Patent Nr. 5 162 248 der vorliegenden Anmelde­ rin befaßt sich mit einem Verfahren zur Bildung einer behälterartigen Zelle. Alle in der vorliegenden Anmel­ dung genannten Veröffentlichungen werden hiermit durch Bezugnahme in dieser aufgenommen.
Gemäß einer allgemeinen Ausführungsform schafft die vorliegende Erfindung einen Speicherkondensator, der folgendes aufweist:
Ein Bodenplattengebilde mit einer Oberfläche aus Sili­ zium mit halbkugelförmiger Körnung;
eine Titannitridschicht angrenzend an und er­ streckungsgleich mit dem Silizium mit halbkugelför­ miger Körnung;
eine Isolierschicht angrenzend an und erstreckungs­ gleich mit der Titannitridschicht; und
ein oberes Plattengebilde mit einer leitfähig dotier­ ten Polysiliziumschicht oben auf und erstreckungs­ gleich mit der Isolierschicht.
Der Kondensator wird durch ein Verfahren zum Herstel­ len eines Kondensators auf einem Trägersubstrat durch folgende Schritte weiterentwickelt:
Bilden einer unteren Kondensatorplatte aus Silizium mit halbkugelförmiger Körnung;
Bilden einer Titannitridschicht angrenzend an und er­ streckungsgleich mit dem Silizium mit halbkugelför­ miger Körnung;
Bilden einer Isolierschicht angrenzend an und er­ streckungsgleich mit der Titannitridschicht; und
Bilden einer leitfähigen Schicht oben auf und er­ streckungsgleich mit der Isolierschicht.
Ein alternatives Ausführungsbeispiel der vorliegenden Erfindung entwickelt ein Verfahren zum Herstellen ei­ nes leitfähigen Behältergebildes auf einem Trägersub­ strat durch folgende Schritte weiter:
Bilden einer planar ausgebildeten Isolierschicht; Bilden einer Öffnung in der planar ausgebildeten Iso­ lierschicht;
Bilden mehrerer Siliziumschichten in der Öffnung, wo­ bei die erste und die letzte gebildete Schicht amor­ phes Silizium aufweisen;
Bilden mehrerer Silizium-Grenzflächenschichten an den Silizium-Korngrenzen zwischen jeder Schicht;
Trennen der mehreren Siliziumschichten in einzelne Behältergebilde mit einer inneren und einer äußeren Oberfläche sowie dadurch erfolgende Freilegung der planar ausgebildeten Isolierschicht;
teilweises Entfernen der planar ausgebildeten Isolier­ schicht zur dadurch erfolgenden Freilegung der Außenfläche der Behältergebilde;
Umwandeln der freiliegenden inneren und äußeren Ober­ flächen aus amorphem Silizium in Silizium mit halb­ kugelförmiger Körnung durch Unterziehung der inneren und äußeren Oberflächen einer Hochvakuum-Wärmebehand­ lung, wobei das Silizium mit halbkugelförmiger Körnung als leitfähige untere Kondensatorplatte dient;
Bilden einer Titannitridschicht angrenzend an und er­ streckungsgleich mit dem Silizium mit halbkugelför­ miger Körnung;
Bilden einer Isolierschicht angrenzend an und er­ streckungsgleich mit der Titannitridschicht; und
Bilden einer oberen leitfähigen Kondensatorplatte oben auf und erstreckungsgleich mit der Isolier­ schicht.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Die Erfindung und Weiterbildungen der Erfindung werden im folgenden anhand der zeichnerischen Darstellungen mehrerer Ausführungsbeispiele der Erfindung noch näher beschrieben. In den Zeichnungen zeigen:
Fig. 1 eine Querschnittsansicht eines im Herstel­ lungsprozeß befindlichen Waferbereichs unter Darstel­ lung eines Ausführungsbeispiels der vorliegenden Er­ findung;
Fig. 2 eine zusammengesetzte Querschnittsansicht des im Herstellungsprozeß befindlichen Waferbereichs unter Darstellung der Anfangsschritte eines Ausfüh­ rungsbeispiels der vorliegenden Erfindung, wobei ein Polysilizium-Stopfen zwischen zwei Wortleitungen ge­ bildet ist, worauf eine planar ausgebildete Schicht aus Tetraethylorthosilikat-(TEOS-)Oxid sowie die Auf­ bringung einer Nitridschicht und einer planar ausge­ bildeten Schicht aus Borophosphosilikatglas (BPSG) folgen;
Fig. 3A eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferbereichs der Fig. 2 nach der Freilegung des Polysilizium-Stopfens durch eine Kontaktöffnung;
Fig. 3B eine der Fig. 2 ähnliche Querschnittsan­ sicht des im Herstellungsprozeß befindlichen Waferbe­ reichs, nachdem eine Kontaktöffnung das darunterlie­ gende Siliziumsubstrat freilegt (kein Polysilizium-Stopfen vorhanden);
Fig. 4 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferbereichs der Fig. 3A nach der Aufbringung einer ersten Schicht aus amorphem Silizium, worauf eine kontrollierte Sauerstoffaus­ setzung erfolgt;
Fig. 5 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferbereichs der Fig. 4 nach der Aufbringung einer zweiten Schicht aus amor­ phem Silizium, worauf eine kontrollierte Sauerstoff­ aussetzung erfolgt;
Fig. 6 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferbereichs der Fig. 5 nach der Aufbringung einer dritten Schicht aus amor­ phem Silizium, worauf eine kontrollierte Sauerstoff­ aussetzung erfolgt;
Fig. 7 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferbereichs der Fig. 6 nach der Ausführung eines chemisch-mechanischen Po­ liervorgangs zur Bildung einzelner Speicherknoten, worauf ein Ätzvorgang zum Entfernen des BPSG erfolgt;
Fig. 8A eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferbereichs der Fig. 7 nach der Bildung von Silizium mit halbkugelförmiger Körnung, das aus einer Hochvakuum-Wärmebehandlung re­ sultiert;
Fig. 8B eine der Fig. 7 ähnliche Querschnittsan­ sicht einer alternativen Ausführungsform des im Her­ stellungsprozeß befindlichen Waferbereichs nach der Bildung von Silizium mit halbkugelförmiger Körnung, das aus einer Hochvakuum-Wärmebehandlung resultiert; und
Fig. 9 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferbereichs der Fig. 8A nach der Bildung von konformem Zellendielektrikum bzw. Polysilizium.
Die vorliegende Erfindung ist darauf gerichtet, den Speicherzellen-Oberflächenbereich in einem Herstel­ lungsverfahren zum Herstellen von hochdichten/groß­ volumigen DRAMs durch Schaffung gleichmäßiger Spei­ cherzellenstrukturen über einem gegebenen Trägersub­ strat zu maximieren. Die im folgenden beschriebenen Verfahrensschritte dienen als Beispiel sowie als be­ vorzugte Verfahrensweise zur Ausführung der vorliegen­ den Erfindung. Dieses Beispiel soll jedoch den breiten Umfang der Erfindung nicht einschränken.
Fig. 1 ist mit Fig. 9 identisch, die ein Ausfüh­ rungsbeispiel der vorliegenden Erfindung zeigt, das in der nachfolgenden Beschreibung erläutert wird.
Wie in Fig. 2 gezeigt ist, wird ein Trägersubstrat, wie zum Beispiel ein Siliziumwafer, unter Verwendung herkömmlicher Verfahrensschritte vorbereitet, um einen leitfähig dotierten Polysilizium-Stopfen 13 zu bilden, der sich zwischen benachbarten Wortleitungen 12 befin­ det und mit einem Diffusionsbereich 11 des Substrats 10 in Kontakt steht. Planar ausgebildetes Oxid 14 isoliert die Wortleitungen 12 und den Polysilizium-Stopfen 13. Oben auf dem planar ausgebildeten Oxid 14 ist eine dünne Schicht aus Nitrid 15 gebildet. Dieses Nitrid 15 ist wahlweise vorgesehen, wie dies im fol­ genden noch erläutert wird. Auf dieses Nitrid 15 wird vollflächig eine weitere planar ausgebildete Oxid­ schicht 16 aufgebracht. Der Wafer ist nun bis zu dem Punkt der Bearbeitung einer Anordnung von Speicherzel­ lenkondensatoren bearbeitet worden. Es folgt nun die Kondensatorzellenherstellung.
Der Speicherknoten jeder Speicherzelle steht mit dem darunterliegenden Difussionsbereich 11 über den Poly­ silizium-Stopfen 13 in Kontakt. Jeder darunterliegende Diffusionsbereich 11 besitzt zwei Speicherknotenan­ schlüsse, die von einem einzelnen Ziffernleitungskon­ takt durch Zugriffstransistoren getrennt sind, die durch den aktiven Bereich kreuzende Polysilizium-Wort­ leitungen 12 gebildet sind. Normalerweise sind die Diffusionsbereiche 11 innerhalb der Anordnung jeweils durch ein dickes Feldoxid voneinander getrennt. Die Diffusionsbereiche 11 und die Polysilizium-Wortleitun­ gen 12 (Steuergates) bilden aktive Feldeffekttran­ sistoren (Feldeffekttransistoren, die als Zugriffs­ transistoren zu jedem einzelnen Kondensator dienen), die abhängig von ihrer erwünschten Verwendung als NMOS- oder PMOS-Typ-Feldeffekttransistoren dotiert werden können.
Wie unter Bezugnahme auf Fig. 3A zu sehen ist, ist die Dicke der planar ausgebildeten Oxidschicht 16 von der Höhe abhängig, die für die noch zu bildende Poly­ silizium-Behälterstruktur erwünscht ist. Die Höhe der resultierenden Polysiliziumstruktur ist einer der Fak­ toren bei der Bestimmung des erwünschten, resultieren­ den Kondensatorplatten-Oberflächenbereichs. Eine Kon­ taktöffnung 21 wird in das Oxid 16, das Nitrid 15 und das Oxid 14 geätzt, wodurch ein Zugang zu dem darun­ terliegenden Polysilizium-Stopfen 13 ermöglicht ist. Die Kontaktöffnung 21 erlaubt nicht nur einen Zugang zu der darunterliegenden Topographie, sondern sie schafft bei der Kontaktöffnung 21 auch eine Form für eine anschließend plazierte Schicht aus leitfähig do­ tiertem dünnen Polysilizium. (Alternativ hierzu kann die Kontaktöffnung bis hinab zu dem Diffusionsbereich 11 geätzt werden, da ein Polysilizium-Stopfen nicht vorhanden sein muß, wie dies in Fig. 3B gezeigt ist).
Wie unter Bezugnahme auf Fig. 4 gezeigt ist, wird eine dünne amorphe Siliziumschicht 31 mit einer Dicke von ca. 40 nm (ca. 400 Å) gebildet bzw. aufgebracht, und zwar entweder undotiert oder an Ort und Stelle dotiert mittels eines p-leitenden oder n-leitenden Dotierstoffs, wie zum Beispiel Arsen, Phosphor oder Bor. Am Ende dieses Schrittes werden die Korngrenzen an der Grenzfläche "eingefroren" oder "verriegelt", und zwar entweder durch Einbringung eines Dotier­ bzw. Fremdstoffs, wie zum Beispiel Sauerstoff, Kohlen­ stoff oder N₂O usw. oder durch Aussetzen der Silizium­ schicht gegenüber einer oxidbildenden Umgebung (O₂ oder H₂O) oder einer nitridbildenden Umgebung (N₂ oder NH₃). Wenn die Siliziumkörner an dieser Grenzfläche durch eine sehr geringfügige Oxidation "verriegelt" werden, ist es von kritischer Bedeutung, daß diese durch Auf­ wachsen oder Aufbringen gebildete Oxidschicht nicht zu dick ist und ein Leiten und Ausdifundieren von Dotier­ stoffen nicht vollständig blockiert, wenn die erste Schicht undotiert ist (eine Dicke von 0,3 bis 1,2 nm (3-12 Å) aus SiO₂ ist bevorzugt). Weiterhin ist be­ vorzugt, daß die Siliziumschichten an Ort und Stelle in einem System auf der Basis einer raschen thermischen chemischen Abscheidung aus der Dampfphase (RTCVD) aufgebracht werden, jedoch besteht ein alternatives Herstellungsverfahren in der Aufbringung der anfänglichen amorphen Siliziumschicht in einem mit niedrigem Druck arbeitenden chemischen Dampfphasenab­ scheidungs-(LPCVD-)Reaktor entweder mit Einleitung von verdünntem O₂ oder Entfernung der Wafer, um dadurch das Silizium der Atmosphäre auszusetzen und die Wafer ent­ weder direkt wieder einzusetzen oder die Wafer einer Naßbearbeitung unter Verwendung eines verdünnten HF-Tauchbads vor dem Wiedereinsetzen der Wafer zu unterziehen. Durch diese Schritte würde ein Eigenoxid auf der Oberfläche der ersten aufgebrachten Silizium­ schicht gebildet. Wie als nächstes in Fig. 5 zu sehen ist, wird eine an Ort und Stelle dotierte Silizium­ schicht 41 aufgebracht (es ist darauf hinzuweisen, daß es sich bei dieser zweiten oder zentralen Schicht um die einzige Dotierstoffquelle handeln kann, - wenn die erste und die dritte Schicht undotiert aufgebracht werden). Als nächstes wird O₂ eingeleitet, oder es werden die anderen vorstehend beschriebenen Ver­ fahrensweisen zur Bildung der Grenzflächenschicht 42 verwendet, worauf die dritte Siliziumschicht 51 aufge­ bracht wird, wie dies in Fig. 6 zu sehen ist. Bei der dritten Siliziumschicht könnte es sich um Silizium mit halbkugelförmiger Körnung handeln, das durch den Fach­ leuten bekannte Verfahrensweisen aufgebracht wird, wie zum Beispiel durch die Verfahrensweise, die in einem Artikel mit dem Titel "A New Cylindrical Capacitor Using Hemispherical Grained Si (HSG-Si) for 256Mb DRAMs" von Watanabe et al., 1992 IEDM, Seiten 259-262, beschrieben ist, der durch Bezugnahme zu einem Be­ standteil der vorliegenden Beschreibung gemacht wird.
Wie in Fig. 7 gezeigt ist, resultiert eine Stapelkon­ struktion 61 aus amorphem Silizium aus einer Planari­ sierung (Planarisierung durch chemisch-mechanisches Polieren oder Resist-Beschichtung, O₂-Plasma und Poly­ silizium-Ätzung), bis das Oxid 16 freiliegt, wodurch außerdem die jeweiligen benachbarten Speicherknoten­ platten über die Halbleiterscheibe hinweg voneinander getrennt werden. Als nächstes erfolgt ein Naßoxid-Rückätzvorgang zum Entfernen des in Fig. 6 gezeigten Oxids 16, wobei dieser Ätzvorgang auf der Nitrid­ schicht 15 stoppt. Wie vorstehend erwähnt wurde, ist die Nitridschicht 15 wahlweise vorgesehen, jedoch ist sie auch bevorzugt, da sie ein definitives Ätz-Stopp­ ziel für den Naßoxid-Ätzvorgang schafft. Die Nitrid­ schicht 15 muß jedoch überhaupt nicht verwendet wer­ den, da man sich der verschiedenen Ätzraten zwischen den Schichten 16 und 14 bedienen kann, wenn unter­ schiedliche Materialien verwendet werden. Bei dem be­ vorzugten Ausführungsbeispiel handelt es sich zum Bei­ spiel bei der Schicht 14 um TEOS und bei der Schicht 16 um Borophosphosilikatglas (BPSG). Da BPSG im Ver­ gleich zu TEOS eine viel höhere Ätzrate besitzt, kann das BPSG sicher vollständig entfernt werden, während immer noch eine ausreichende verbleibende Dicke des TEOS gewährleistet wird, die eine angemessene Isolie­ rung zu den darunterliegenden Wortleitungen 12 schafft.
Unter Bezugnahme auf Fig. 8A wird die durch Planarisierung gebildete amorphe Konstruktion 61 einer Hochvakuum-Wärmebehandlung unterzogen, um Silizium mit halbkugelförmiger Körnung (HSG-Silizium) sowohl an der Innenseite als auch an der Außenseite des Gebildes 61 zu bilden. Bei der Hochvakuum-Wärmebehandlung kann eine durch rasche Wärmebehandlung (RTP) unterstützte Erwärmung verwendet werden, um die HSG-Bildung weiter zu fördern. Daraus ergibt sich das HSG-Siliziumgebilde 71, das bei dieser Anwendung eine behälterartige Speicherknotenplatte 71 bildet. Das amorphe Silizium wird dadurch in Silizium mit halbkugelförmiger Körnung umgewandelt, daß man das Gebilde einer raschen Wärme­ behandlung oder einer Hochvakuum-Wärmebehandlung un­ terzieht, wodurch die Siliziumatome aus der ersten und der letzten Siliziumschicht aufgezehrt werden, während die Siliziumatome jeglicher inneren Siliziumschicht intakt bleiben und nicht in die Silizium-Grenzflächen­ schichten eindringen. Die behälterförmige Kondensator-Speicherknotenplatte 71 wird dadurch verbessert, daß eine Schicht aus Titannitrid 72 über dem gesamten freiliegenden Silizium mit halbkugelförmiger Körnung gebildet wird (dabei ist bevorzugt, daß die Titan­ nitridschicht 72 durch chemische Dampfphasenabschei­ dung gebildet wird). Das Vorhandensein von Titannitrid 72 eliminiert die Entstehung eines jeglichen Ver­ armungsbereichs, der sich tendentiell unter dem an­ schließend gebildeten Zellendielektrikum bildet, wenn Silizium mit halbkugelförmiger Körnung vorhanden ist.
Alternativ hierzu zeigt Fig. 8B eine fertiggestellte, behälterartige Kondensator-Speicherknotenplatte 71, die sich in direktem Kontakt mit dem Diffusionsbereich 11 befindet und somit keine Polysilizium-Stopfen-Zwi­ schenverbindung verwendet. Wie in Fig. 8A dargestellt ist, wird die behälterartige Kondensator-Speicherkno­ tenplatte 71 durch Bilden einer Schicht aus Titan­ nitrid 72 über dem gesamten freiliegenden Silizium mit halbkugelförmiger Körnung verbessert.
Wie in Fig. 9 gezeigt ist, wird das Behältergebilde 71 mit einem Kondensatorzellendielektrikum 81 überzo­ gen. Schließlich wird eine dotierte, konforme Poly­ siliziumschicht 82 vollflächig auf das Zellen­ dielektrikum 81 aufgebracht, wobei die Schicht 82 als gemeinsame Kondensatorzellenplatte für eine gesamte Anordnung von Behältergebilden 71 dient. Ab diesem Punkt wird der Wafer unter Verwendung herkömmlicher Herstellungsschritte fertiggestellt.
Ein wichtiges Merkmal der vorliegenden Erfindung be­ steht in der Verwendung von Titannitrid zur Beschich­ tung von Silizium mit halbkugelförmiger Körnung, die zusammen eine Speicherknotenzellenplatte bilden. Die­ ses Merkmal kann bei jedem Kondensator-Herstellungvor­ gang verwendet werden und ist nicht auf den vorstehend beschriebenen Kondensator-Herstellungsvorgang begrenzt.

Claims (26)

1. Verfahren zum Herstellen eines Kondensators auf einem Trägersubstrat (10), gekennzeichnet durch folgende Schritte:
Bilden einer unteren leitfähigen Kondensatorplatte (71) mit einer Innenfläche und einer Außenfläche aus Polysilizium mit halbkugelförmiger Körnung; Bilden einer Titannitridschicht (72) angrenzend an und erstreckungsgleich mit dem Polysilizium mit halbkugelförmiger Körnung;
Bilden einer Isolierschicht (81) angrenzend an und erstreckungsgleich mit der Titannitridschicht (72); und
Bilden einer oberen leitfähigen Kondensatorplatte (82) oben auf und erstreckungsgleich mit der Isolierschicht (81).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als Trägersubstrat (10) ein Siliziumsubstrat verwendet wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß vor der Bildung der unteren leitfähigen Kondensatorplatte (71) ein leitfähiger Stopfen (13) zwischen einem Paar be­ nachbarter, paralleler leitfähiger Leitungen (12) gebildet wird, wobei der leitfähige Stopfen (13) eine Verbindung zwischen der unteren leitfähigen Kondensatorplatte (71) und dem Trägersubstrat (10) herstellt.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß für den leitfähigen Stopfen (13) leitfähig dotiertes Polysilizium ver­ wendet wird.
5. Verfahren nach einem der vorausgehenden Ansprüche, dadurch gekennzeichnet, daß für die Isolierschicht (81) Nitrid verwendet wird.
6. Verfahren nach einem der vorausgehenden Ansprüche, dadurch gekennzeichnet, daß das Verfahren zur Her­ stellung von DRAM-Vorrichtungen verwendbar ist.
7. Verfahren nach einem der vorausgehenden Ansprüche, dadurch gekennzeichnet, daß die Bildung des Sili­ ziums mit halbkugelförmiger Körnung weiterhin fol­ gende Schritte umfaßt:
Bilden einer Öffnung in einer planar ausgebildeten Schicht (14), die oben auf dem Trägersubstrat (10) ausgebildet ist;
Bilden mehrerer Siliziumschichten (31, 41, 51) in der Öffnung, wobei die erste (31) und die letzte (51) gebildete Schicht amorphes Silizium aufwei­ sen;
Bilden mehrerer Silizium-Grenzflächenschichten (32, 42) an den Silizium-Korngrenzen zwischen jeder Schicht;
Trennen der mehreren Siliziumschichten (31, 41, 51) in einzelne Behältergebilde (61) mit einer freiliegenden inneren und einer freiliegenden äußeren Oberfläche; und
Umwandeln der freiliegenden inneren und äußeren Oberflächen aus amorphem Silizium in Silizium mit halbkugelförmiger Körnung, wobei das Silizium mit halbkugelförmiger Körnung als untere leitfähige Kondensatorplatte (71) dient.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß es sich bei der planar ausgebildeten Isolierschicht (14) um eine Schicht handelt, die aus wenigstens einem Element der Gruppe bestehend aus Tetraethylorthosilikat (TEOS), Borophosphosilikatglas (BPSG) sowie Ni­ trid oder jeglicher Kombination daraus gebildet ist.
9. Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß die planar ausgebilde­ te Isolierschicht (14) durch chemisch-mechanisches Polieren planar ausgebildet wird.
10. Verfahren nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß die Umwandlung des amorphen Siliziums in Silizium mit halbkugelförm­ iger Körnung weiterhin beinhaltet, daß das Gebilde einer raschen Wärmebehandlung unterzogen wird, durch die Siliziumatome aus der ersten (31) und der letzten (51) Siliziumschicht aufgezehrt wer­ den, während die Siliziumatome einer inneren Sili­ ziumschicht intakt bleiben und nicht in die Sili­ zium-Grenzschichten (32, 42) eindringen.
11. Verfahren nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß die Umwandlung des amorphen Siliziums in Silizium mit halbkugelför­ miger Körnung weiterhin beinhaltet, daß das Gebil­ de einer Hochvakuum-Wärmebehandlung unterzogen wird, wodurch Siliziumatome aus der ersten (31) und der letzten (51) Siliziumschicht aufgezehrt werden, während die Siliziumatome einer inneren Siliziumschicht intakt bleiben und nicht in die Silizium-Grenzflächenschichten (32, 42) eindrin­ gen.
12. Verfahren nach einem der Ansprüche 7 bis 11, dadurch gekennzeichnet, daß die mehreren Schichten (31, 41, 51) eine erste (31), eine zweite (41) und eine dritte (51) Schicht umfassen.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß für die zweite Schicht (41) leitfähig dotiertes amorphes Silizium verwen­ det wird.
14. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß für die zweite Schicht (41) leitfähig dotiertes Polysilizium verwendet wird.
15. Verfahren nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, daß die erste (31) und die dritte (51) Siliziumschicht zuerst undotiert auf­ gebracht werden und später durch ein Ausdifundie­ ren von Dotier-Fremdstoffen dotiert werden, die in der leitfähig dotierten zweiten Siliziumschicht vorhanden sind.
16. Verfahren nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, daß es sich bei der ersten (31) und der dritten (51) Schicht um Silizium­ schichten handelt, die von Anfang an als dotierte Schichten aufgebracht werden.
17. Verfahren nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, daß die erste Schicht (31) am Anfang als undotiere Siliziumschicht aufge­ bracht wird und die dritte Schicht (51) am Anfang als dotierte Siliziumschicht aufgebracht wird.
18. Verfahren nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, daß die erste Schicht (31) am Anfang als dotierte Schicht aufgebracht wird und die dritte Schicht (51) am Anfang als undo­ tierte Schicht aufgebracht wird.
19. Verfahren nach einem der Ansprüche 7 bis 18, dadurch gekennzeichnet, daß die Bildung mehrerer Silizium-Grenzflächenschichten (32, 42) an den Silizium-Korngrenzen die Einbringung eines Fremd­ stoffs an den Korngrenzen umfaßt, wobei der Fremd­ stoff aus der Gruppe bestehend aus Sauerstoff, Kohlenstoff und N₂O ausgewählt wird.
20. Verfahren nach einem der Ansprüche 7 bis 19, dadurch gekennzeichnet, daß die Bildung der mehre­ ren Silizium-Grenzflächenschichten (32, 42) an den Silizium-Korngrenzen umfaßt, daß jede Silizium­ schicht einem oxidbildenden Umgebungsmaterial aus­ gesetzt wird, das aus der Gruppe bestehend aus einem oxidbildenden Umgebungsmaterial und einem nitridbildenden Umgebungsmaterial ausgewählt wird.
21. Halbleitervorrichtung mit einem Speicherkonden­ sator, dadurch gekennzeichnet, daß der Speicherkondensa­ tor folgendes aufweist:
ein Bodenplattengebilde (71) mit einer Oberfläche aus Silizium mit halbkugelförmiger Körnung;
eine Titannitridschicht (72) angrenzend an und erstreckungsgleich mit der Oberfläche aus Silizium mit halbkugelförmiger Körnung;
eine Isolierschicht (81) angrenzend an und er­ streckungsgleich mit der Titannitridschicht (72); und
ein oberes Plattengebilde (82) mit einer leitfähig dotierten Polysiliziumschicht oben auf sowie er­ streckungsgleich mit der Isolierschicht (81).
22. Speicherkondensator in einer Halbleitervorrich­ tung, gekennzeichnet durch
ein Bodenplattengebilde (71) mit einer Oberfläche aus Silizium mit halbkugelförmiger Körnung;
eine Titannitridschicht (72) angrenzend an und erstreckungsgleich mit der Oberfläche aus Silizium mit halbkugelförmiger Körnung;
eine Isolierschicht (81) angrenzend an und er­ streckungsgleich mit der Titannitridschicht (72); und
ein oberes Plattengebilde (82) mit einer leitfähig dotierten Polysiliziumschicht oben auf sowie er­ streckungsgleich mit der Isolierschicht (81).
23. Kondensatorplatte (71) in einer Halbleitervorrich­ tung, gekennzeichnet durch
eine Oberfläche aus Silizium mit halbkugelförmiger Körnung, und durch
eine Titannitridschicht (72) angrenzend an und erstreckungsgleich mit der Oberfläche aus Silizium mit halbkugelförmiger Körnung.
24. Kondensatorplatte (71) nach Anspruch 23, gekennzeichnet durch
eine Isolierschicht (81) angrenzend an und er­ streckungsgleich mit der Titannitridschicht (72); und durch
ein Kondensatorplattengebilde (82) mit einer leit­ fähig dotierten Polysiliziumschicht oben auf und erstreckungsgleich mit der Isolierschicht (81).
25. Halbleitervorrichtung wie in Anspruch 21, 22 und 23 erwähnt, dadurch gekennzeichnet, daß es sich bei der Halb­ leitervorrichtung um eine DRAM-Vorrichtung handelt.
26. Titannitridschicht (72) wie in Anspruch 1, 21, 22 und 23 erwähnt, dadurch gekennzeichnet, daß es sich bei der Titan­ nitridschicht (72) um Titannitrid handelt, das durch chemische Abscheidung aus der Dampfphase aufgebracht ist.
DE19521489A 1994-06-14 1995-06-13 Kondensatorplatte und Kondensator, je in einer Halbleitervorrichtung gebildet, die Verwendung eines solchen Kondensators als Speicherkondensator einer Halbleitervorrichtung, Verfahren zur Herstellung eines Kondensators und Verwendung eines solchen Verfahrens zur Herstellung von DRAM-Vorrichtungen Expired - Lifetime DE19521489B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/259,766 US5418180A (en) 1994-06-14 1994-06-14 Process for fabricating storage capacitor structures using CVD tin on hemispherical grain silicon
US259766 1994-06-14

Publications (2)

Publication Number Publication Date
DE19521489A1 true DE19521489A1 (de) 1995-12-21
DE19521489B4 DE19521489B4 (de) 2005-08-18

Family

ID=22986284

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19521489A Expired - Lifetime DE19521489B4 (de) 1994-06-14 1995-06-13 Kondensatorplatte und Kondensator, je in einer Halbleitervorrichtung gebildet, die Verwendung eines solchen Kondensators als Speicherkondensator einer Halbleitervorrichtung, Verfahren zur Herstellung eines Kondensators und Verwendung eines solchen Verfahrens zur Herstellung von DRAM-Vorrichtungen

Country Status (3)

Country Link
US (2) US5418180A (de)
JP (1) JP2915825B2 (de)
DE (1) DE19521489B4 (de)

Families Citing this family (129)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5418180A (en) * 1994-06-14 1995-05-23 Micron Semiconductor, Inc. Process for fabricating storage capacitor structures using CVD tin on hemispherical grain silicon
JP2956482B2 (ja) * 1994-07-29 1999-10-04 日本電気株式会社 半導体記憶装置及びその製造方法
US5691219A (en) * 1994-09-17 1997-11-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor memory device
JP2689935B2 (ja) * 1995-02-01 1997-12-10 日本電気株式会社 半導体薄膜形成方法
JP2699921B2 (ja) * 1995-04-21 1998-01-19 日本電気株式会社 半導体装置の製造方法
US5665625A (en) * 1995-05-19 1997-09-09 Micron Technology, Inc. Method of forming capacitors having an amorphous electrically conductive layer
US5583070A (en) * 1995-07-07 1996-12-10 Vanguard International Semiconductor Corporation Process to form rugged polycrystalline silicon surfaces
US5856007A (en) * 1995-07-18 1999-01-05 Sharan; Sujit Method and apparatus for forming features in holes, trenches and other voids in the manufacturing of microelectronic devices
KR100224654B1 (ko) * 1995-09-19 1999-10-15 윤종용 반도체장치의 커패시터 형성방법
US5793076A (en) * 1995-09-21 1998-08-11 Micron Technology, Inc. Scalable high dielectric constant capacitor
KR100232160B1 (ko) * 1995-09-25 1999-12-01 김영환 반도체 장치의 커패시터 구조 및 그 제조방법
US5639685A (en) * 1995-10-06 1997-06-17 Micron Technology, Inc. Semiconductor processing method of providing a conductively doped layer of hemispherical grain polysilicon
US5801104A (en) * 1995-10-24 1998-09-01 Micron Technology, Inc. Uniform dielectric film deposition on textured surfaces
US5831282A (en) 1995-10-31 1998-11-03 Micron Technology, Inc. Method of producing an HSG structure using an amorphous silicon disorder layer as a substrate
US5634974A (en) * 1995-11-03 1997-06-03 Micron Technologies, Inc. Method for forming hemispherical grained silicon
JP2751952B2 (ja) * 1995-11-10 1998-05-18 日本電気株式会社 半導体装置の製造方法
US5612558A (en) * 1995-11-15 1997-03-18 Micron Technology, Inc. Hemispherical grained silicon on refractory metal nitride
US5801413A (en) * 1995-12-19 1998-09-01 Micron Technology, Inc. Container-shaped bottom electrode for integrated circuit capacitor with partially rugged surface
US6015986A (en) * 1995-12-22 2000-01-18 Micron Technology, Inc. Rugged metal electrodes for metal-insulator-metal capacitors
US5869389A (en) * 1996-01-18 1999-02-09 Micron Technology, Inc. Semiconductor processing method of providing a doped polysilicon layer
US5754390A (en) 1996-01-23 1998-05-19 Micron Technology, Inc. Integrated capacitor bottom electrode for use with conformal dielectric
US5940713A (en) * 1996-03-01 1999-08-17 Micron Technology, Inc. Method for constructing multiple container capacitor
US6083831A (en) * 1996-03-26 2000-07-04 Micron Technology, Inc. Semiconductor processing method of forming a contact pedestal, of forming a storage node of a capacitor
US6168987B1 (en) * 1996-04-09 2001-01-02 Vanguard International Semiconductor Corp. Method for fabricating crown-shaped capacitor structures
US5760434A (en) * 1996-05-07 1998-06-02 Micron Technology, Inc. Increased interior volume for integrated memory cell
JP2795313B2 (ja) * 1996-05-08 1998-09-10 日本電気株式会社 容量素子及びその製造方法
JPH09298284A (ja) * 1996-05-09 1997-11-18 Nec Corp 半導体容量素子の形成方法
TW373320B (en) * 1996-05-27 1999-11-01 United Microelectronics Corporaiton Structure and production method of capacitor of dynamic RAM
US5604146A (en) * 1996-06-10 1997-02-18 Vanguard International Semiconductor Corporation Method to fabricate a semiconductor memory device having an E-shaped storage node
JP3105788B2 (ja) * 1996-07-15 2000-11-06 日本電気株式会社 半導体装置の製造方法
JP3941133B2 (ja) 1996-07-18 2007-07-04 富士通株式会社 半導体装置およびその製造方法
JPH10189898A (ja) * 1996-12-24 1998-07-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5905280A (en) 1997-02-11 1999-05-18 Micron Technology, Inc. Capacitor structures, DRAM cell structures, methods of forming capacitors, methods of forming DRAM cells, and integrated circuits incorporating capacitor structures and DRAM cell structures
US6069053A (en) * 1997-02-28 2000-05-30 Micron Technology, Inc. Formation of conductive rugged silicon
US5937314A (en) * 1997-02-28 1999-08-10 Micron Technology, Inc. Diffusion-enhanced crystallization of amorphous materials to improve surface roughness
GB2323705B (en) * 1997-03-27 2002-02-20 Nec Corp Semiconductor device with memory cell and fabrication method thereof
US6066539A (en) * 1997-04-11 2000-05-23 Micron Technology, Inc. Honeycomb capacitor and method of fabrication
US6218260B1 (en) * 1997-04-22 2001-04-17 Samsung Electronics Co., Ltd. Methods of forming integrated circuit capacitors having improved electrode and dielectric layer characteristics and capacitors formed thereby
JPH10326874A (ja) * 1997-05-23 1998-12-08 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5955756A (en) * 1997-05-29 1999-09-21 International Business Machines Corporation Trench separator for self-defining discontinuous film
US6002575A (en) * 1997-05-29 1999-12-14 International Business Machines Corporation Adherent separator for self-defining discontinuous film
US6153491A (en) * 1997-05-29 2000-11-28 International Business Machines Corporation Overhanging separator for self-defining discontinuous film
US5796573A (en) 1997-05-29 1998-08-18 International Business Machines Corporation Overhanging separator for self-defining stacked capacitor
US6046093A (en) 1997-06-13 2000-04-04 Micron Technololgy, Inc. Method of forming capacitors and related integrated circuitry
US6188097B1 (en) * 1997-07-02 2001-02-13 Micron Technology, Inc. Rough electrode (high surface area) from Ti and TiN
US6207523B1 (en) * 1997-07-03 2001-03-27 Micron Technology, Inc. Methods of forming capacitors DRAM arrays, and monolithic integrated circuits
US6255159B1 (en) * 1997-07-14 2001-07-03 Micron Technology, Inc. Method to form hemispherical grained polysilicon
US6040596A (en) * 1997-07-22 2000-03-21 Samsung Electronics Co., Ltd. Dynamic random access memory devices having improved peripheral circuit resistors therein
US6146967A (en) * 1997-08-20 2000-11-14 Micron Technology, Inc. Selective deposition of amorphous silicon film seeded in a chlorine gas and a hydride gas ambient when forming a stacked capacitor with HSG
US5920763A (en) * 1997-08-21 1999-07-06 Micron Technology, Inc. Method and apparatus for improving the structural integrity of stacked capacitors
US6048763A (en) 1997-08-21 2000-04-11 Micron Technology, Inc. Integrated capacitor bottom electrode with etch stop layer
US5917213A (en) 1997-08-21 1999-06-29 Micron Technology, Inc. Depletion compensated polysilicon electrodes
KR100489354B1 (ko) * 1997-08-30 2006-05-03 주식회사 하이닉스반도체 반도체장치의전하저장전극형성방법
KR100273987B1 (ko) 1997-10-31 2001-02-01 윤종용 디램 장치 및 제조 방법
US6238974B1 (en) * 1997-11-08 2001-05-29 United Microelectronics Corp. Method of forming DRAM capacitors with a native oxide etch-stop
JP3180740B2 (ja) 1997-11-11 2001-06-25 日本電気株式会社 キャパシタの製造方法
JP3269531B2 (ja) 1998-01-30 2002-03-25 日本電気株式会社 半導体装置の製造方法
JPH11233737A (ja) * 1998-02-10 1999-08-27 Fujitsu Ltd 半導体装置及びその製造方法
JP3187364B2 (ja) * 1998-02-19 2001-07-11 日本電気株式会社 半導体装置の製造方法
KR100344250B1 (ko) * 1998-02-26 2003-04-23 유나이티드 마이크로일렉트로닉스 코퍼레이션 캐패시터를제조하는방법
TW411589B (en) * 1998-02-27 2000-11-11 Mosel Vitelic Inc Method of manufacturing capacitor bottom electrode and structure thereof
US6673671B1 (en) 1998-04-16 2004-01-06 Renesas Technology Corp. Semiconductor device, and method of manufacturing the same
US6022800A (en) * 1998-04-29 2000-02-08 Worldwide Semiconductor Manufacturing Corporation Method of forming barrier layer for tungsten plugs in interlayer dielectrics
KR100319207B1 (ko) 1998-06-15 2002-01-05 윤종용 메모리 셀의 실린더형 스토리지 커패시터 및 그 제조방법
US6015733A (en) * 1998-08-13 2000-01-18 Taiwan Semiconductor Manufacturing Company Process to form a crown capacitor structure for a dynamic random access memory cell
JP4024940B2 (ja) 1998-09-04 2007-12-19 株式会社ルネサステクノロジ 半導体装置の製造方法
US6124164A (en) * 1998-09-17 2000-09-26 Micron Technology, Inc. Method of making integrated capacitor incorporating high K dielectric
US6404005B1 (en) 1998-09-17 2002-06-11 Micron Technology, Inc. Methods of forming capacitors and related integrated circuitry
KR100363083B1 (ko) 1999-01-20 2002-11-30 삼성전자 주식회사 반구형 그레인 커패시터 및 그 형성방법
US6358793B1 (en) 1999-02-26 2002-03-19 Micron Technology, Inc. Method for localized masking for semiconductor structure development
US6303956B1 (en) 1999-02-26 2001-10-16 Micron Technology, Inc. Conductive container structures having a dielectric cap
US6421223B2 (en) * 1999-03-01 2002-07-16 Micron Technology, Inc. Thin film structure that may be used with an adhesion layer
KR100317042B1 (ko) * 1999-03-18 2001-12-22 윤종용 반구형 알갱이 실리콘을 가지는 실린더형 커패시터 및 그 제조방법
US6235605B1 (en) 1999-04-15 2001-05-22 Micron Technology, Inc. Selective silicon formation for semiconductor devices
US6091098A (en) * 1999-04-23 2000-07-18 Acer Semiconductor Manufacturing Inc. Double-crown rugged polysilicon capacitor
US6436786B1 (en) * 1999-05-14 2002-08-20 Matsushita Electronics Corporation Method for fabricating a semiconductor device
JP4807894B2 (ja) 1999-05-31 2011-11-02 ルネサスエレクトロニクス株式会社 半導体装置
US6281142B1 (en) * 1999-06-04 2001-08-28 Micron Technology, Inc. Dielectric cure for reducing oxygen vacancies
US6291289B2 (en) 1999-06-25 2001-09-18 Micron Technology, Inc. Method of forming DRAM trench capacitor with metal layer over hemispherical grain polysilicon
US6100137A (en) * 1999-08-12 2000-08-08 Vanguard International Semiconductor Corporation Etch stop layer used for the fabrication of an overlying crown shaped storage node structure
US6137126A (en) * 1999-08-17 2000-10-24 Advanced Micro Devices, Inc. Method to reduce gate-to-local interconnect capacitance using a low dielectric constant material for LDD spacer
US6693320B1 (en) 1999-08-30 2004-02-17 Micron Technology, Inc. Capacitor structures with recessed hemispherical grain silicon
US6326277B1 (en) 1999-08-30 2001-12-04 Micron Technology, Inc. Methods of forming recessed hemispherical grain silicon capacitor structures
US6281543B1 (en) 1999-08-31 2001-08-28 Micron Technology, Inc. Double layer electrode and barrier system on hemispherical grain silicon for use with high dielectric constant materials and methods for fabricating the same
US6204156B1 (en) 1999-09-02 2001-03-20 Micron Technology, Inc. Method to fabricate an intrinsic polycrystalline silicon film
KR100313490B1 (ko) * 1999-11-06 2001-11-15 윤종용 스토리지 전극 내부에만 반구형 실리콘 알갱이(에이치에스 지) 실리콘을 가지는 반도체 장치의 실린더형커패시터 형성 방법
JP2001203334A (ja) * 1999-11-10 2001-07-27 Mitsubishi Electric Corp キャパシタを有する半導体装置およびその製造方法
US6780704B1 (en) 1999-12-03 2004-08-24 Asm International Nv Conformal thin films over textured capacitor electrodes
KR20010059998A (ko) * 1999-12-31 2001-07-06 박종섭 반도체소자의 캐패시터 형성방법
US7253076B1 (en) 2000-06-08 2007-08-07 Micron Technologies, Inc. Methods for forming and integrated circuit structures containing ruthenium and tungsten containing layers
US6429127B1 (en) 2000-06-08 2002-08-06 Micron Technology, Inc. Methods for forming rough ruthenium-containing layers and structures/methods using same
US6482736B1 (en) 2000-06-08 2002-11-19 Micron Technology, Inc. Methods for forming and integrated circuit structures containing enhanced-surface-area conductive layers
KR100593955B1 (ko) * 2000-06-28 2006-06-30 매그나칩 반도체 유한회사 반도체 메모리 소자의 스토리지 노드 형성방법
US6399490B1 (en) 2000-06-29 2002-06-04 International Business Machines Corporation Highly conformal titanium nitride deposition process for high aspect ratio structures
US6639266B1 (en) 2000-08-30 2003-10-28 Micron Technology, Inc. Modifying material removal selectivity in semiconductor structure development
US6403455B1 (en) 2000-08-31 2002-06-11 Samsung Austin Semiconductor, L.P. Methods of fabricating a memory device
US6689668B1 (en) 2000-08-31 2004-02-10 Samsung Austin Semiconductor, L.P. Methods to improve density and uniformity of hemispherical grain silicon layers
US6686235B2 (en) 2001-04-12 2004-02-03 Micron Technology, Inc. Buried digit spacer-separated capacitor array
US6458652B1 (en) 2001-08-20 2002-10-01 Micron Technology, Inc. Methods of forming capacitor electrodes
US6794704B2 (en) * 2002-01-16 2004-09-21 Micron Technology, Inc. Method for enhancing electrode surface area in DRAM cell capacitors
US6838114B2 (en) 2002-05-24 2005-01-04 Micron Technology, Inc. Methods for controlling gas pulsing in processes for depositing materials onto micro-device workpieces
US6881622B2 (en) * 2002-05-30 2005-04-19 Taiwan Semiconductor Manufacturing Co., Ltd Aqueous ammonium hydroxide amorphous silicon etch method for forming microelectronic capacitor structure
US6821347B2 (en) 2002-07-08 2004-11-23 Micron Technology, Inc. Apparatus and method for depositing materials onto microelectronic workpieces
US6955725B2 (en) 2002-08-15 2005-10-18 Micron Technology, Inc. Reactors with isolated gas connectors and methods for depositing materials onto micro-device workpieces
US7092287B2 (en) * 2002-12-18 2006-08-15 Asm International N.V. Method of fabricating silicon nitride nanodots
US7335396B2 (en) 2003-04-24 2008-02-26 Micron Technology, Inc. Methods for controlling mass flow rates and pressures in passageways coupled to reaction chambers and systems for depositing material onto microfeature workpieces in reaction chambers
US6916723B2 (en) * 2003-04-25 2005-07-12 Micron Technology, Inc. Methods of forming rugged semiconductor-containing surfaces
US7092234B2 (en) * 2003-05-20 2006-08-15 Micron Technology, Inc. DRAM cells and electronic systems
US6902973B2 (en) * 2003-08-18 2005-06-07 Micron Technology, Inc. Hemi-spherical grain silicon enhancement
US7344755B2 (en) 2003-08-21 2008-03-18 Micron Technology, Inc. Methods and apparatus for processing microfeature workpieces; methods for conditioning ALD reaction chambers
US7235138B2 (en) 2003-08-21 2007-06-26 Micron Technology, Inc. Microfeature workpiece processing apparatus and methods for batch deposition of materials on microfeature workpieces
US7422635B2 (en) 2003-08-28 2008-09-09 Micron Technology, Inc. Methods and apparatus for processing microfeature workpieces, e.g., for depositing materials on microfeature workpieces
US7170736B2 (en) * 2003-08-28 2007-01-30 Tessera, Inc. Capacitor having low resistance electrode including a thin silicon layer
US7056806B2 (en) 2003-09-17 2006-06-06 Micron Technology, Inc. Microfeature workpiece processing apparatus and methods for controlling deposition of materials on microfeature workpieces
US7282239B2 (en) * 2003-09-18 2007-10-16 Micron Technology, Inc. Systems and methods for depositing material onto microfeature workpieces in reaction chambers
US7323231B2 (en) 2003-10-09 2008-01-29 Micron Technology, Inc. Apparatus and methods for plasma vapor deposition processes
US7581511B2 (en) 2003-10-10 2009-09-01 Micron Technology, Inc. Apparatus and methods for manufacturing microfeatures on workpieces using plasma vapor processes
US7647886B2 (en) * 2003-10-15 2010-01-19 Micron Technology, Inc. Systems for depositing material onto workpieces in reaction chambers and methods for removing byproducts from reaction chambers
US7091085B2 (en) * 2003-11-14 2006-08-15 Micron Technology, Inc. Reduced cell-to-cell shorting for memory arrays
US7258892B2 (en) * 2003-12-10 2007-08-21 Micron Technology, Inc. Methods and systems for controlling temperature during microfeature workpiece processing, e.g., CVD deposition
US7906393B2 (en) * 2004-01-28 2011-03-15 Micron Technology, Inc. Methods for forming small-scale capacitor structures
US7584942B2 (en) * 2004-03-31 2009-09-08 Micron Technology, Inc. Ampoules for producing a reaction gas and systems for depositing materials onto microfeature workpieces in reaction chambers
US8133554B2 (en) 2004-05-06 2012-03-13 Micron Technology, Inc. Methods for depositing material onto microfeature workpieces in reaction chambers and systems for depositing materials onto microfeature workpieces
US7699932B2 (en) 2004-06-02 2010-04-20 Micron Technology, Inc. Reactors, systems and methods for depositing thin films onto microfeature workpieces
US7499209B2 (en) * 2004-10-26 2009-03-03 Xerox Corporation Toner compositions for dry-powder electrophoretic displays
JP2005236322A (ja) * 2005-03-30 2005-09-02 Fujitsu Ltd 半導体装置とその製造方法
US20060237138A1 (en) * 2005-04-26 2006-10-26 Micron Technology, Inc. Apparatuses and methods for supporting microelectronic devices during plasma-based fabrication processes
US20070054048A1 (en) * 2005-09-07 2007-03-08 Suvi Haukka Extended deposition range by hot spots
US7851307B2 (en) 2007-08-17 2010-12-14 Micron Technology, Inc. Method of forming complex oxide nanodots for a charge trap

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01222469A (ja) * 1988-03-01 1989-09-05 Fujitsu Ltd 半導体記憶装置とその製造方法
US5278091A (en) * 1993-05-04 1994-01-11 Micron Semiconductor, Inc. Process to manufacture crown stacked capacitor structures with HSG-rugged polysilicon on all sides of the storage node
JPH06151751A (ja) * 1992-11-13 1994-05-31 Hitachi Ltd 半導体集積回路装置及びその製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02210790A (ja) * 1989-02-08 1990-08-22 Ricoh Co Ltd 電界発光素子
JPH0684696B2 (ja) * 1989-05-12 1994-10-26 鹿島建設株式会社 自動車兼用駐艇場
JPH0443674A (ja) * 1990-06-11 1992-02-13 Matsushita Electron Corp 半導体記憶装置およびその製造方法
JPH0493067A (ja) * 1990-08-09 1992-03-25 Sony Corp 半導体メモリ装置
US5111355A (en) * 1990-09-13 1992-05-05 National Semiconductor Corp. High value tantalum oxide capacitor
JPH04171975A (ja) * 1990-11-06 1992-06-19 Nippon Steel Corp 容量素子及びその製造方法
US5082797A (en) * 1991-01-22 1992-01-21 Micron Technology, Inc. Method of making stacked textured container capacitor
US5234857A (en) * 1991-03-23 1993-08-10 Samsung Electronics, Co., Ltd. Method of making semiconductor device having a capacitor of large capacitance
KR920018987A (ko) * 1991-03-23 1992-10-22 김광호 캐패시터의 제조방법
JPH0521744A (ja) * 1991-07-10 1993-01-29 Sony Corp 半導体記憶装置のキヤパシタおよびその製造方法
US5110752A (en) * 1991-07-10 1992-05-05 Industrial Technology Research Institute Roughened polysilicon surface capacitor electrode plate for high denity dram
JP3055242B2 (ja) * 1991-09-19 2000-06-26 日本電気株式会社 半導体装置およびその製造方法
KR940009628B1 (ko) * 1991-11-16 1994-10-15 삼성전자 주식회사 커패시터 및 그 제조방법
US5162248A (en) * 1992-03-13 1992-11-10 Micron Technology, Inc. Optimized container stacked capacitor DRAM cell utilizing sacrificial oxide deposition and chemical mechanical polishing
JPH05335483A (ja) * 1992-05-29 1993-12-17 Oki Electric Ind Co Ltd 半導体装置の製造方法
US5340763A (en) * 1993-02-12 1994-08-23 Micron Semiconductor, Inc. Multi-pin stacked capacitor utilizing micro villus patterning in a container cell and method to fabricate same
US5338700A (en) * 1993-04-14 1994-08-16 Micron Semiconductor, Inc. Method of forming a bit line over capacitor array of memory cells
US5312768A (en) * 1993-03-09 1994-05-17 Micron Technology, Inc. Integrated process for fabricating raised, source/drain, short-channel transistors
US5340765A (en) * 1993-08-13 1994-08-23 Micron Semiconductor, Inc. Method for forming enhanced capacitance stacked capacitor structures using hemi-spherical grain polysilicon
US5418180A (en) * 1994-06-14 1995-05-23 Micron Semiconductor, Inc. Process for fabricating storage capacitor structures using CVD tin on hemispherical grain silicon

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01222469A (ja) * 1988-03-01 1989-09-05 Fujitsu Ltd 半導体記憶装置とその製造方法
JPH06151751A (ja) * 1992-11-13 1994-05-31 Hitachi Ltd 半導体集積回路装置及びその製造方法
US5278091A (en) * 1993-05-04 1994-01-11 Micron Semiconductor, Inc. Process to manufacture crown stacked capacitor structures with HSG-rugged polysilicon on all sides of the storage node

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
IEDM 92, S. 263-266 *

Also Published As

Publication number Publication date
US5608247A (en) 1997-03-04
DE19521489B4 (de) 2005-08-18
JPH07335842A (ja) 1995-12-22
JP2915825B2 (ja) 1999-07-05
US5418180A (en) 1995-05-23

Similar Documents

Publication Publication Date Title
DE19521489A1 (de) Verfahren zur Herstellung eines Kondensators
DE4201004C2 (de) Verfahren zur Bildung eines Kondensators
DE4136420C2 (de) Verfahren zur Bildung eines Kondensators
DE69221530T2 (de) Verfahren zum Erhöhen der Kapazität eines DRAMs durch Anodisieren der Polysiliziumschicht einer unteren Kondensatorplatte
DE4217443C2 (de) Verfahren zur Herstellung einer DRAM-Anordnung
DE4234676C2 (de) Verfahren zum Herstellen eines Kondensators
DE4201520A1 (de) Verfahren zur herstellung einer dram-anordnung
DE4031411C2 (de) Verfahren zur Herstellung einer einen Kondensator aufweisenden Halbleitervorrichtung
DE4321638A1 (de) Halbleiterspeicherbauelement mit einem Kondensator und Verfahren zu seiner Herstellung
DE19933480A1 (de) Zylindrischer Kondensator und Verfahren für dessen Herstellung
DE4412089A1 (de) Verfahren zur Herstellung eines Kondensators für ein hochintegriertes Halbleiterspeicherbauelement
DE4301690A1 (de)
DE19719699A1 (de) Verfahren zur Bildung eines dynamischen Speichers mit hoher Dichte und wahlfreiem Zugang
DE4215203A1 (de) Speicherkondensator und verfahren zu dessen herstellung
DE4203400A1 (de) Auf einem siliziumsubstrat gebildeter speicherkondensator
DE4142961A1 (de) Dram-speicheranordnung
DE10002315A1 (de) Verfahren zum Ausbilden von HSG-Kondensatoren aus ungleichmäßig dotierten amorphen Siliziumschichten und darin ausgebildeten HSG-Kondensatoren
DE4213945A1 (de) Speicherkondensator und verfahren zu dessen herstellung
DE69132998T2 (de) Speicheranordnung mit wahlfreiem Zugriff und Herstellungsverfahren dafür
DE4018412A1 (de) Verfahren zur herstellung von faltkondensatoren in einem halbleiter und dadurch gefertigte faltkondensatoren
DE4328510C2 (de) Verfahren zur Herstellung eines Halbleiterspeicherbauelementes mit einem Kondensator
DE4327813C2 (de) Verfahren zur Herstellung eines DRAM's
EP0987753A2 (de) Gestapelter DRAM-Flossenkondensator und Verfahren zur Herstellung desselben
DE4408565A1 (de) Halbleiterspeichereinrichtung und Verfahren zu ihrer Herstellung
DE19929859B4 (de) Herstellungsverfahren für Trenchkondensator

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: MICRON TECHNOLOGY, INC. (N.D.GES.D. STAATES DELAWA

8364 No opposition during term of opposition
R071 Expiry of right