DE4447804C2 - Verfahren zum Herstellen einer leitfähigen Mehrfachbehälter-Struktur auf der bestehenden Topographie eines Ausgangssubstrats - Google Patents

Verfahren zum Herstellen einer leitfähigen Mehrfachbehälter-Struktur auf der bestehenden Topographie eines Ausgangssubstrats

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Abstract

Die vorliegende Erfindung schafft ein in der Produktion wiederholbares Verfahren zur Bildung von Polysilizium-Speicherknotenstrukturen unter Verwendung einer Mehrfachbehälter-Struktur. Das Verfahren umfaßt folgende Schritte: Bilden einer vollflächigen ersten, zweiten und dritten Isolierschicht (27, 28 und 29) über der bestehenden Topographie; Mustergebung und Ätzen einer Öffnung (91) in die erste, zweite und dritte Isolierschicht; Ausbilden und Planarmachen einer leitfähigen Schicht (82) unter Füllung der Öffnung; Einbringen einer Vertiefung in die planarisierte leitfähige Schicht (82); ausbilden von isolierenden Abstandselementen (83, 85) und leitfähigen Abstandselementen (84) in einander abwechselnder Weise auf der vertieften Oberfläche der leitfähigen Schicht (82); Entfernen der dritten Isolierschicht (29) unter Freilegung der Außenwände der leitfähigen Schicht; und Entfernen der leitfähigen Abstandselemente (84) und Eingraben in die darunterliegende leitfähige Schicht zur Bildung der Mehrfachbehälter-Struktur.

Description

Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer leitfähigen Mehrfachbehälter-Struktur auf der bestehenden Topographie eines Ausgangssubstrats.
Bei dynamischen Halbleiterspeichervorrichtungen ist es wesentlich, daß die Zellenplatten der Speicherknotenkondensatoren groß genug sind, um eine angemessene Ladung beizubehalten. Wie es bei den meisten inte­ grierten Halbleiterschaltungen der Fall ist, nimmt die Schaltungsdichte mit einer ziemlich konstanten Rate weiter zu. Der Gesichtspunkt der Aufrechterhaltung der Speicherknotenkapazität ist von besonderer Bedeu­ tung, da die Dichte von DRAM-Anordnungen für zukünftige Generatio­ nen von Speichervorrichtungen weiter zunimmt.
Die Fähigkeit, Speicherzellen dicht zu packen und dabei die erforderli­ chen Kapazitätsniveaus aufrechtzuerhalten, ist eine Hauptanforderung an Halbleiterherstellungstechnologien, wenn zukünftige Generationen erwei­ terter Speichervorrichtungen erfolgreich hergestellt werden sollen.
Ein Verfahren zum Aufrechterhalten sowie zum Erhöhen der Speicher­ knotengröße in dichtgepackten Speichervorrichtungen besteht in der Verwendung des "Stapelspeicherzellen"-Aufbaus. Bei dieser Technologie werden zwei oder mehr Schichten eines leitfähigen Materials, wie z. B. polykristallines Silizium (im folgenden kurz Polysilizium genannt), über eine Zugriffsvorrichtung auf einem Siliziumwafer aufgebracht, wobei dielektrische Schichten sandwichartig zwischen jeder Polysiliziumschicht angeordnet werden. Eine auf diese Weise ausgebildete Zelle ist unter der Bezeichnung Stapelkondensatorzelle (STC) bekannt. Eine solche Zelle nutzt den Raum über der Zugriffsvorrichtung für Kondensatorplatten, weist eine geringe Soft Error Rate (SER) auf und kann in Verbindung mit zwischen den Platten vorgesehenen, isolierenden Schichten mit hoher Dielektrizitätskonstante eingesetzt werden.
Es ist jedoch schwierig, mit einem herkömmlichen STC-Kondensator eine ausreichende Speicherkapazität zu erzielen, da der Speicherelek­ trodenbereich auf die Grenzen seines eigenen Zellenbereichs ein­ geschränkt ist. Auch wird das Aufrechterhalten einer guten dielektri­ schen Durchschlagsfestigkeit zwischen Polysiliziumschichten bei dem STC-Kondensator zu einem großen Problem, sobald die Dicke des Isola­ tors angemessen dimensioniert ist.
Ein von J. H. Ahn et al. vorgelegter Artikel mit dem Titel "Micro Villus Patterning (MVP) Technology for 256 Mb DRAM Stack Cell", 1992 IEEE, 1992 Symposium on VLSI Technology Digest of Technical Papers, Seiten 12 und 13, der durch Bezugnahme zu einem Bestandteil der vorliegenden Anmeldung gemacht wird, erörtert die Technologie der Mikrozotten-Mustergebung (MVP oder Micro Villus Patterning) zur Entwicklung eines dreidimensionalen Stapelkondensators mit in die Speicherknotenzellenplatte eingebauten, vertikalen zottenartigen Stäben bzw. Stiften.
Die Verwendung der MVP-Technologie kann jedoch zu Splitterproble­ men (oder Abplatzungen) bei dem Speicherknotenpolysilizium führen, wenn die MVP-Technologie zur Bildung von dreidimensionalen Stapel­ kondensatoren in der durch die genannte Schrift beschriebenen Weise verwendet wird. Wie in Fig. 4 gezeigt ist, sind im Querschnitt darge­ stellte parallele Wortleitungen 12 auf einem Siliziumwafer 10 hergestellt worden. Speicherknoten 13 (die Kontakt mit aktiven Bereichen 11 her­ stellen) sind aus Speicherknotenpolysilizium 14 und Polysilizium- Mikrozottenstäben bzw. -stiften 15 gebildet worden. Wie in diesem Querschnitt zu sehen ist, sind die Mikrozottenstifte 15 anfällig für ein Splittern, das zu umkippenden Polysiliziumsplittern führen kann, die einen Kurzschluß zu benachbartem Speicherknotenpolysilizium verursa­ chen könnten, wodurch die benachbarten Speicherzellen kurzgeschlossen und dadurch unbrauchbar würden. Bei Verwendung von Polysilizium mit halbkugelförmiger Körnung, wie es in Fig. 4 der Fall ist, führt die va­ riable Korngröße außerdem zu veränderlichen Stiftdurchmessern, wobei ein Prozentsatz dieser Stifte Durchmesser von weniger als 0,0100 µm aufweist, die noch anfälliger gegen Brechen und Splittern sind.
Wenn z. B. bei einem 64-Mb-DRAM nur eine von 100.000 Zellen einen Kurzschluß aufgrund einer solchen Splitterung aufweisen würde, würde dies zu 640 statistischen Fehlern in dem 64-Mb-DRAM führen, wobei dies mehr Fehler sind, als repariert werden könnten. Da für die Repara­ tur nur eine begrenzte Anzahl redundanter Elemente zur Verfügung steht, würde die gesamte Speichervorrichtung unbrauchbar. Es ist daher wünschenswert, die Speicherzellenkapazität zu steigern, während gleich­ zeitig die mit dem Splittern des Speicherknotenpolysiliziums verbundenen Probleme eliminiert sind.
Die US-PS'en 5,162,248 und 5,061,650 zeigen Verfahren zum Herstel­ len von behälterartigen Speicherknotenzellen, wobei die US '248 die Merkmale a), b), e) und f) des Anspruchs zeigt.
Aus dem Aufsatz von Kaga, T. et al.: "Crown-Shaped Stacked-Capacitor Cell for 1.5-V Operation 64-Mb DRAM's", IEEE Transactions On Electron Devices, Band 38, 02. Februar 1991, Seiten 255 bis 260, sind eine selbstausgerichtete Stapelkondensator-Speicherzelle sowie ein ent­ sprechendes Herstellungsverfahren bekannt. Diese Druckschrift zeigt Herstellungsschritte für eine Doppelwand-Elektrodenstruktur.
Die vorliegende Erfindung entwickelt leitfähige Strukturen, die sich für Speicherknotenelektroden für Speicherzellen verwenden lassen und bei denen das Problem von Splittergefahr unterliegender Mikrostifte nicht vorhanden ist.
Dies wird erfindungsgemäß erreicht mit einem Verfahren gemäß An­ spruch 1.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den ab­ hängigen Ansprüchen.
Die Erfindung und Weiterbildungen der Erfindung werden im folgenden anhand der zeichnerischen Darstellungen mehrerer Ausführungsbeispiele noch näher erläutert. In den Zeichnungen zeigen:
Fig. 1-3 Querschnittsansichten unter Darstellung der Verfahrens­ schritte, die bei einem Ausführungsbeispiel der vorliegen­ den Erfindung durchgeführt werden; und
Fig. 4 eine Querschnittsansicht eines Polysilizium- Speicherknotens der unter Verwendung der Mikrozotten- Technologie entwickelt wurde.
Die vorliegende Erfindung ist darauf gerichtet, den Speicherzellen-Ober­ flächenbereich in einem Herstellungsprozeß zur Herstellung von hoch­ dichten/großvolumigen DRAMs zu maximieren, wie dies in den Fig. 1 bis 3 dargestellt ist.
Ein Siliziumwafer wird unter Verwendung herkömmlicher Herstellungs­ schritte bis zu dem Punkt vorbereitet, an dem eine Kondensatorzelle definiert wird. An diesem Punkt ist die Herstellung von Wortleitungen, zugehörigen aktiven Bereichen und wahlweise vorgesehenen Ziffernlei­ tungen für einen Kondensator über einem Ziffernleitungsfluß abgeschlos­ sen (die Erfindung kann auch bei Stapelkondensatorzellen mit Kondensa­ tor unter den Ziffernleitungsflüssen verwendet werden). Die Verfahrens­ schritte eines Ausführungsbeispiels der vorliegenden Erfindung wird im folgenden erläutert.
Die Fig. 1 bis 3 zeigen ein Ausführungsbeispiel unter Darstellung von Verfahrensschritten der vorliegenden Erfindung in einer Reihe von Querschnittsansichten durch parallele Wortleitungen. Dabei wird dieses Ausführungsbeispiel ausgehend von einer Querschnittsansicht durch die Wortleitungen beschrieben.
Wie unter Bezugnahme auf Fig. 1 zu sehen ist, in der ein Ausführungs­ beispiel dargestellt ist, erstrecken sich die Wortleitungen 25 zwischen aktiven Bereichen 21, die in dem Substrat ausgebildet worden sind, um dadurch aktive Transistoren zu bilden. Die Wortleitungen 25 beinhalten eine leitfähige Schicht 22, die mit Dielektrikum 24 bedeckt ist und von dielektrischen Abstandselementen 23 umgeben ist. Es ist Dielektrikum 27 aufgebracht und planar ausgebildet worden, wonach die Aufbringung einer dielektrischen Schicht 28 erfolgt (wobei Nitrid bevorzugt wird). Eine Schicht aus dielektrischem Material 29 (bevorzugt wird Oxid) ist aufgebracht und planar ausgebildet worden, wonach ein Kontakt-/Behäl­ ter-Belichtungs- und Ätzvorgang zur Erzeugung einer Kontakt-/Behälter- Öffnung 81 erfolgt, um dadurch Zugang zu dem aktiven Bereich 21 zu schaffen. Nach der Ausbildung der Kontakt-/Behälter-Öffnung 81 erfolgt die Aufbringung einer an Ort und Stelle dotierten Polysiliziumschicht 82 in einer derartigen Weise, daß die Kontakt-/Behälter-Öffnung 81 voll­ ständig gefüllt wird. Das Polysilizium 82 wird dann planar ausgebildet (vorzugsweise durch einen chemisch-mechanischen Planarisiervorgang), um die einander benachbarten Speicherknoten voneinander zu trennen. Als nächstes wird das Polysilizium 82 geätzt, um seine planar ausgebil­ dete Oberfläche unter die planar ausgebildete Oberfläche des Oxids 29 zu vertiefen (und zwar um ca. 0,2 µm). Danach erfolgt eine Oxidauf­ bringung (ca. 0,06 bis 0,10 µm dick), und Oxidabstandselemente 83 werden durch einen anschließenden Abstandselement-Ätzvorgang gebil­ det. Als nächstes erfolgt die Aufbringung von Polysilizium (ca. 0,06 bis 0,15 µm dick), und Polysiliziumabstandselemente 84 werden durch einen anschließenden Abstandselement-Ätzvorgang gebildet. Danach erfolgt eine zweite Aufbringung von Oxid (ca. 0,10 µm dick), und Oxidab­ standselemente 85 werden durch einen anschließenden Abstandselement- Ätzvorgang gebildet. Zu diesem Zeitpunkt können, falls gewünscht, mehrere Polysiliziumabstandselemente (die jeweils durch Oxidabstands­ elemente voneinander getrennt sind) ausgebildet werden, die nach der Ausführung eines langen Polysilizium-Ätzvorgangs zur Bildung von mehreren (d. h. zwei, drei usw.) Behältnissen in dem Speicherknoten­ polysilizium 91 führen, wie dies in der Zeichnung zu erkennen ist.
Wie unter Bezugnahme auf Fig. 2 zu sehen ist, wird das Oxid 29 geätzt, um die Außenwände des Speicherknoten-Doppelbehälters 91 freizule­ gen. An diesem Punkt ist es auch möglich, das Speicherknoten-Polysili­ zium entweder so zu belassen, wie es ist, oder eine Schicht aus Polysili­ zium mit halbkugelförmiger Körnung aufzubringen. Bei Aufbringung von Polysilizium mit halbkugelförmiger Körnung folgt dann eine vollflä­ chige Ätzung des Polysiliziums mit halbkugelförmiger Körnung, die zur Bildung von Polysilizium 92 (texturiertes oder zerklüftetes Polysilizium) mit halbkugelförmiger Körnung um den Speicherknoten-Polysilizium­ behälter 91 herum führt.
Unter Bezugnahme auf Fig. 3 wird Zellendielektrikum 101 auf dem Speicherknotenbehälter-Polysilizium 91 niedergeschlagen, wonach die Aufbringung von Polysilizium 102 erfolgt, um die zweite Kondensator­ elektrode zu bilden. Von diesem Punkt an werden zur Fertigstellung der Halbleitervorrichtung herkömmliche Verfahrensschritte durchgeführt.
Obwohl es sich bei dem bevorzugten Zellendielektrikum um Nitrid handelt, kann jegliches Material mit einer hohen Dielektrizitätskonstante, wie z. B. Ta2O5 oder SrTiO3, verwendet werden könnte. Für alle vor­ stehend beschriebenen Ausführungsbeispiele der vorliegenden Erfindung sowie für jegliche Modifikationen derselben gilt, daß das zur Bildung der zweiten Zellenplatte des Kondensators niedergeschlagene Polysilizi­ um leitfähig dotiert wird, und zwar entweder n-leitend oder p-leitend, wobei dies von dem für den aktiven Bereich 21 gewünschten Leitfähig­ keitstyp abhängig ist. Zur Fertigstellung der Halbleitervorrichtung werden von diesem Punkt an herkömmliche Verfahrensschritte durch­ geführt.

Claims (4)

1. Verfahren zum Herstellen einer leitfähigen Mehrfachbehälter-Struk­ tur auf der bestehenden Topographie eines Ausgangssubstrats, mit folgenden Schritten:
  • a) Bilden einer vollflächigen ersten, zweiten und dritten Isolier­ schicht (27, 28 und 29) über der bestehenden Topographie;
  • b) Mustergebung und Ätzen einer Öffnung (91) in die erste, zweite und dritte Isolierschicht;
  • c) Ausbilden und Planarmachen einer leitfähigen Schicht (82) unter Füllung der Öffnung;
  • d) Einbringen einer Vertiefung in die planarisierte leitfähige Schicht (82);
  • e) Ausbilden von isolierenden Abstandselementen (83, 85) und leitfähigen Abstandselementen (84) in einander abwechselnder Weise auf der vertieften Oberfläche der leitfähigen Schicht (82);
  • f) Entfernen der dritten Isolierschicht (29) unter Freilegung der Außenwände der leitfähigen Schicht; und
  • g) Entfernen der leitfähigen Abstandselemente (84) und Eingraben in die darunterliegende leitfähige Schicht zur Bildung der Mehr­ fachbehälter-Struktur.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zwi­ schen den Schritten f) und g) folgende zusätzliche Schritte erfolgen:
  • a) Bilden einer zweiten leitfähigen Schicht (92) auf den freiliegen­ den Wänden der leitfähigen Schicht und den freiliegenden Oberflächen der Struktur; und
  • b) Bilden einer texturierten Oberfläche auf der zweiten leitfähigen Schicht, wobei die texturierte Oberfläche an der leitfähigen Schicht anhaftet.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet,
  • a) daß die Bildung der ersten leitfähigen Schicht (82) das Auf­ bringen einer an Ort und Stelle dotierten Polysiliziumschicht beinhaltet,
  • b) daß die Bildung der texturierten Oberfläche (92) das Aufbrin­ gen von Polysilizium mit halbkugelförmiger Körnung beinhal­ tet, und
  • c) daß das Bilden der abwechselnd aufeinander folgenden isolie­ renden Schichten (83, 85) und der leitfähigen Schicht (84) das Bilden eines ersten Oxidabstandselements, das Bilden eines Polysiliziumabstandselements sowie das Bilden eines zweiten Oxidabstandselements beinhaltet.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekenn­ zeichnet, daß die Planarisierung der leitfähigen Schicht (82) durch chemisch-mechanische Planarisierung erfolgt.
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