KR19990073950A - 반도체 소자의 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 캐패시터의 하부전극 형성 방법에 관한 것이며; 도전성 물질로 된 제 2 도전층 패턴(34a)을 마스크로 이용하여 하부전극이 될 제 1 도전층을 패터닝함으로써, 그 하부전극의 형성시 생성되는 혼합 잔류물이 도전성 물질이 되도록 하며, 상기 도전성 혼합 잔유물이 상기 하부전극의 양측에 형성되도록 하여 캐패시터의 전체 유효 면적을 증가시키도록 한다.
Description
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 캐패시터의 하부전극 형성 방법에 관한 것이다.
일반적으로, 반도체 기억 소자는 기억 동작을 구동시키는 트랜지스터와 정보를 저장하는 캐패시터를 가지고 있다. DRAM 소자의 축전 용량을 증가시키는 방법은 캐패시터를 입체 구조로 제작하여 유효 표면적을 증가시키거나, 유전체의 두께를 줄이는 방법 및 유전율을 증가시키는 방법 등이 있다. 캐패시터의 표면적을 증가시키거나 또는 유전체의 두께를 감소시키는 공정은, DRAM 소자의 집적도가 증가함에 따라 매우 복잡해지고 신뢰성이 저하된다. 따라서, 최근에는 (Ba,Sr)TiO3, (Pb,La)(Zr,Ti)O3 등과 같은 고유전막을 이용하여 캐패시터의 유효 전하량을 증가시키려고 노력하고 있다. 상기 BST와 같은 고유전막 물질을 실리콘(Si) 기판 위에 직접 증착하는 경우에는 실리콘이 산화되어 전기적인 접촉이 불량해지거나 BST와 Si의 반응으로 인해 BST 박막이 열화되기 때문에, 그 BST와 같은 고유전 박막의 하부에 Pt, Ru, Ir 등과 같은 금속박막(하부전극)의 형성이 필요하다.
도 1은 종래 반도체 소자의 캐패시터 구조를 나타낸 단면으로서, 콘택플러그(12)가 형성된 실리콘 기판(11) 상에 장벽층(Barrier layer)(13)이 형성되어 있고, 그 장벽층(13)의 상면에 Pt, Ru, Ir 등과 같은 하부전극(15)이 형성되어 있으며, 상기 하부전극(15)을 포함하는 실리콘 기판(11) 상에 고유전 박막(17)이 형성되어 있다. 캐패시터의 제조시 BST와 같은 고유전 박막을 이용하면, 캐패시터의 유효 면적을 증가시키기 위한 복잡한 3차원의 구조없이도 기가(Giga)급 이상의 집적도를 가지는 기억 소자를 제작할 수 있다.
Pt 박막은 반응성이 낮고 일함수가 커서 유전막의 하부전극(15)으로 많이 이용되고 있다. 그러나, 도 2에 도시된 바와 같이, Pt 박막으로 된 하부전극(15)을 형성할 때, 기존의 기술에 따라 감광막 마스크나 산화막 마스크(19)를 이용하여 Pt 박막을 식각하게 되면, 하부전극(15)의 양측에 폴리머(21)가 형성된다. 상기 폴리머(21)는 주로 Pt, C, O 등의 혼합 잔유물로서, 상기 Pt 박막의 식각시 상기 마스크(19)의 재질인 감광막 또는 산화막과 Pt 박막이 혼합되어 상기 하부전극(15)의 측면에 증착 형성된다. 이와 같은 폴리머(21)는 제거하기 매우 어려우며, 그 폴리머(21) 상에 직접 유전막을 증착하면 폴리머(21)에 포함되어 있는 탄소(C) 등이 유전막과 반응하여 전기적 특성이 악화되는 문제가 있다. 또한, 그 폴리머(21)는 `부도체이기 때문에 캐패시터 전극의 측면을 활용하지 못하게 되어 전체 캐패시터의 유효 면적을 작게 만드는 단점이 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 캐패시터의 하부전극의 형성시 생성되는 (혼합) 잔유물이 도전성 물질로 만들어지도록 하고, 그 도전성 혼합 잔유물이 상기 하부전극의 양측에 형성되도록 함으로써 캐패시터의 전체 유효 면적을 증가시키도록 된 반도체 소자의 캐패시터 제조 방법을 제공하고자 하는 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은, 콘택 플러그가 형성된 반도체 기판의 상면에 제 1 도전층을 형성하는 공정과; 상기 제 1 도전층의 상면에 제 2 도전층 패턴을 형성하는 공정과; 상기 제 2 도전층 패턴을 마스크로 이용하여 상기 제 1 도전층을 패터닝 함으로써 제 1 도전층 패턴을 형성하는 공정을 포함하여 구성한다.
상기 제 2 도전층 패턴의 전부 또는 일부를 제거하는 공정을 부가하여, 하부 전극의 표면적을 조절한다.
상기 제 2 도전층 패턴의 형성 공정은, 상기 제 1 도전층의 상면에 제 2 도전층을 형성하는 공정과; 상기 제 2 도전층 상에 마스크 패턴을 형성하는 공정과; 그리고, 상기 마스크 패턴을 이용하여 상기 제 2 도전층을 패터닝하는 공정을 포함하여 구성된다.
상기 제 2 도전층 패턴은 상기 제 1 도전층 보다 식각 선택비가 높은 물질로 구성한다. 예컨대, 상기 제 1 도전층은 Pt 박막을 포함하여 구성되고, 상기 제 2 도전층 패턴은 Ru 또는 RuOx 박막 중의 하나를 포함하여 구성된다. 상기 Ru 박막은 산소가 포함된 플라즈마로 식각하여 패터닝하고, 상기 Pt 박막은 Ar, Cl2 등이 포함된 가스로 식각하여 패터닝한다.
상기 마스크 패턴은 산화막 또는 감광막 중의 하나를 포함하여 구성되고, 상기 산화막과 제 2 도전층 사이에 Ti, Ta 등과 같은 접착층을 부가 형성하여 접착력을 향상시킨다.
상기 제 1 도전층을 식각하여 패터닝할 때, 상기 제 1 도전층 패턴 및 제 2 도전층 패턴의 양측에 상기 제 1 도전층과 제 2 도전층의 혼합 잔류물로 된 도전성 사이드월이 형성된다.
상기 사이드월 및 제 2 도전층 패턴 상에 산화도전막을 추가로 형성할 수 있고, 상기 산화도전막은 상기 사이드월 및 제 2 도전층 패턴을 산화분위기에서 열처리하거나 플라즈마 처리하여 형성된다.
상기 유전막은 ABO3(A=Pb,La,Ba,Sr 및 Li 중의 하나, B=Zr,Ti,Nb 및 Ta 중의 하나, O는 산소)구조의 물질로 구성된다.
도 1 은 종래 반도체 소자의 캐패시터 구조를 나타낸 단면도.
도 2 는 종래 기술에 따른 캐패시터의 하부전극 형성시 폴리머의 형성을 설명하기 위한 도면.
도 3(A) - 도 3(E)는 본 발명의 제 1 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 순차적인 종단면도.
도 4 는 본 발명의 제 2 실시예를 나타내는 종단면도.
도 5 는 본 발명의 제 3 실시예를 나타내는 종단면도.
(도면의주요부분에대한부호의설명)
31 : 반도체 기판 32 : 콘택 플러그
33 : 제 1 도전층 33a : 제 1 도전층의 패턴
34 : 제 2 도전층 34a : 제 2 도전층의 패턴
35 : 마스크 패턴 36 : 도전성 사이드월
37 : 유전막 40 : 산화도전막
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐패시터 제조 방법에 대하여 상세히 설명하기로 한다.
도 3(A) - 도 3(E)는 본 발명의 제 1 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위한 순차적인 종단면도이다.
먼저, 도 3(A)에 도시된 바와 같이, 반도체 기판(31)내에 폴리실리콘 또는 텅스텐(W)으로 된 콘택 플러그(32)를 형성한다. 상기 콘택 플러그(32)는 반도체 소자의 구동 트랜지스터와 캐패시터를 상호 전기적으로 연결하기 위한 것이다.
도 3(B)에 도시된 바와 같이, 상기 콘택 플러그(32)를 포함하는 반도체 기판(31) 상에 제 1 도전층(33)과 제 2 도전층(34)을 순차 형성하고, 상기 제 2 도전층(34) 상에 마스크 패턴(35)을 형성한다. 상기 제 2 도전층(34)은 상기 제 1 도전층(33) 보다 식각 선택비가 높은 물질로 구성한다. 예를들어, 상기 제 1 도전층(33)은 Pt 박막을 포함하여 구성되고, 상기 제 2 도전층(34)은 Ru 또는 RuOx 박막 중의 하나를 포함하여 구성된다. 또한, 상기 마스크 패턴(35)은 산화막 또는 감광막 중의 하나를 포함하여 구성된다. 상기 마스크 패턴(35)을 산화막으로 형성할 경우, 그 산화막과 제 2 도전층(34) 사이에 Ti, Ta 등과 같은 접착층(미도시)을 부가 형성하여 층간의 접착력을 향상시키도록 한다.
도 3(C)에 도시된 바와 같이, 상기 마스크 패턴(35)을 마스크로하여 상기 제 2 도전층(34)을 패터닝함으로써 제 2 도전층 패턴(34a)을 형성한다. 상기 제 2 도전층 패턴(34a)은 산소가 포함된 플라즈마를 반응소스로 이용한 건식각법에 의해 형성된다.
도 3(D)에 도시된 바와 같이, 상기 마스크 패턴(35)을 제거한 후, 상기 제 2 도전층 패턴(34a)을 마스크로 이용하고, Ar, Cl2 등이 포함된 가스를 식각 가스로 이용하여 상기 제 1 도전층(33)을 패터닝함으로써 하부전극이 될 제 1 도전층 패턴(33a)을 형성한다. 또한, 상기 제 1 도전층 패턴(33a)은 상기 마스크패턴(35)을 제거하지 않은 상태(미도시)에서 상기 제 1 도전층(33)을 에칭하여 형성한다. 상기 제 1 도전층(33)을 식각하여 패터닝할 때, 상기 제 1 도전층(33)과 제 2 도전층(34)의 혼합물로된 식각 잔류물이 생성되며, 그 잔류물은 상기 제 1 도전층 패턴(33a) 및 제 2 도전층 패턴(34a)의 양측에 도전성 물질의 사이드월(36)로 형성된다. 즉, 상기 제 1 도전층 패턴(33a)을 Pt박막으로 형성하고, 상기 제 2 도전층 패턴(34a)을 Ru 박막으로 형성하면, 상기 사이드월(36)은 Pt와 Ru가 혼합된 합금인 Pt-Ru 박막으로 형성된다.
도 3(E)에 도시된 바와 같이, 마스크로 사용되었던 상기 제 2 도전층 패턴(34a)을 건식각하여 제거한 후, 상기 사이드월(36) 및 상기 제 1 도전층 패턴(33a)의 상면에 유전막(37)을 형성한다. 상기 유전막(37)은 ABO3(A=Pb,La,Ba,Sr 및 Li 중의 하나, B=Zr,Ti,Nb 및 Ta 중의 하나, O는 산소)구조의 물질로 구성된다. 상기 제 2 도전층 패턴(34a)는 산소가 함유된 플라즈마를 식각 가스로 사용하여 식각한다.
도 4는 본 발명의 제 2 실시예를 나타내는 종단면도로서, 도 3(D)의 제 2 도전층 패턴(34a)을 도 3(E)와 같이 완전히 제거하지 않고 일부만 제거한 구조이다. 상기 제 1 도전층 패턴(33a) 및 남아있는 제 2 도전층 패턴(34a)은 캐패시터의 하부전극으로 사용된다. 이와 같은 구조에 의해 캐패시터 전극의 유효 표면적의 크기를 조절할 수 있다.
도 5는 본 발명의 제 3 실시예를 나타내는 종단면도로서, 도시된 바와 같이, 도 3(D)의 구조를 산화 분위기에서 열처리 또는 플라즈마 처리하면 상기 사이드월(36) 및 제 2 도전층 패턴(34a)의 상면에 산화도전막(40)이 형성된다. 상기 제 1 도전층 패턴(33a)을 Pt박막으로 형성하고, 상기 제 2 도전층 패턴(34a)을 Ru 박막으로 형성하면, 상기 사이드월(36)은 Pt와 Ru의 혼합물인 Pt-Ru 박막으로 형성된다. 따라서, 상기 산화도전막(40)은 Pt-Ru-O 및 RuO막으로 형성되어 산소 확산 및 전기적 열화 현상을 효과적으로 방지한다.
이상, 상세히 설명한 바와 같이 본 발명에 따른 반도체 소자의 캐패시터 제조 방법에 의하면, 제 1 도전층의 패터닝시 생성되는 하부전극측면의 잔유물이 도전성 물질로 되도록 함으로써, 종래의 기술에서 하부전극의 측면에 형성되는 비전도성의 잔유물 제거 공정이 필요없게 된다. 또한, 제 1 도전층의 패터닝시 마스크로 사용된 제 2 도전층 패턴을 전부 또는 일부 제거함으로써 전극의 유효 면적을 증대시킬 수 있다. 또한, 하부전극이 될 도전층 패턴을 산화 분위기에서 열처리 또는 플라즈마처리하여 하부전극의 표면에 산화도전막을 형성시킴으로써 산소 확산을 효과적으로 방지할 수 있다.
Claims (5)
- 콘택 플러그가 형성된 반도체 기판의 상면에 제 1 도전층을 형성하는 공정과; 상기 제 1 도전층의 상면에 제 2 도전층 패턴을 형성하는 공정과; 상기 제 2 도전층 패턴을 마스크로 이용하여 상기 제 1 도전층을 패터닝 함으로써 제 1 도전층 패턴을 형성하는 공정을 포함하여 구성되며; 상기 제 1 도전층의 패터닝시, 상기 제 1 도전층 패턴 및 제 2 도전층 패턴의 양측에 도전성 사이드월이 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 제 2 도전층 패턴의 전부 또는 일부를 제거하는 공정을 부가하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 제 2 도전층 패턴은 상기 제 1 도전층 보다 식각 선택비가 높은 물질로 구성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 도전성 사이드월 및 제 2 도전층 패턴을 열처리 또는 플라즈마처리하여 그 상면에 산화도전막을 추가로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서, 상기 제 2 도전층 패턴 및 도전성 사이드월을 포함하는 상기 반도체 기판의 상면에 ABO3(A=Pb,La,Ba,Sr 및 Li 중의 하나, B=Zr,Ti,Nb 및 Ta 중의 하나, O는 산소)구조를 갖는 유전막을 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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