KR100517542B1 - 고유전체 캐패시터의 제조 방법 - Google Patents

고유전체 캐패시터의 제조 방법 Download PDF

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Abstract

본 발명은 배리어막의 산화를 최소화하는 고유전체 캐패시터의 제조 방법에 관한 것으로, 반도체 기판 상에 층간절연막을 형성한다. 상기 층간절연막을 식각 하여 콘택홀을 형성한 후, 이를 도전막으로 채워서 콘택 플러그를 형성한다. 상기 콘택 플러그 상에 배리어막 및 캐패시터 하부전극을 차례로 형성하고, 상기 배리어막의 양측벽을 F를 포함하는 케미컬에 의한 건식식각 또는 습식 케미컬을 사용한 습식식각 방법을 사용하여 선택적으로 식각 함으로써, 상기 캐패시터 하부전극에 대해 리세스된 배리어막을 형성한다. 상기 리세스된 배리어막의 양측벽에 절연막으로 스페이서를 형성한다. 이와 같은 반도체 장치의 제조 방법에 의해서, 배리어막을 선택적으로 식각 하여 캐패시터 하부전극에 대해 리세스된 배리어막을 형성 함으로써 배리어막의 산화를 최소화시킬 수 있고, 배리어막 스페이서 형성시 캐패시터 하부전극의 양측 면적의 손실을 방지할 수 있으며, 그 재현성을 향상시킬 수 있다.

Description

고유전체 캐패시터의 제조 방법{Method of Forming High Dielectric Constant Material Capacitor}
본 발명은 고유전체(high dielectric material) 캐패시터의 제조 방법에 관한 것으로, 좀 더 구체적으로는 배리어막(barrier layer) 스페이서(spacer)를 사용하여 배리어막의 산화를 최소화시키는 고유전체 캐패시터의 제조 방법에 관한 것이다.
메모리 장치가 고집적화됨에 따라, 캐패시터(capacitor)의 면적이 점점 더 줄어들고 있다.
이에 따라, NO 또는 TaO와 같은 유전 물질을 사용하는 캐패시터로부터 필요로 하는 캐패시턴스(capacitance)를 얻기 어렵게 되었다.
따라서, 작은 면적으로도 필요로 하는 캐패시턴스를 얻기 위해 고유전 물질을 사용하게 되었다. 현재 상기 고유전 물질로서, BST ((Ba, Sr)TiO3)가 부각되고 있다.
일반적으로, 상기 BST 캐패시터 전극 물질은 주로 플라티늄(Pt)이 사용된다. 그런데, 상기 플라티늄 전극은 층간절연막(InterLayer Dielectric)인 산화막에 대한 접착 특성이 좋지 못하고, 콘택 저항 측면에서 상기 플라티늄만으로는 완벽한 전극을 형성할 수 없기 때문에 Ti, TiN, TiSix, 그리고 TiSixN 등의 배리어 금속을 사용한다.
그러나, 상기 배리어 금속은, 후속 공정인 BST 고유전체막 형성 또는 어닐링(annealing) 공정 단계에서 산화되기 쉽다. 특히, 상기 배리어 금속의 양측벽을 통해 산소(O2)가 침투하여 상기 배리어 금속의 산화를 발생시킨다.
상기 배리어 금속의 산화를 방지하기 위해 산화막을 식각 하여 배리어막의 양측벽에 절연막 스페이서를 형성하는 방법이 TI(Texas Instrument)사의 Yasushiro Nishioka, et al., "METHOD OF FORMING HIGH-DIELECRIC-CONSTANT MATERIAL ELECTRODES COMPRISING SIDEWALL SPACERS", 1996(U. S. P 5,489,548)에 게시된 바 있다.
상기 참고 문헌에 근거한 종래의 고유전체 캐패시터의 제조 방법은 다음과 같다.
도 1a를 참조하면, 종래의 고유전체 캐패시터의 제조 방법은, 반도체 기판(10) 상에 층간절연막(12)을 형성하고, 상기 층간절연막(12)을 뚫고 상기 반도체 기판(10)과 전기적으로 접속되도록 콘택 플러그(contact plug)(14)를 형성한다.
상기 콘택 플러그(14) 상에 배리어 금속 물질을 형성하고, 이를 패터닝(patterning)하여 배리어 금속막(16)을 형성한다.
도 1b 내지 도 1c에 있어서, 상기 배리어 금속막(16)을 포함하여 상기 층간절연막(12) 상에 배리어막 스페이서를 형성하기 위한 산화막(18)을 형성하고, 이를 식각 하여 상기 배리어 금속막(16)의 양측벽에 배리어막 스페이서(18a)를 형성한다.
도 1d 내지 도 1e를 참조하면, 상기 배리어막 스페이서(18a)를 포함하여 반도체 기판(10) 전면에 플라티늄막(20)을 형성하고, 이를 패터닝 하여 캐패시터 하부전극(20a)을 형성한다.
도 1f에 있어서, 상기 캐패시터 하부전극(20a)을 포함하여 상기 반도체 기판(10) 전면에 BST 고유전체막(22)을 형성하고, 마지막으로 상기 BST 고유전체막(22) 상에 다른 플라티늄막을 형성하여 상기 BST 고유전체막(22)과 함께 패터닝 하면 도 1g에 도시된 바와 같이, BST 고유전체 캐패시터(26)가 형성된다.
그러나, 상술한 바와 같은 종래의 고유전체 캐패시터의 제조 방법은, 배리어 금속막(16) 형성 및 캐패시터 하부전극(20a), 그리고 캐패시터 상부전극(24) 등 각각에 대한 패터닝 공정이 필요하게 되어 공정을 복잡하게 한다.
또한, 상기 배리어막 스페이서(18a) 형성 후 캐패시터 하부전극(20a)이 형성되므로, 상기 캐패시터 하부전극(20a)이 상기 배리어 금속막(16)의 크기 이상이 되어야 하기 때문에 작은 피치(small pitch)를 갖는 소자에 적용하기 어려운 문제점을 갖는다.
도 2는 종래의 배리어막 스페이서(29) 구조를 보여주는 단면도이다.
도 1a 내지 도 1g에 도시된 고유전체 캐패시터의 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서는 동일한 참조 번호를 병기한다.
도 2를 참조하면, 종래의 캐패시터(32)의 배리어막 스페이서(29) 구조는, 상기 여러 단계의 패터닝 공정을 피하기 위한 구조로서, 반도체 기판(10) 상에 층간절연막(12)이 형성되어 있다. 상기 층간절연막(12)을 뚫고 상기 반도체 기판(10)과 전기적으로 접속되도록 콘택 플러그(14)가 형성되어 있다. 상기 콘택 플러그(14) 상에 배리어막(16) 및 캐패시터 하부전극(28)이 형성되어 있다.
상기 배리어막(16) 및 캐패시터 하부전극(28)은 동시 패터닝으로 형성되어 있다.
상기 배리어막(16)의 양측벽 및 상기 캐패시터 하부전극(28)의 일부 양측벽에 배리어막 스페이서(29)가 형성되어 있다.
상기 배리어막 스페이서(29)를 포함하여 상기 캐패시터 하부전극(28) 상에 BST 고유전체막(30) 및 플라티늄 물질로 형성된 캐패시터 상부전극(31)이 차례로 형성되어 있다.
상기 배리어막 스페이서(29)는, 공정상 상기 캐패시터 하부전극(29)의 양측벽의 일부에도 형성되기 때문에 캐패시터 하부전극(28)의 양측 면적을 감소시킴으로써 캐패시턴스를 감소시키게 된다.
상기 배리어막 스페이서(29) 형성 방법은 재현성에 있어서도 문제점을 갖는다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 배리어막의 산화를 최소화할 수 있는 고유전체 캐패시터의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 배리어막의 산화를 최소화하기 위해 배리어막의 양측벽에 배리어막 스페이서를 형성하되, 캐패시터 하부전극의 양측 면적의 손실을 방지할 수 있고, 그 재현성을 향상시킬 수 있는 고유전체 캐패시터의 제조 방법을 제공함에 있다.
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 고유전체 캐패시터의 제조 방법은, 반도체 기판 상에 층간절연막을 형성하는 단계와; 상기 층간절연막을 상기 반도체 기판의 일부가 노출되도록 식각 하여 콘택홀을 형성하는 단계와; 상기 콘택홀을 도전막으로 채워서 콘택 플러그를 형성하는 단계와; 상기 콘택 플러그를 포함하여 상기 층간절연막 상에 제 1 도전막 및 제 2 도전막을 차례로 형성하는 단계와; 상기 제 1 도전막 및 제 2 도전막을 식각 하여 각각 배리어막 및 캐패시터 하부전극을 형성하는 단계와; 상기 배리어막의 노출 부위인 양측벽을 선택적으로 식각 하여 상기 캐패시터 하부전극 아래에 그 양측벽이 리세스된(recessed) 배리어막을 형성하는 단계와; 상기 리세스된 반응 방지막을 포함하여 상기 반도체 기판 상에 절연막을 형성하는 단계와; 상기 절연막을 식각 하여 상기 리세스된 배리어막의 양측벽에 배리어막 스페이서를 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 도전막은, Ti, TiN, TiSix, TiSixN, 그리고 이들의 조합막 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 도전막은, 플라티늄(Pt)이다.
이 방법의 바람직한 실시예에 있어서, 상기 배리어막의 식각은, F를 포함하는 케미컬을 사용하여 건식식각으로 수행된다.
이 방법의 바람직한 실시예에 있어서, 상기 F를 포함하는 케미컬은, CF4, CHF3, CH2F2, CH3F, C4F8, C2F2, C2F4, SF6, HF, F2, 그리고 이들의 혼합 물질 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 건식식각은, CF4를 포함하는 식각 가스를 사용하여 1.0 ~ 10 torr 범위 내의 압력, 200 ~ 300℃ 범위 내의 온도 조건으로 수행되는 플라즈마 식각이다.
이 방법의 바람직한 실시예에 있어서, 상기 배리어막의 식각은, 습식 케미컬을 사용하여 습식식각으로 수행된다.
이 방법의 바람직한 실시예에 있어서, 상기 습식 케미컬은, HF, HCl, H2SO4, HPO3, HNO3, H2O2, 그리고 이들의 혼합 용액 중 어느 하나이다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 고유전체 캐패시터의 제조 방법은, 캐패시터와 전기적으로 접속되는 노드(node)를 갖는 반도체 기판을 준비하는 단계와; 상기 반도체 기판 노드 상에 도전성 배리어막 및 상기 배리어막 상에 캐패시터 하부전극을 형성하는 단계와; 상기 배리어막의 노출 부위인 양측벽을 선택적으로 식각 하여 상기 캐패시터 하부전극에 대해 리세스된 배리어막을 형성하되, F를 포함하는 케미컬을 사용하여 건식식각으로 형성하는 단계와; 상기 리세스된 배리어막의 양측벽에 절연막으로 배리어막 스페이서를 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 배리어막은, Ti, TiN, TiSix, TiSixN, 그리고 이들의 조합막 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 캐패시터 하부전극은, 플라티늄(Pt)이다.
이 방법의 바람직한 실시예에 있어서, 상기 F를 포함하는 케미컬은, CF4, CHF3, CH2F2, CH3F, C4F8, C2F2, C2F4, SF6, HF, F2, 그리고 이들의 혼합 물질 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 건식식각은, CF4를 포함하는 식각 가스를 사용하여 1.0 ~ 10 torr 범위 내의 압력, 200 ~ 300℃ 범위 내의 온도 조건으로 수행된다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 고유전체 캐패시터의 제조 방법은, 캐패시터와 전기적으로 접속되는 노드(node)를 갖는 반도체 기판을 준비하는 단계와; 상기 반도체 기판 노드 상에 도전성 배리어막 및 상기 배리어막 상에 캐패시터 하부전극을 형성하는 단계와; 상기 배리어막의 노출 부위인 양측벽을 선택적으로 식각 하여 상기 캐패시터 하부전극에 대해 리세스된 배리어막을 형성하되, 소정의 습식 케미컬을 사용하여 습식식각으로 형성하는 단계와; 상기 리세스된 배리어막의 양측벽에 절연막으로 배리어막 스페이서를 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 배리어막은, Ti, TiN, TiSix, TiSixN, 그리고 이들의 조합막 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 캐패시터 하부전극은, 플라티늄(Pt)이다.
이 방법의 바람직한 실시예에 있어서, 상기 습식 케미컬은, HF, HCl, H2SO4, HPO3, HNO3, H2O2, 그리고 이들의 혼합 용액 중 어느 하나이다.
(작용)
본 발명에 의한 고유전체 캐패시터의 제조 방법은 캐패시터 하부전극에 대해 리세스된 배리어막을 형성하고, 이 리세스된 배리어막 양측벽에 절연막 스페이서를 형성함으로써 배리어막의 산화를 최소화시키며, 캐패시터의 면적을 증가시킨다.
(실시예)
도 3f를 참조하면, 본 발명의 실시예에 따른 신규한 고유전체 캐패시터의 제조 방법은, 반도체 기판(100) 상에 층간절연막(102)을 형성한다. 상기 층간절연막(102)을 식각 하여 콘택홀을 형성한 후, 이를 도전막으로 채워서 콘택 플러그(104)를 형성한다. 상기 콘택 플러그(104) 상에 배리어막(106) 및 캐패시터 하부전극(108)을 차례로 형성하고, 상기 배리어막(106)의 양측벽을 F를 포함하는 케미컬(chemical)에 의한 건식식각 또는 습식 케미컬을 사용한 습식식각 방법을 사용하여 선택적으로 식각 함으로써, 상기 캐패시터 하부전극(108)에 대해 리세스된 배리어막(106')을 형성한다. 상기 리세스된 배리어막(106')의 양측벽에 절연막으로 스페이서(110a)를 형성한다. 이와 같은 반도체 장치의 제조 방법에 의해서, 배리어막(106)을 선택적으로 식각 하여 캐패시터 하부전극(108)에 대해 리세스된 배리어막(106')을 형성함으로써 배리어막(106')의 산화를 최소화시킬 수 있고, 배리어막 스페이서(110a) 형성시 캐패시터 하부전극(108)의 양측 면적의 손실을 방지할 수 있으며, 그 재현성을 향상시킬 수 있다.
이하, 도 3 내지 도 4를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 고유전체 캐패시터의 제조 방법을 순차적으로 보여주는 단면도이다.
도 3a를 참조하면, 본 발명의 실시예에 따른 고유전체 캐패시터의 제조 방법은 먼저, 반도체 기판(100) 상에 층간절연막(102)을 형성한다.
상기 층간절연막(102)을 상기 반도체 기판(100)의 일부가 노출되도록 식각 하여 콘택홀을 형성한다. 상기 콘택홀을 폴리실리콘막 등의 도전막으로 채워서 캐패시터와 전기적으로 접속되는 노드(node)인 콘택 플러그(104)를 형성한다.
상기 콘택 플러그(104) 상에 배리어막(106) 및 캐패시터 하부전극(108)을 형성한다.
상기 배리어막(106) 및 캐패시터 하부전극(108)은, 상기 콘택 플러그(104)를 포함하여 상기 층간절연막(102) 상에 제 1 도전막 및 제 2 도전막을 차례로 형성하고, 이를 패터닝 함으로써 형성된다.
상기 배리어막(106) 형성을 위한 상기 제 1 도전막은, Ti, TiN, TiSix, TiSixN, 그리고 이들의 조합막 중 어느 하나가 사용된다.
예를 들어, 상기 제 1 도전막은, TiSix막(106a) 및 TiN막(106b)이 적층된 조합막이다.
상기 캐패시터 하부전극(108)을 형성하기 위한 제 2 도전막은, 주로 플라티늄(Pt)이 사용되고 MOCVD 또는 스퍼터링(sputtering) 방법에 의해 형성된다.
상기 제 1 도전막 및 제 2 도전막의 패터닝을 위한 마스크층(mask layer)은, SiO2막 또는 Ti막 및 SiO2막의 조합막 등이 사용된다.
도 3b에 있어서, 상기 배리어막(106)의 양측벽을 선택적으로 식각 하여 참조 번호 109로 나타낸 바와 같이, 언더 컷(under-cut) 되도록 함으로써 상기 캐패시터 하부전극(108)에 대해 리세스된(recessed) 배리어막(106')을 형성한다.
상기 리세스된 배리어막(106')은, 상기 배리어막(106)을 F를 포함하는 케미컬(chemical)을 사용하여 건식식각함으로써 형성된다. 또는, 습식 케미컬을 사용하여 습식식각 함으로써 형성된다.
상기 F를 포함하는 케미컬은, CF4, CHF3, CH2F2, CH3F, C4F8, C2F2, C2F4, SF6, HF, F2, 그리고 이들의 혼합 물질 중 어느 하나이다.
상기 건식식각은, 일 예로서 CF4를 포함하는 식각 가스(etch gas)를 사용하여 1.0 ~ 10 torr 범위 내의 비교적 높은 압력으로, 200 ~ 300℃ 범위 내의 비교적 높은 온도 조건으로 수행되는 플라즈마 식각(plasma etch)이다.
상기 습식 케미컬은, HF, HCl, H2SO4, HPO3, HNO3, H2O2, 그리고 이들의 혼합 용액 중 어느 하나이다.
도 4는 상술한 건식식각 방법에 의해 배리어막(106)의 언더 컷 형성 가능성을 보여주는 SEM(Scanning Electronic Microscope) 사진이다.
상기 배리어막(106)의 언더 컷 프로파일을 얻기 위한 실험으로서, TiN 등의 배리어막 물질층 상에 층간절연막을 형성하고, 상기 배리어막의 일부가 노출되도록 층간절연막을 식각 하여 콘택홀을 형성한다.
상기 콘택홀 하부의 배리어막을 상기 F를 포함하는 케미컬을 사용하는 건식 식각 방법을 통해 선택적으로 식각 하면 도 4에 도시된 바와 같이, 상기 콘택홀 하부의 배리어막이 상기 층간절연막에 대해 심한 언더 컷 프로파일을 갖도록 형성됨을 볼 수 있다.
도 3c 내지 도 3d를 참조하면, 상기 리세스된 배리어막(106')을 포함하여 상기 층간절연막(102) 상에 저온 산화막 등의 절연막(110)을 형성한다.
상기 절연막(110)을 에치 백(etch back) 공정으로 식각 하여 상기 리세스된 배리어막(106')의 양측벽에 배리어막 스페이서(110a)를 형성한다.
상기 리세스된 배리어막(106')의 구조에 의해, 상기 배리어막 스페이서(110a)가 상기 캐패시터 하부전극(108)의 양측벽에도 형성되는 것을 방지하게 된다.
도 3e에 있어서, 상기 배리어막 스페이서(110a)를 포함하여 반도체 기판(100) 상에 고유전체막(112) 및 플라티늄막을 차례로 형성한다.
상기 고유전체막(112)은, BST 또는 PZT 또는 Ta2O5 등이 사용된다.
마지막으로, 상기 고유전체막(112) 및 플라티늄막을 패터닝 하여 캐패시터의 고유전체막(112a) 및 캐패시터 상부전극(114)을 형성하면 도 3f에 도시된 바와 같이, 고유전체 캐패시터(116)가 형성된다.
본 발명은 리세스된 배리어막 및 배리어막 스페이서를 형성함으로써 배리어막의 산화를 최소화시킬 수 있고, 배리어막 스페이서 형성시 캐패시터 하부전극의 양측 면적의 손실을 방지할 수 있으며, 그 재현성을 향상시킬 수 있는 효과가 있다.
도 1a 내지 도 1g는 종래의 고유전체 캐패시터의 제조 방법을 순차적으로 보여주는 단면도;
도 2는 종래의 배리어막 스페이서 구조를 보여주는 단면도;
도 3a 내지 도 3f는 본 발명의 실시예에 따른 고유전체 캐패시터의 제조 방법을 순차적으로 보여주는 단면도;
도 4는 배리어막의 언더 컷 형성 가능성을 보여주는 SEM 사진.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 12, 102 : 층간절연막
14, 104 : 콘택 플러그 16, 106 : 배리어막
18a,29,110a : 배리어막 스페이서 20a,28,108 : 캐패시터 하부전극
22, 112 : 고유전체막 24,31,114 : 캐패시터 상부전극
26, 116 : 캐패시터 106' : 리세스된 배리어막

Claims (10)

  1. 반도체 기판(100) 상에 층간절연막(102)을 형성하는 단계와;
    상기 층간절연막(102)을 상기 반도체 기판(100)의 일부가 노출되도록 식각 하여 콘택홀을 형성하는 단계와;
    상기 콘택홀을 도전막으로 채워서 콘택 플러그(104)를 형성하는 단계와;
    상기 콘택 플러그(104)를 포함하여 상기 층간절연막(102) 상에 제 1 도전막 및 제 2 도전막을 차례로 형성하는 단계와;
    상기 제 1 도전막 및 제 2 도전막을 식각 하여 각각 배리어막(106) 및 캐패시터 하부전극(108)을 형성하는 단계와;
    상기 배리어막(106)의 노출 부위인 양측벽을 선택적으로 건식 식각 하여 상기 캐패시터 하부전극(108) 아래에 그 양측벽이 리세스된(recessed) 배리어막(106')을 형성하는 단계와;
    상기 리세스된 배리어막(106')을 포함하여 상기 반도체 기판(100) 상에 절연막을 형성하는 단계와;
    상기 절연막을 식각 하여 상기 리세스된 배리어막(106')의 양측벽에 배리어막 스페이서(110a)를 형성하는 단계를 포함하는 캐패시터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 도전막은, Ti, TiN, TiSix, TiSixN, 그리고 이들의 조합막 중 어느 하나인 캐패시터의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 2 도전막은, 플라티늄(Pt)인 캐패시터의 제조 방법.
  4. 제 2 항에 있어서,
    상기 배리어막(106)의 건식 식각은, F를 포함하는 케미컬을 사용하는 건식식각으로 수행되는 캐패시터의 제조 방법.
  5. 제 4 항에 있어서,
    상기 F를 포함하는 케미컬은, CF4, CHF3, CH2F2, CH3F, C4F8, C2F2, C2F4, SF6, HF, F2, 그리고 이들의 혼합 물질 중 어느 하나인 캐패시터의 제조 방법.
  6. 제 4 항에 있어서,
    상기 건식식각은, CF4를 포함하는 식각 가스를 사용하여 1.0 ~ 10 torr 범위 내의 압력, 200 ~ 300℃ 범위 내의 온도 조건으로 수행되는 플라즈마 식각인 캐패시터의 제조 방법.
  7. 캐패시터와 전기적으로 접속되는 노드(node)를 갖는 반도체 기판(100)을 준비하는 단계와;
    상기 반도체 기판(100) 노드 상에 도전성 배리어막(106) 및 상기 배리어막(106) 상에 캐패시터 하부전극(108)을 형성하는 단계와;
    상기 배리어막(106)의 노출 부위인 양측벽을 F를 포함하는 케미컬을 사용하는 건식식각으로 선택적으로 식각하여 상기 캐패시터 하부전극(108)에 대해 리세스된 배리어막(106')을 형성하는 단계와;
    상기 리세스된 배리어막(106')의 양측벽에 절연막으로 배리어막 스페이서(110a)를 형성하는 단계를 포함하되, 상기 베리어막(106)은 Ti, TiN, TiSix, TiSixN, 그리고 이들의 조합막 중 어느 하나로 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.
  8. 제 7 항에 있어서,
    상기 캐패시터 하부전극(108)은, 플라티늄(Pt)인 캐패시터의 제조 방법.
  9. 제 7 항에 있어서,
    상기 F를 포함하는 케미컬은, CF4, CHF3, CH2F2, CH3F, C4F8, C2F2, C2F4, SF6, HF, F2, 그리고 이들의 혼합 물질 중 어느 하나인 캐패시터의 제조 방법.
  10. 제 7 항에 있어서,
    상기 건식식각은, CF4를 포함하는 식각 가스를 사용하여 1.0 ~ 10 torr 범위 내의 압력, 200 ~ 300℃ 범위 내의 온도 조건으로 수행되는 플라즈마 식각인 캐패시터의 제조 방법.
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