KR100437616B1 - 반도체소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 반도체기판상에 저유전상수 물질층을 형성하는 단계; 상기 저유전상수 물질층내에 스토리지노드전극 영역을 한정하는 콘택홀을 형성하는 단계; 상기 콘택홀내에 스토리지노드전극을 형성하는 단계; 상기 스토리지 노드전극을 제외한 상기 저유전상수 물질층을 제거하는 단계; 상기 스토리지노드전극상에 유전체막과 상부전극을 형성하는 단계를 포함하여 구성된다.
Description
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 보다 상세하게는 고유전체 물질을 이용하여 캐패시터 제조시에 비금속의 식각 어려움을 극복하기위해 저유전체 물질을 이용한 반도체소자의 캐패시터 제조방법에 관한 것이다.
반도체소자에서 캐패시터 정전용량을 C = εA/d (ε;유전율, A;표면적, d;유전체두께)와 같이 전극의 표면적과 저장전극사이의 유전체의 유전율에 비례하는 값을 나타낸다.
따라서, 극단적으로 미세화되어지는 반도체소자의 제조공정에 있어, 반도체소자의 적절히 작동하기 위한 일정량 이상의 캐패시턴스를 확보하기 위하여 저장전극의 모양을 3-D 구조로 형성하여 저장전극의 표면적을 증가시키거나 높은 유전율을 갖는 BST 등과 같은 고유전체 물질을 이용하여, 정전용량을 확보하는 방법이 연구되고 있다.
그러나, 3-D 형태의 저장전극을 형성하기에는 복잡한 공정이 요구되므로 제조원가의 상승 및 공정증가에 따른 수율 하락의 단점이 있으며, BST 고유전체의 사용은 산소 스토이치메트리(stoichimetry)를 엄격히 유지하기 어려워 누설전류 특성이 열화되는 문제를 안고 있다.
또한, BST 캐패시터의 경우, 전극으로 산화저항성이 큰 Pt, Ru와 같은 비금속을 사용해야 하는데, 이런 물질이 매우 안정하여 식각공정이 매우 어려울뿐만 아니라 주로 스퍼터링에 의한 식각을 진행하므로써 수직한 프로파일을 얻기 어렵다는 등의 문제가 발생하고 있다.
이에 비금속의 식각의 어려움을 극복하기 위해 산화막을 이용하여 캐패시터 패턴을 형성한후 스퍼터링에 의한 산화막측벽의 재증착으로 인한 Pt ECD 프로파일및 증착률의 유리차를 확대시켜 캐패시터 용량의 편차가 증가되므로써 디바이스의 신뢰성 확보를 어렵게 한다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, Pt ECD 프로파일 및 증착률의 유리차를 줄여 캐패시터 용량의 편차를 줄여 디바이스의 신뢰성을 확보할 수 있는 반도체소자의 캐패시터 제조방법을 제공함에 그 목적이 있다.
도 1 내지 도 4는 본 발명의 일실시예에 따른 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정별 단면도.
도 5 내지 도 8은 본 발명의 다른 실시예에 따른 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정별 단면도.
[도면부호의설명]
21 : 반도체기판 23 : 절연막
25 : 트렌치 27 : 저유전상수 물질층
29 : 캡핑층 31 : 콘택홀
33 : 스토리지노드전극 35 : 절연막
37 : 유전체막 39 : 상부전극
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 반도체기판상에 저유전상수 물질층을 형성하는 단계; 상기 저유전상수 물질층내에 스토리지노드전극영역을 한정하는 콘택홀을 형성하는 단계; 상기 콘택홀내에 스토리지노드전극을 형성하는 단계; 상기 스토리지 노드전극을 제외한 상기 저유전상수 물질층을 제거하는 단계; 상기 스토리지노드전극상에 유전체막과 상부전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.
또한, 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 반도체기판상에 저유전상수 물질층을 형성하는 단계; 상기 저유전상수 물질층내에 스토리지노드전극영역을 한정하는 콘택홀을 형성하는 단계; 상기 콘택홀내에 스토리지노드전극을 형성하는 단계; 및 상기 스토리지노드전극을 포함한 상기 저유전상수 물질층상에 유전체막과 상부전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 캐패시터 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 1 내지 도 4은 본 발명의 일실시예에 따른 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정단면도이다.
본 발명의 일실시예에 따른 반도체소자의 캐패시터 제조방법은, 도 1에 도시된 바와같이, 먼저 반도체기판(1)상에 절연막(3)을 증착한후 상기 절연막(3)을 콘택마스크(미도시)을 이용하여 선택적으로 제거하여 상기 절연막(3)내에 콘택홀(미도시)을 형성한다.
그다음, 상기 콘택홀(미도시)을 포함한 전체 구조의 상면에 도전물질을 증착한후 이를 전면 식각하여 콘택플러그(5)를 형성한다.
이어서, 상기 콘택플러그(5)를 포함한 절연막(3)상에 저유전상수 물질층(7) 및 캡핑절연막(9)을 순차적으로 적층한후 스토리지노드 마스크(미도시)를 이용하여 상기 저유전상수 물질층(7) 및 캡핑절연막(9)을 선택적으로 패터닝하여 캡핑절연막(9) 및 저유전상수 물질층(7)내에 스토리지노드 콘택홀(11)을 형성한다. 이때, 상기 저유전상수 물질층(7)으로는 SiLK, 플레어(flare), BCB 등을 사용하되, 전기 화학적 증착(ECD; electro-chemical-deposition)에 의해 형성하며, 캡핑층으로는 산화막 또는 SiON를 사용하며, SiON을 사용하는 경우 ARC(anti reflective coating)을 사용한다. 한편, 후속공정에서의 스토리지노드 전극을 형성하기 전에 계면의 안정화를 위해 산화막 계열의 스페이서를 형성할 수도 있다.
또는, 스토리지노드 전극을 형성하기 전에 e-빔경화, Ar 이온경화, UV 경화를 통해 계면을 안정화시킬 수도 있다. 이때, 상기 Ar 이온경화시에 Ar대신 He, Ne, Xe, Xr를 이용한다.
그리고, 추가로 이온 경화후 산소 베이스로 계면을 산화시킬 수도 있다.
그다음, 도 2에 도시된 바와같이, 상기 스토리지노드 콘택홀(11)을 포함한 캡핑층(9)상에 스토리지노드용 도전층(미도시) 및 절연막(미도시)을 적층한후 에치백하여 스토리지노드전극(13)을 형성한다. 이때, 도전층으로는, 폴리실리콘, TiN, Pt, Ru, Ir 중에서 어느 하나 또는 이들을 조합하여 사용할 수도 있다.
이어서, 도 3에 도시된 바와같이, 상기 저유상수 물질층(7) 및 절연막(15)을 건식식각한다.
그다음, 도 4에 도시된 바와같이, 상기 스토리지노드전극(13)을 포함한 전체 구조의 상면에 유전체막(17)과 상부전극(19)을 순차적으로 증착하여 실린더 형태의 캐패시터를 완성한다. 이때, 상기 상부전극(19)으로는 폴리실리콘, TiN, Pt, Ru, Ir 중에서 어느 하나 또는 이들을 조합하여 사용할 수도 있다.
한편, 본 발명의 다른 실시예에 따른 반도체소자의 캐패시터 제조방법은, 도 5에 도시된 바와같이, 먼저 반도체기판(21)상에 절연막(23)을 증착한후 상기 절연막(23)을 콘택마스크(미도시)을 이용하여 선택적으로 제거하여 상기 절연막(23)내에 콘택홀(미도시)을 형성한다.
그다음, 상기 콘택홀(미도시)을 포함한 전체 구조의 상면에 도전물질을 증착한후 이를 전면 식각하여 콘택플러그(25)를 형성한다.
이어서, 상기 콘택플러그(25)를 포함한 절연막(23)상에 저유전상수 물질층(27) 및 캡핑절연막(29)을 순차적으로 적층한후 스토리지노드 마스크(미도시)를 이용하여 상기 저유전상수 물질층(27) 및 캡핑절연막(29)을 선택적으로 패터닝하여 캡핑절연막(29) 및 저유전상수 물질층(27)내에 스토리지노드 콘택홀(31)을 형성한다. 이때, 상기 저유전상수 물질층(27)으로는 SiLK, flare, BCB 등을 사용하며, 캡핑층으로는 산화막 또는 SiON를 사용하며, SiON을 사용하는 경우 ARC(anti reflective coating)을 사용한다. 또한, 상기 스토리지노드 콘택홀(31) 형성시에, 저유전상수 물질층(270은 O2, N2,NH4, H2등을 이용하여 선택적으로 제거한다.
또는, 스토리지노드 전극을 형성하기 전에 e-빔경화, Ar 이온경화, UV 경화를 통해 계면을 안정화시킬 수도 있다. 이때, 상기 Ar 이온경화시에 Ar대신 He, Ne, Xe, Xr를 이용한다.
그리고, 추가로 이온 경화후 산소 베이스로 계면을 산화시킬 수도 있다.
그다음, 도 6에 도시된 바와같이, 상기 스토리지노드 콘택홀(31)을 포함한 캡핑층(29)상에 스토리지노드용 도전층(미도시) 및 절연막(미도시)을 적층한후 에치백하여 스토리지노드전극(33)을 형성하고, 상기 스토리지노드전극(33)을 포함한 전체 결과물상에 유전체막(35)을 형성한다. 이때, 상기 도전층으로는 폴리실리콘, TiN, Pt, Ru, Ir 중에서 어느 하나 또는 이들을 조합하여 사용할 수도 있다.
그다음, 도 8에 도시된 바와같이, 상기 유전체막(35)과 상부전극(37)을 증착하여 오목 구조의 캐패시터를 완성한다. 이때, 상기 유전체막(35)으로는 ONO, NO, TaON, Ta2O5, BST, PZT, SBT 등을 사용하며, 상기 상부전극(37)으로는 폴리실리콘, TiN, Pt, Ru, Ir 중에서 어느 하나 또는 이들을 조합하여 사용할 수도 있다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 캐패시터 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 의하면, 3-D 구조의 캐패시터 형성시에 공정의 복잡성 및 수율 하락의 문제점을 극복하고, 고유전체 물질, 예를 들면, BST, PZT, SBT를 이용하는 경우 귀금속 식각의 어려움을 극복하기 위해 캐패시터 패턴 형성시에 저유전상수 물질을 이용한다. 즉, 스토리지노드 형성시에 산화막을 이용하는 경우, 종래와 같이 CF4, CHF3, C4F8, C4F6, C5F8등의 플루오린 계열의 식각가스를 사용함에 비해 본 발명에서는 O2, N2, NH4, H2등의 플루오린이 없는 가스를 사용하여 패턴 형성이 가능하므로써 질소 계열의 정지층이 필요없다.
따라서, 정지층의 식각 및 후속 세정이 필요없으므로 공정의 단순화 및 그로 인한 수율 하락을 방지할 수 있고, 불필요한 기생 캐패시터의 형성을 억제할 수 있다. 이는 소자의 고집적화에 문제점으로 부각되는 RC 지연을 낮출 수 있어 소자 고집적화에 매우 유용하다.
한편, 저유전상수 물질을 스토리지노드 형성시에 이용하기 위하여 적절한 경화(curing)처리가 필요하며, 경화방법으로는 e-빔, 이온경화(Ar, He, Ne, Xe)를 이용한다.
위 방법을 사용하는 후속 단계의 습식 세정대신에 건식세정이 가능하므로 공정의 단순화가 가능하여 경제적이다.
또한, 고유전체를 이용한 캐패시터 형성의 한 방법으로 부각되는 전기 화학적 증착(ECD; electro-chemical-deposition)에 이용하는 경우, 기존의 플루오린 가스를 이용하는 경우 발생하는 시드(seed) Pt 또는 Ru 의 산화막 측벽 펜스(sidewall fence)를 억제하여 Pt ECD 프로파일 및 증착률의 유리차를 줄임으로써 캐패시터 용량의 편차를 줄여 소자의 신뢰성 확보에 매우 유용한 발명이다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (13)
- 반도체기판상에 실크(SiLK), 플레어(flare) 또는 BCB를 이용하여 저유전상수 물질층을 형성하는 단계;상기 저유전상수 물질층내에 스토리지노드전극영역을 한정하는 콘택홀을 형성하는 단계;상기 콘택홀내에 스토리지노드전극을 형성하는 단계;상기 스토리지노드전극을 제외한 상기 저유전상수 물질층을 제거하는 단계;상기 스토리지노드전극상에 유전체막과 상부전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 삭제
- 제1항에 있어서, 상기 스토리지노드전극으로는 폴리실리콘, TiN, Ru, Pt, Ir중에서 선택하여 사용하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 저유전상수 물질층을 제거하는 단계는, O2, N2,NH4, H2을 이용한 건식식각에 의해 제거하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 스토리지노드 전극을 형성하기 전에 계면의 안정화를 위해 산화막 계열의 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 스토리지노드 전극을 형성하기 전에 e-빔경화, Ar 이온경화, UV 경화를 통해 계면을 안정화시키는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 제6항에 있어서, 상기 Ar 이온경화시에 Ar대신 He, Ne, Xe, Xr를 이용하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 제6항에 있어서, 이온 경화후 산소 베이스로 계면을 산화시키는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 저유전상수 물질층을 제거한후 수소 진공을 이용하여 건식 세정을 실시하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 반도체기판상에 실크(SiLK), 플레어(flare) 또는 BCB를 이용한 ECD(electro chemical deposition)에 의해 저유전상수 물질층을 형성하는 단계;상기 저유전상수 물질층내에 스토리지노드전극영역을 한정하는 콘택홀을 형성하는 단계;상기 콘택홀내에 스토리지노드전극을 형성하는 단계; 및상기 스토리지노드전극을 포함한 상기 저유전상수 물질층상에 유전체막과 상부전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 삭제
- 제10항에 있어서, 상기 저유전상수 물질층을 제거하는 단계는, O2, N2,NH4, H2을 이용한 건식식각에 의해 제거하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
- 제10항에 있어서, 상기 스토리지노드 전극을 형성하기 전에 계면의 안정화를 위해 산화막 계열의 스페이서를 형성하는 단계를 더 포함하거나, e-빔경화, Ar 이온경화, UV 경화를 통해 계면을 안정화시키거나, 이온 경화후 산소 베이스로 계면을 산화시키는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
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| KR20010028837A (ko) * | 1999-09-27 | 2001-04-06 | 윤종용 | 인접된 커패시터 사이의 크로스토크가 억제된 반도체 소자의 커패시터 어레이 및 그 제조방법 |
| KR20010058983A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 캐패시터의 제조 방법 |
-
2001
- 2001-12-28 KR KR10-2001-0087230A patent/KR100437616B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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