KR20010058983A - 캐패시터의 제조 방법 - Google Patents
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Abstract
본 발명은 캐패시터 리프팅 현상을 방지하도록 한 캐패시터의 제조 방법에 관한 것으로, 이를 위한 본 발명은 소정공정이 완료된 반도체 기판 상부에 유기질절연막을 형성하는 단계, 상기 유기질절연막 상부에 하드마스크층을 형성하는 단계, 상기 하드마스크물질 상부에 콘택마스크층을 형성하는 단계, 상기 콘택마스크층을 식각마스크로 이용하고 카본-플루오린계 가스를 식각가스로 사용하여 상기 하드마스크층을 제거하는 단계, 산소를 포함한 식가가스를 사용하여 상기 유기질절연막을 제거하여 콘택홀을 형성하는 단계, 상기 결과물 전면에 전극물질인 도핑폴리실리콘을 형성하는 단계, 상기 도핑폴리실리콘 상부에 상기 콘택홀이 완전히 매립되도록 감광막을 도포하는 단계, 화학적기계적연마 공정을 사용하여 상기 하드마스크층이 노출되도록 상기 도핑폴리실리콘을 제거하고 감광막을 스트립하는 단계, 산소플라즈마 애싱 공정을 이용하여 상기 하드마스크층을 포함한 유기질절연막을 제거하여 캐패시터의 하부전극을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 식각선택비가 우수한 유기질 절연막을 이용한 캐패시터의 제조 방법에 관한 것이다.
이하 첨부도면을 참조하여 종래기술에 따른 캐패시터의 제조 방법에 대해 설명하면 다음과 같다.
도 1a 내지 도 1d 는 종래기술에 따른 캐패시터의 제조 공정 단면도로서, COB(Capacitor Over Bitline)구조의 캐패시터를 제조하는 방법을 나타낸다.
도 1a 에 도시된 바와 같이, 필드산화막(2)에 의해 활성영역이 정의된 반도체 기판(1) 상부에 제1게이트절연막(3)을 형성한다. 이어 상기 제1게이트절연막(3) 상에 폴리실리콘을 증착하고 게이트패터닝하여 워드라인(도시하지 않음)을 형성한다. 상기 워드라인을 마스크로 이용한 불순물 이온주입으로 상기 워드라인 양측의 반도체 기판(1) 표면내에 불순물확산층(4)을 형성한다.
이어 상기 결과물 상부에 제1층간절연막(5)을 증착하고 제1층간절연막(5) 상부에 제2게이트절연막(6), 폴리실리콘을 증착한 다음, 게이트패터닝하여 다수개의 비트라인(7)을 형성한다. 이어 비트라인(7)을 포함한 전면에 측벽용 절연막을 증착하고 에치백하여 상기 비트라인(7) 양측면에 접하는 측벽(8)을 형성한다.
도 1b에 도시된 바와 같이, 상기 측벽(8) 및 비트라인(7)을 포함한 전면에 제2층간절연막(9), 질화막(10)을 차례로 증착한다. 이어 상기 질화막(10) 상부에감광막을 도포하고 노광 및 현상 공정으로 패터닝하여 콘택마스크(11)를 형성한다.
도 1c에 도시된 바와 같이, 콘택마스크(11)를 마스크로 이용하여 질화막 (10), 제2층간절연막(9), 제1층간절연막(5), 제1게이트절연막(3)을 제거하여 불순물확산층(4)의 표면이 드러나는 플러그콘택홀(12)을 형성한다. 여기서 상기 질화막 (10)은 식각방지막으로 이용된다. 이어 상기 플러그콘택홀(12)내에 폴리실리콘을 매립하여 폴리실리콘플러그(13)을 형성한 다음, 폴리실리콘플러그(13)를 포함한 전면에 캐패시터산화막으로서 제3층간절연막(14)을 형성한다.
도 1d에 도시된 바와 같이, 제3층간절연막(14) 상부에 감광막을 도포하고 노광 및 현상 공정으로 패터닝하여 캐패시터 영역을 정의한 후, 상기 패터닝된 감광막(도시 생략)을 마스크로 이용하여 제3층간절연막(14)을 제거한다. 이 때 상기 폴리실리콘플러그(13)의 표면이 노출되고, 노출된 폴리실리콘(13)의 표면을 따라 전극물질인 폴리실리콘을 형성한다. 이어 화학적기계적연마(Chemical Mechanical Polishing;CMP) 공정을 통해 캐패시터영역에만 폴리실리콘이 남도록 폴리실리콘과 감광막을 제거하여 실린더형 캐패시터의 하부전극(15)을 형성한다. 그리고 습식딥아웃 공정을 이용하여 상기 제3층간절연막(14)을 제거한다.
이와같은 종래기술에 따른 캐패시터의 제조 방법은 제3층간절연막(14) 식각시 비트라인(7)과 캐패시터의 하부전극(15) 사이에 있는 제2층간절연막(9)의 어택을 방지하기 위해 식각방지막(Etch stopping layer)으로 질화막(10)을 사용한다. 그러나, 질화막(10)이 후속 열공정에서 크랙되는 문제가 발생되고 있으며, 실제로 제3층간절연막(14) 식각시 식각방지역할을 하지 못하여 제2층간절연막(9)의 어택이발생되고 있다. 그리고 캐패시터 산화막 즉 제3층간절연막(14)의 습식딥아웃(Wet dip-out) 공정에서 실린더형 캐패시터가 무작위(random)로 리프팅(lifting)되어 혹은 듀얼비트페일(dual bit fail)을 발생시킨다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서, 특히 비트라인과 캐패시터의 하부전극 사이의 절연막 어택을 방지하는데 적합한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
다른 목적은 유전물질과 식각선택비가 무한대에 가까운 저유전율 유기질절연막을 캐패시터 산화막으로 이용하여 캐패시터의 두께를 감소시키는데 있다.
또 다른 목적은 비트라인 하부에 형성되는 스토리지노드콘택의 폴리실리콘플러그와 캐패시터의 접촉면적을 증가시키는데 그 목적이 있다.
도 1a 내지 도 1d 는 종래기술에 따른 캐패시터의 제조 방법을 나타낸 도면,
도 2a 내지 도 2f 는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 나타낸 도면.
*도면의 주요부분에 대한 부호의 설명*
21 : 반도체 기판 22 : 필드산화막
23 : 제1 게이트절연막 24 : 불순물확산층
25 : 제1 층간절연막 26 : 제2 게이트절연막
27 : 비트라인 28 : 측벽
29 : 유기질절연막 30 : 제2 층간절연막
30a : 하드마스크 31 : 콘택마스크
32 : 스토리지노드 콘택홀 33 : 도핑폴리실리콘
34 : 감광막 34a : 잔류 감광막
35 : 하부전극
상기의 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 소정공정이 완료된 반도체 기판 상부에 유기질절연막을 형성하는 제 1 단계, 상기 유기질절연막 상부에 하드마스크층을 형성하는 제 2 단계, 상기 하드마스크물질 상부에 콘택마스크층을 형성하는 제 3 단계, 상기 콘택마스크층을 식각마스크로 이용하고 카본-플루오린계 가스를 식각가스로 사용하여 상기 하드마스크층을 제거하는 제 4 단계, 산소를 포함한 식가가스를 사용하여 상기 유기질절연막을 제거하여 콘택홀을형성하는 제 5 단계, 상기 결과물 전면에 전극물질인 도핑폴리실리콘을 형성하는 제 6 단계, 상기 도핑폴리실리콘 상부에 상기 콘택홀이 완전히 매립되도록 감광막을 도포하는 제 7 단계, 화학적기계적연마 공정을 사용하여 상기 하드마스크층이 노출되도록 상기 도핑폴리실리콘을 제거하고 감광막을 스트립하는 제 8 단계, 산소플라즈마 애싱 공정을 이용하여 상기 하드마스크층을 포함한 유기질절연막을 제거하여 캐패시터의 하부전극을 형성하는 제 9 단계를 포함하여 이루짐을 특지으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f 는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 나타낸 도면으로서, 캐패시터 산화막으로 저유전율을 갖는 유기질절연막을 이용함을 나타낸다.
도 2a에 도시된 바와 같이, 필드산화막(22)에 의해 활성영역이 정의된 반도체 기판(21) 상부에 제1 게이트절연막(23)을 형성한다. 이어 상기 제1 게이트절연막(23) 상에 폴리실리콘을 증착하고 게이트 패터닝하여 워드라인(도시하지 않음)을 형성한다. 상기 워드라인을 마스크로 이용한 불순물 이온주입으로 상기 워드라인 양측의 반도체 기판(21) 표면내에 불순물확산층(24)을 형성한다.
이어 상기 결과물 상부에 제1 층간절연막(25)을 증착하고 제1 층간절연막 (25) 상부에 제2게이트절연막(26), 폴리실리콘을 증착한 다음, 게이트패터닝하여다수개의 비트라인(27)을 형성한다. 이어 비트라인(27)을 포함한 전면에 측벽용 절연막을 증착하고 에치백하여 상기 비트라인(27) 양측면에 접하는 측벽(28)을 형성한다.
도 2b에 도시된 바와 같이, 상기 측벽(28) 및 비트라인(27)을 포함한 전면에 저유전율(low-k)을 갖는 유기질절연막(Organic material)(29)을 증착한 후, 유기질절연막(29) 상부에 제2 층간절연막(30)을 증착한다. 이어 제2 층간절연막(30) 상부에 감광막을 하고 노광 및 현상 공정으로 패터닝하여 콘택마스크(31)를 형성한다. 이어 상기 콘택마스크(31)를 마스크로 이용하여 하부의 제2 층간절연막(30)과 유기절연막(29)을 선택적으로 제거한다.
이 때 식각 가스로서 카본-플루오린계(Carbon-Fluorine)가스를 이용하여 제2층간절연막(30)을 식각하여 하드마스크(30a)를 형성한다.
도 2c에 도시된 바와 같이, 제2 층간절연막(30)이 식각되고 노출된 유기질절연막(29)을 식각하는데 있어서 산소(O2)를 함유한 가스를 이용한다. 상기 유기질절연막(29)은 제2 층간절연막(30)(Dielectric material)에 대한 식각선택비(Etch selectivity)가 무한대인 특성을 나타내고 산화막(Oxide)에 대한 식각선택비도 무한대로 나타난다. 또한 유기질절연막(29)은 산소(O2) 또는 수소(H2)를 포함한 식각가스에 의해 쉽게 스트립되기 때문에 제2 층간절연막(30)에 대한 식각선택비를 높일 수 있다. 한편 유기질절연막(29)에 대한 무한대의 식각선택비를 나타내는 산화막을 비트라인(27)의 캡핑층(Capping layer)으로 이용할 수도 있다. 이어 상기 유기질절연막(29) 식각시 콘택마스크(31)가 동시에 제거되고 식각중에 노출된 하드마스크(30a)가 하부에 있는 유기질절연막(29) 어택을 보호하는 역할을 한다. 상기 제2 층간절연막(30), 유기질절연막(29)의 식각 공정으로 상기 비트라인(27) 사이의 불순물확산층(24)이 노출되는 스토리지노드 콘택홀(32)이 형성된다.
도 2d에 도시된 바와 같이, 스토리지노드 콘택홀(32)을 포함한 전면에 저온에서 도핑폴리실리콘(33)을 증착한다. 이어 상기 도핑폴리실리콘(33)을 포함한 전면에 상기 스토리지노드 콘택홀(32)을 완전히 매립하여 평탄화되도록 감광막(34)을 두껍게 도포한다. 이처럼 감광막(34)을 두껍게 하는 형성하는 이유는 후에 진행되는 화학적기계적연마 공정의 효율을 증가시키기 위해서이다.
도 2e에 도시된 바와 같이, 화학적기계적연마(CMP) 공정을 실시하여 상기 감광막(34)을 먼저 제거하고 캐패시터 영역에만 도핑폴리실리콘(33)이 남도록 화학적기계적연마 공정을 진행하여 캐패시터의 하부전극(35)을 형성한다. 이 때 하부전극 (35)의 내부에는 잔류감광막(34a)이 남게되고 하부전극(35)의 외측으로는 유기질절연막(29)이 남는다.
도 2f에 도시된 바와 같이, 산소플라즈마(O2Plasma)를 이용한 애싱(Ashing)공정을 실시하여 하부전극(35)의 외측으로 드러난 유기질절연막(29)과 하부전극 (35) 내부의 잔류감광막(34a)을 동시에 제거한다. 전술한 바와 같이, 본 발명은 통상 실시된 캐패시터 산화막의 습식딥아웃 공정을 이용하지 않으면서 캐패시터 산화막으로 이용된 층간절연막을 제거하므로써 공정을 단순화시킬 수 있다. 이어 후속 공정으로 캐패시터의 유전체막, 상부전극을 형성한다.
본 발명의 다른 적용예로 폴리실리콘플러그를 형성한 후에 폴리실리콘플러그 상부에 캐패시터콘택을 형성하여 본 발명의 실시예에 따른 제조 공정을 적용할 수도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명의 캐패시터의 제조 방법은 산소플라즈마에 의해 쉽게 제거되는 특성을 가지는 저유전율 유기질절연막을 이용하므로써 캐패시터 형성 공정을 단수화시킬 수 있다.
그리고 유전물질인 나이트라이드(Nitride), 옥시나이트라이드(Oxynitride), 옥사이드(Oxide)와의 식각 선택비가 무한대인 저유전율 유기질절연막을 이용므로써 제조 공정중에 습식 딥아웃 공정을 생략할 수 있기 때문에 무작위로 발생되는 캐패시터 리프팅을 억제할 수 있는 효과가 있다.
Claims (6)
- 소정공정이 완료된 반도체 기판 상부에 유기질절연막을 형성하는 제 1 단계;상기 유기질절연막 상부에 하드마스크층을 형성하는 제 2 단계;상기 하드마스크층 상부에 콘택마스크층을 형성하는 제 3 단계;상기 콘택마스크층을 식각마스크로 이용하고 카본-플루오린계 가스를 식각가스로 사용하여 상기 하드마스크층을 제거하는 제 4 단계;산소를 포함한 식가가스를 사용하여 상기 유기질절연막을 제거하여 콘택홀을 형성하는 제 5 단계;상기 결과물 전면에 전극물질인 도핑폴리실리콘을 형성하는 제 6 단계;상기 도핑폴리실리콘 상부에 상기 콘택홀이 완전히 매립되도록 감광막을 도포하는 제 7 단계;화학적기계적연마 공정을 사용하여 상기 하드마스크층이 노출되도록 상기 도핑폴리실리콘을 제거하고 감광막을 스트립하는 제 8 단계;산소플라즈마 애싱 공정을 이용하여 상기 하드마스크층을 포함한 유기질절연막을 제거하여 캐패시터의 하부전극을 형성하는 제 9 단계를 포함하여 이루어짐을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 1 단계에서,상기 유기질절연막은 저유전율을 갖는 유기질물질을 이용함을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 5 단계에서,상기 유기질절연막 식각시 상기 콘택마스크층이 동시에 제거되는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 5 단계에서,상기 유기질절연막 식각 중에 노출된 상기 하드마스크층은 하부에 형성된 유기질절연막 어택을 보호하는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 5 단계는,상기 유기질절연막은 수소를 포함한 가스를 이용하여 제거되는 것을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 9 단계는,상기 산소플라즈마 애싱 공정을 이용하여 상기 도핑폴리실리콘 연마후 상기 도핑폴리실리콘 내부에 남아있는 감광막과 상기 유기질절연막을 동시에 제거하는 것을 특징으로 하는 캐패시터 제조 방법.
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100437616B1 (ko) * | 2001-12-28 | 2004-06-30 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
| KR100811250B1 (ko) * | 2001-12-19 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체소자의 커패시터 제조방법 |
| KR20200135204A (ko) * | 2019-05-23 | 2020-12-02 | 도쿄엘렉트론가부시키가이샤 | 하드 마스크, 기판 처리 방법 및 기판 처리 장치 |
-
1999
- 1999-12-30 KR KR1019990066361A patent/KR100607651B1/ko not_active IP Right Cessation
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