KR100234707B1 - 캐패시터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 단차가 적은 구조 및 정전용량이 향상될 수 있는 물질로 구성하기 위해 그의 하부극전극을 백금(Pt)(Ru, RuO2) 등으로 형성하는 캐패시터 및 그러한 캐패시터를 제조하는 공정에 있어서, 상기 백금(Pt)을 식작하는 공정에서 발생하는 폴리머(Polymer)가 완전히 제저될 수 있도록 한 상기 캐패시터 제조방법에 관한 것으로, 캐터시터 제조공정이, 콘택홀에 제 1 금속플러그를 형성하는 단계와, 그 위에 제 2 금속과 백금(Pt)을 차례대로 증착하는 단계와 ; 그 백금막(Pt)과 제 2 금속막을 패터닝하는 단계와, 그 위에 고유전물질로 캐패시터 유전막을 형성하는 단계와 ; 그 위에 소정의 제 4 금속으로 상부전극을 형성하는 단계로 이루어지는 캐패시터 제조공정에 있어서, 상기 백금막(Pt)과 제 2 금속막을 패터닝하는 단계가, 상기 백금막(Pt) 위에 실리콘질화막(Si3N4)을 형성한 후, 포토리소그래피 및 식각공정으로서 상기 실리콘질화막을 패터닝하는 단계와 ; 그 패터닝된 실리콘질화막을 마스크로 하여 상기 백금막(Pt)과 제 2 금속막을 식각하는 단계와 ; 그 백금막(Pt)과 제 2 금속막에 대한 식각공정에 발생한 폴리머를 소프트(soft)하게 하는 단계와 ; 상기 실리콘질화막을 선택적으로 식각하는 단계와 ; 상기 소프트하게 된 폴리머를 제거하는 단계로 이루어지는 것을 특징으로 한다.

Description

캐패시터 및 그 제조방법
제1도는 종래 기술의 일실시예에 따른 16M DRAM 캐패시터의 구조를 나타낸 단면도.
제2도는 본 발명에 따른 캐패시터의 단면도.
제3도는 상기 제2도에 도시된 캐패시터를 제조하는 방법에 대한 공정 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
210 ; USG 층간절연층 221 ; 폴리실리콘 플러그
230,231 ; 배리어 금속막 240,241 ; 백금막(Pt)
250,251 ; 실리콘질화막 261 ; 폴리머(Polymer)
270 ; 캐패시터 유전막 280 ; 상부전극
본 발명은 캐패시터 제조방법에 관한 것으로, 특히 단자가 적은 구조 및 정전용량이 향상될 수 있는 물질로 구성하기 위해 그의 하부전극을 백금(Pt)이나 루테늄(Ru), 이산화루테늄(RuO2) 등으로 형성하는 캐패시터 및 그러한 캐패시터를 제조하는 공정에 있어서, 상기 백금(Pt)(Ru, RuO2)을 식각하는 공정에서 발생하는 폴리머(Polymer)가 완전히 제거될 수 있도록 한 상기 캐패시터 제조방법에 관한 것이다.
반도체 메모리소자가 고집적화됨에 따라 그 크기가 감소하게 되는 캐패시터는 그의 정전용량이 증대될 수 있는 물질과 구조로 형성되고 있다. 일례로, 256M DRAM급 이상의 메모리소자에서는 캐패시터 유전막이 NO막으로 형성되고, 1G DRAM급 이상의 메모리소자에서는 캐패시터 유전막이 Ta2O5막으로 형성되는 캐패시터 제조방법이 제안되었다.
이때, 상기와 같이 유전막을 NO막이나 Ta2O5막으로 형성하는 캐패시터에서는 그의 하부전극을 백금(Pt)으로 형성할 수 있다.
이하, 종래 기술의 일실시예에 대해서 첨부된 도면을 참조하여 설명하면 다음과 같다. 도1는 종래 기술에 따른 16M DRAM의 캐패시터를 나타낸 단면도로서, 메모리콘택홀의 내부 및 그 콘택홀 주위로 형성된 제 1 폴리실리콘층(SG)(121)과 그 제 1 폴리실리콘층(121)의 주위에 원통형(필라)으로 형성된 제 2 폴리실리콘층(PG)(131)으로 하부전극을 형성하고, 유전막과 상부전극은 상기 하부전극(121,132) 위에 NO막(170)과 제 3 플리실리콘층(180)을 순차적으로 증착하여 형성한 캐패시터의 구성을 보여주고 있다. 도면의 미설명 부호(110)은 USG 층간절연층을 나타낸다.
[발명이 이루고자 하는 기술적과제]
그러나, 상기와 같이 실린터형으로 캐패시터를 형성하는 종래 기술은, 상기 메모리셀이 형성되는 영역과 그 주위의 다른 소자가 형성되는 영역 사이의 단차가 크게 됨으로써, 그 이후에 실시되는 포토리소그래피 공정이 어렵게 되는 문제점이 있었다.
이에 본 발명은 상기와 같은 문제점을 해결하기 위하여 창안한 것으로, 단차가 적은 구조 및 정전용량이 향상될 수 있는 물질로 구성하기 위해 그의 하부전극을 백금(Pt)(Ru, RuO2) 등으로 형성하는 캐패시터 및 그러한 캐패시터를 제조하는 공정에 있어서, 상기 백금(Pt)(Ru막, RuO2막)을 식각하는 공정에서 발생하는 폴리머(Polymer)가 완전히 제거될 수 있도록 한 상기 캐패시터의 제조방법을 제공함에 목적이 있다.
[발명의 구성 및 효과]
상기 목적을 달성하기 위한 본 발명 캐패시터는, 메모리콘택홀에 형성된 제 1 금속플러그 및 그 메모리콘택홀을 중심으로 그 주위의 일정영역에 형성된 제 2 금속막, 그 제 2 금속막 위에 형성된 백금막(Pt)(Ru막, RuO2막)이 서로 접속된 하부전극과, NO막이나 Ta2O5막과 같은 고유전물질로 형성된 캐패시터 유전막과, 소정의 제 4 금속막으로 형성된 상부전극으로 구성되는 것을 특징으로 한다.
그리고, 상기와 같이 구성된 캐패시터를 형성하는 공정은, 콘택홀에 제 1 금속플러그를 형성하는 단계와, 그 위에 제 2 금속과 백금(Pt)(Ru, RuO2)을 차례대로 증착하는 단계와 ; 그 백금막(Pt)(Ru, RuO2)과 제 2 금속막을 패터닝하는 단계와, 그 위에 NO막이나 Ta2O5막과 같은 고유전물질로 캐패시터 유전막을 형성하는 단계와 ; 그 위에 소정의 제 4 금속으로 상부전극을 형성하는 단계로 이루어지는 캐패시터 제조공정에 있어서, 상기 백금막(Pt)(Ru막, RuO2막)과 제 2 금속막을 패터닝하는 단계가, 상기 백금막(Pt)(Ru막, RuO2막) 위에 실리콘질화막(Si3N4)을 형성한 후, 포토리소그래피 및 식각공정으로 상기 실리콘질화막을 패터닝하는 단계와 ; 그 패터닝된 실리콘질화막을 마스크로 하여 상기 백금막(Pt)(Ru막, RuO2막)과 제 2 금속막을 식각하는 단계와 ; 그 백금막(Pt)(Ru막, RuO2막)과 제 2 금속막에 대한 식각공정에서 발생한 폴리머를 소프트(soft)하게 하는 단계와 ; 상기 실리콘질화막을 선택적으로 식각하는 단계와 ; 상기 소프트하게 된 폴리머(261)를 제거하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해서 상세히 설명하면 다음과 같다.
도2는 본 발명의 바람직한 실시예에 따른 캐패시터의 구조를 나타낸 단면도로서, 메모리콘택홀(MCNT)에 형성된 폴리실리콘 플러그(Poly-Si Plug)(221) 및 그 메모리콘택홀을 중심으로 그 주위의 일정영역에 형성된 배리어 금속막(Barrie Metal)(231), 그 배리어 금속막(231) 위에 형성된 백금막(Pt)(Ru막, RuO2막)(241)이 서로 접속되어 형성된 하부전극(221,231,241)과, NO막이나 Ta2O5막과 같은 고유전물질로 형성된 캐패시터 유전막(270)과, 백금막(Pt)(Ru막, RuO2막)으로 형성된 상부전극(280)으로 구성됨을 보여주고 있다.
그리고, 도3a-도 3c 도는 상기 제 2 도와 같이 구성된 캐패시터를 제조하는 방법을 나타낸 공정 단면도로서, 이를 상세히 설명하면 다음과 같다.
우선, 도 3a에 도시된 바와 같이 USG 층간절연층(210)을 관통하는 메모리콘택홀에 폴리실리콘 플러그(221)를 형성한 후, 그 위에 배리어 금속(230)과 백금막(Pt)(Ru, RuO2)(240)을 순차적으로 증착하고, 그 위에 하드 마스크(Hard Mask)로 활용하기 위한 실리콘질화막(250)을 형성한다.
이후, 도 3b에 도시된 바와 같이 포토리소그래피 및 식각공정으로 상기 실리콘질화막(250)을 패터닝한 후, 그 패터닝된 실리콘질화막(251)을 마스크로 하는 상기 백금막(Pt)(Ru막, RuO2막)(240)과 배리어 금속막(230)을 선택적으로 식각하여 하부전극패턴(221,231,241)을 완성한다. 이때, 상기 백금막(Pt)(Ru막, RuO2막)(250)에 대한 선택적 식각은 헬리콘(Helicon) 플라즈마 식각장비로 이루어지는 것이 바람직한데, 그와 같은 헬리콘(Helicon) 플라즈마 식각공정에서는 상기 백금(250)이 식각될 때 폴리커와 같은 부산물(261)이 발생하게 된다. 예로서, 상기 헬리콘(Helicon) 플라즈마 식각공정이 아르곤가스(Ar)와 염소가스(Cl2)로 이루어지는 경우에는 , 그 식각공정에서 상기 백금막(Pt)(Ru막, RuO2막)(250)과 실리콘(Si) 등이 반응하여 형성되는 부산물(플리머)이 식각면에 적층되어 사이드월(261)을 형성하게 된다. 그런데, 상기 폴리머(261)는 그가 대기중에 노출되는 경우에 실리콘(Si) 등과 반응하여 백금(Pt)-실리콘(Si)-산소(O)-다증체 폴리머로 변하는 특성을 갖고 있는데, 그와 같은 백금(Pt)-실리콘(Si)-산소(O)-다증체 폴리머는 매우 단단해서 EKC에 침적(dip)하여도 식각되지 않는 성질이 있다.
이에 따라, 본 발명에서는 상기 백금(Pt)(250)에 대한 헬리콘(Helicon) 플라즈마 식각공정과 상기 폴리머(261)에 대한 식각공정을 연속적(In-Situ)으로 수행할 수 있는, 즉 일체화(clustered)된 백금(Pt) 식각장비(Pt etcher system)로 도 3b와 같이 제 1 챔버에서 백금(Pt)을 Ar+Cl2가스로 식각하고, 도 3c와 같이 제 2 챔버에서 폴리머(261)를 CF4+O2플라즈마로 소프트(soft)하게 만든 후, 상기 실리콘질화막(251)을 하부전극(231,241)의 옆에 있는 산화막(210)에 대해서 식각선택비가 높은 식각법으로 제거하는 한다. 이때, 상기 공정들은 폴리머(261)가 대기중에 노출되지 않도록 하면서 연속적으로 수행한다.
그리고 나서, 상기 결과물을 EKC에 침적시켜 습식제성(wet)을 하면, 소프트하게 된 상기 사이드월 폴리머(261)가 제거됨으로써 하부전극(231,241)의 표면이 깨끗하게 된다. 이후, 상기 하부전극(231,241) 위에 캐패시터 유전막(270)과 상부전극(280)을 형성하여 도 2에 도시된 바와 같은 캐패시터를 완성한다.
[발명의 효과]
상술한 바와 같이, 하부전극을 백금으로 구성하는 캐패시터의 제조공정에 있어서, 상기 백금에 대한 식각공정이 실리콘질화막을 식각마스크로 사용하고, 그 백금에 대한 식각공정에서 발생하는 폴리머를 그 백금 식각과 연속(In-Situ)해서 이루어지는 플라즈마 처리로 소프트하게 한 후, 상기 실리콘질화막을 식각한 다음 그 소프트하게 된 플리머를 제거화는 웨프(wet)처리를 수행하도록 구성된 본 발명은, 반도체소자의 고집적화에 유리한 캐패시터를 폴리머가 깨끗하게 제거된 상태로 형성할 수 있는 효과가 있다.

Claims (2)

  1. 콘택홀에 제 1 금속플러그를 형성하는 단계와 ; 상기 제 1 금속플러그의 상부에 제 2 금속과 백금을 순차적으로 증착하는 단계와 ; 상기 백금과 제 2 금속막을 패터닝하여 캐패시터 하부전극을 형성하는 단계를 포함하는 캐패시터 제조방법에 있어서, 상기 백금과 제 2 금속막을 패터닝하여 캐패시터 하부전극을 형성하는 단계는 상기 백금막의 상부에 실리콘질화막을 증착하고 패터닝하여 실리콘질화막 마스크를 형성하는 단계와 ; 상기 실리콘질화막 마스크를 식각마스크로 하는 식각공정으로, 상기 백금과 제 2 금속을 식각하는 단계와 ; 상기 백금막의 식각으로 형성된 식각부산물을 CF4+O2플라즈마를 이용하여 상기 식각부산물을 소프트하게 처리하는 단계와 ; 습식 세정을 통해 상기 식각부산물을 제거하는 단계로 이루어진 것을 특징으로 하는 캐패시터 제조방법.
  2. 제1항에 있어서, 상기 실리콘질화막 마스크를 이용하여 백금과 제 2 금속을 식각하는 단계와 ; CF4+O2플라즈마를 이용하여 식각부산물을 소프트하게 처리하는 단계는 동일 챔버내에서 연속적으로 진행하는 것을 특징으로 하는 캐패시터 제조방법.
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