KR19980054483A - 반도체 장치의 전하저장전극 형성방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조방법.
2. 발명이 해결하려고 하는 기술적 과제
유전층의 두께 감소에 따른 제품의 열화를 방지하면서 제한된 면적에서 캐패시터의 유효 표면적을 극대화하기 위한 전하저장전극 형성방법을 제공하고자 함.
3. 발명의 해결방법의 요지
소정의 하부층이 기형성된 반도체 기판상에 전하저장전극용 제 1 폴리실리콘막과 상호간에 소정의 식각선택비를 갖는 제 1 및 제 2 희생막을 차례로 형성한 후, 전하저장전극 마스크를 사용하여 상기 제 2 희생막, 제 1 희생막 및 전하저장전극용 제 1 폴리실리콘막을 차례로 식각한 다음, 상기 전하저장전극용 제 1 폴리실리콘막 측벽에 형성된 자연 산화막 제거를 위한 습식 세정 공정을 진행하되, 상기 제 1 및 제 2 희생막의 식각선택비를 이용하여 상기 제 1 및 제 2 희생막의 측벽 일부를 식각하여 제거한 후, 전체구조 상부에 전하저장전극용 제 2 폴리실리콘막을 형성하는 것을 포함해서 이루어진 반도체 장치의 전하저장전극 형성방법을 제공하고자 함.
4. 발명의 중요한 용도
반도체 장치 제조 공정 중 전하저장전극 형성 공정에 이용됨.
Description
본 발명은 반도체 소자 제조 공정중 캐패시터의 용량을 확보하기 위한 전하저장전극 형성방법에 관한 것으로, 특히 실린더 구조를 갖는 반도체 장치의 전하저장전극 형성방법에 관한 것이다.
일반적으로, 디램(DRAM)을 비롯한 범용의 반도체 소자가 고집적화되어감에 따라 단위 셀당 전하저장전극이 형성될 면적이 감소되고 있어, 전하저장전극을 3차원 형상으로 형성하여 표면적을 극대화시키므로써, 단위 셀당 필요시되는 전하저장용량을 확보하는 기술은 현재 많은 연구 및 개발중에 있다.
도 1A 및 도 1B는 종래기술에 따른 반도체 장치의 전하저장전극 형성 공정 단면도이다.
먼저, 도 1A는 소정의 하부층이 형성된 반도체 기판(1)상의 층간절연막(2)을 선택식각하여 소정부위의 반도체 기판(1)이 노출되는 전하저장전극용 콘택홀을 형성하고, 상기 전하저장전극용 콘택홀 측벽에 산화막 스페이서(3)를 형성한 다음, 전체구조 상부에 1000Å 정도 두께의 전하저장전극용 제 1 폴리실리콘막(4) 및 희생산화막인 PSG막 (5)을 차례로 형성한 것을 도시한 것이다.
이어서, 도 1B는 전하저장전극 형성용 마스크를 사용하여 상기 PSG막(5) 및 전하저장전극용 제 1 폴리실리콘막(4)을 차례로 건식식각한 후, 전체구조 상부에 580℃ 정도의 온도범위에서 SiH4, PH3및 N2가스(Gas)를 반응가스로 하여 인-시츄(In-situ) 방법에 의해 도핑된 전하저장전극용 제 2 폴리실리콘막(6)을 증착한 다음, 마스크없이 비등방성 전면식각하여 상기 전하저장전극용 제 1 폴리실리콘막(4) 및 PSG막(5) 측벽에 스페이서 형태로 잔류시킨 다음, 상기 PSG막(5)을 습식제거하여 최종적인 실린더형 전하저장전극을 형성한 것을 도시한 것이다.
그러나, 반도체 소자의 고집적화 추세에 따라 단위 셀당 전하저장전극이 형성될 면적이 감소하게되어 캐패시터의 용량 확보가 힘들게 되고, 전하저장전극 용량 확보를 위해 상기 전하저장전극 상부에 형성되는 유전층의 두께 감소가 불가피한데 이처럼 유전층의 두께를 줄이게 될 경우 제품의 특성이 열화되는 등의 문제점이 있었다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 유전층의 두께 감소에 따른 제품의 특성 열화를 방지하면서 제한된 면적에서 캐패시터의 유효 표면적을 극대화하여 전하저장전극의 용량을 증대시키기 위한 반도체 장치의 전하저장전극 형성방법을 제공하는데 그 목적이 있다.
도 1A 및 도 1B는 종래기술에 따른 반도체 장치의 전하저장전극 형성 공정 단면도,
도 2A 내지 2C는 본 발명의 일실시예에 따른 반도체 장치의 전하저장전극 형성 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 반도체 기판20 : 층간절연막
30 : 산화막 스페이서40, 70 : 폴리실리콘막
50 : TEOS막60 : O3PSG막
상기 목적을 달성하기 위하여 본 발명은 반도체 기판상의 층간 절연막을 관통하여 소정부위의 반도체 기판에 콘택되는 전하저장전극용 제 1 폴리실리콘막을 형성하는 단계; 전체구조 상부에 각각 식각선택비가 다른 제 1 및 제 2 희생막을 차례로 형성하는 단계; 전하저장전극 마스크를 사용하여 상기 제 2 희생막, 제 1 희생막 및 상기 전하저장전극용 제 1 폴리실리콘막을 차례로 식각하는 단계; 상기 전하저장전극용 제 1 폴리실리콘막 측벽에 형성된 자연 산화막 제거를 위한 습식 세정공정을 진행하되, 상기 제 1 및 제 2 희생막의 식각선택비를 이용하여 상기 제 1 및 제 2 희생막의 측벽 일부를 식각하여 제거하는 단계; 및 전체구조 상부에 전하저장전극용 제 2 폴리실리콘막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 2A 내지 도 2C는 본 발명의 일실시예에 따른 반도체 장치의 전하저장전극 형성 공정 단면도이다.
먼저, 도 2A는 소정의 하부층이 형성된 반도체 기판(10)상의 층간절연막(20)을 선택식각하여 소정부위의 반도체 기판(10)이 노출되는 전하저장전극용 콘택홀을 형성하고, 상기 전하저장전극용 콘택홀 측벽에 산화막 스페이서(30)을 형성한 후, 전체구조 상부에 1000Å 정도 두께의 전하저장전극용 제 1 폴리실리콘막(40)을 형성하고, 전체구조 상부에 690℃ 내지 710℃ 정도의 온도 범위에서 LPCVD(Low Pressure Chemical Vapor Deposition ; 이하 LPCVD라 칭함) 방식에 의해 2000Å 내지 2500Å 정도 두께의 TEOS(TetraEthOxySilane ; 이하 TEOS라 칭함)막(50) 및 상기 TEOS막(50)과의 식각선택비가 다른 O3PSG막(60)을 570℃ 정도의 온도범위에서 2500Å 내지 3000Å 정도 두께로 형성한 다음, 전하저장전극 형성용 마스크를 사용하여 상기 O3PSG막(60), TEOS막(50) 및 전하저장전극용 제 1 폴리실리콘막(40)을 차례로 건식식각하여 패터닝한 것을 도시한 것이다.
이때, 상기 전하저장전극 형성용 마스크를 사용한 건식식각 공정에 의해 패터닝된 전하저장전극용 제 1 폴리실리콘막(40) 측벽에 자연산화막(40a)이 성장한다.
이어서, 도 2B는 상기 자연산화막(40a)이 형성된 웨이퍼를 불산(HF) 또는 BOE용액에 50초 내지 100초동안 담그어 상기 자연산화막(40a)을 제거하되, 상기 TEOS막(50) 및 O3PSG막(60)의 측벽 일부가 함께 식각되어 제거된 것을 도시한 것으로, 이때 상기 불산(HF) 또는 BOE 용액에 대한 상기 TEOS막(50)의 식각선택비가 상기 O3PSG막(60)의 식각선택비에 비해 높아 식각이 더디게 진행됨으로 계단 형태로 식각된다.
마지막으로, 도 2C는 전체구조 상부에 500℃ 내지 550℃ 정도의 온도범위에서 LPCVD 방식에 의해 전하저장전극용 제 2 폴리실리콘막(70)을 증착함과 동시에 SiH4, PH3및 N2가스(Gas)를 반응가스로하여 인-시츄(In-situ)로 불순물을 도핑한 다음, 상기 전하저장전극용 제 2 폴리실리콘막(70)을 마스크없이 비등방성 전면식각하여 상기 전하저장전극용 제 1 폴리실리콘막(40), TEOS막(50) 및 O3PSG막(60) 측벽에 스페이서 형태로 잔류시키고, 상기 TEOS막(50) 및 O3PSG막(60)을 습식제거한 것을 도시한 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 비교적 간단한 공정의 추가로 인하여 단순 실린더형 전하저장전극에 비해 넓은 표면적을 확보하여 캐패시터의 용량을 쉽게 증대시킬 수 있어 전하저장전극의 용량 확보를 위해한 유전막의 두께 감소에 따른 제품의 특성 열화를 방지할 수 있다.
Claims (10)
- 반도체 기판상의 층간 절연막을 관통하여 소정부위의 반도체 기판에 콘택되는 전하저장전극용 제 1 폴리실리콘막을 형성하는 단계;전체구조 상부에 각각 식각선택비가 다른 제 1 및 제 2 희생막을 차례로 형성하는 단계;전하저장전극 마스크를 사용하여 상기 제 2 희생막, 제 1 희생막 및 상기 전하저장전극용 제 1 폴리실리콘막을 차례로 식각하는 단계;상기 전하저장전극용 제 1 폴리실리콘막 측벽에 형성된 자연 산화막 제거를 위한 습식 세정공정을 진행하되, 상기 제 1 및 제 2 희생막의 식각선택비를 이용하여 상기 제 1 및 제 2 희생막의 측벽 일부를 식각하여 제거하는 단계; 및전체구조 상부에 전하저장전극용 제 2 폴리실리콘막을 형성하는 단계를 포함해서 이루어진 반도체 장치의 전하저장전극 형성방법.
- 제 1 항에 있어서,상기 제 1 희생막은 TEOS막인 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.
- 제 2 항에 있어서,상기 제 2 희생막은 O3PSG막인 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.
- 제 1 항에 있어서,상기 자연산화막 제거를 위한 습식 세정 공정은 불산을 이용하여 50초 내지 100초 동안 진행하는 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.
- 제 1 항에 있어서,상기 자연산화막 제거를 위한 습식 세정 공정은 BOE 용액을 이용하여 50초 내지 100초 동안 진행하는 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.
- 제 1 항에 있어서,상기 전하저장전극용 제 2 폴리실리콘막은 500℃ 내지 550℃ 정도의 온도범위에서 LPCVD 방식에 의해 증착함과 동시에 SiH4, PH3및 N2가스를 반응가스로 하여 인-시츄(In-situ)로 불순물을 도핑하는 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.
- 제 1 항에 있어서,상기 전하저장전극용 제 1 폴리실리콘막은 1000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.
- 제 7 항에 있어서,상기 전하저장전극용 제 2 폴리실리콘막은 1500Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.
- 제 2 항에 있어서,상기 TEOS막은 670℃ 내지 710℃ 정도의 LPCVD 장비내에서 2000Å 내지 2500Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.
- 제 3 항에 있어서,상기 O3PSG막은 570℃ 정도의 온도범위에서 2500Å 내지 3000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.
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| KR1019960073646A KR19980054483A (ko) | 1996-12-27 | 1996-12-27 | 반도체 장치의 전하저장전극 형성방법 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100466982B1 (ko) * | 2002-03-11 | 2005-01-24 | 삼성전자주식회사 | 캐패시터를 갖는 반도체 장치 및 그 제조방법 |
| KR100812599B1 (ko) * | 2001-06-30 | 2008-03-13 | 주식회사 하이닉스반도체 | 반도체 소자의 전하저장전극 형성방법 |
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1996
- 1996-12-27 KR KR1019960073646A patent/KR19980054483A/ko not_active Application Discontinuation
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