KR100222670B1 - 반도체 장치의 전하저장전극 형성방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

반도체 장치 제조방법.

2. 발명이 해결하려고 하는 기술적 과제

제한된 면적에서 캐패시터의 유효 표면적을 극대화하여 전하저장전극의 용량을 증대시키기 위한 반도체 장치의 전하저장전극 형성방법을 제공하고자 함.

3. 발명의 해결방법의 요지

반도체 장치에 있어서, 소정부위의 반도체 기판이 노출되는 전하저장전극용 콘택홀에 전하저장전극용 폴리실리콘막 및 희생산화막을 차례로 형성하는 단계; 전하저장전극 마스크를 사용한 식각 공정에 의해 상기 희생산화막 및 전하저장전극용 폴리실리콘막을 차례로 식각하는 단계; 전체구조 상부에 원주형 다결정 구조의 폴리실리콘막을 형성하는 단계; 상기 원주형 다결정 구조의 폴리실리콘막 상부에 비정질 구조의 폴리실리콘막을 형성하는 단계; 및 상기 원주형 다결정 구조의 폴리실리콘막 및 비정질 구조의 폴리실리콘막의 식각 선택비를 이용한 식각 공정에 의해 상기 전하저장전극용 폴리실리콘막 및 희생산화막 측벽에 웨이브형 스페이서를 잔류시키는 단계를 포함해서 이루어진 반도체 장치의 전하저장전극 형성방법을 제공하고자 함.

4. 발명의 중요한 용도

반도체 장치 제조 공정 중 전하저장전극 형성 공정에 이용됨.

Description

반도체 장치의 전하저장전극 형성방법

본 발명은 반도체 소자 제조 공정중 캐패시터의 용량을 확보하기 위한 전하저장전극 형성 방법에 관한 것으로, 특히 실린더 구조를 갖는 반도체 장치의 전하저장전극 형성방법에 관한 것이다.

일반적으로, 디램(DRAM)을 비롯한 범용의 반도체 소자가 고집적화되어감에 따라 단위 셀당 전하저장전극이 형성될 면적이 감소되고있어, 전하저장전극을 3차원 형상으로 형성하여 표면적을 극대화시키므로써, 단위 셀당 필요시되는 전하저장용량을 확보하는 기술은 현재 많은 연구 및 개발중에 있다.

도1A 내지 1B는 종래기술에 따른 반도체 장치의 전하저장전극 형성 공정 단면도이다.

먼저, 도1A는 소정의 하부층이 형성된 반도체 기판(1)상의 층간절연막(2)을 식각하여 소정부위의 반도체 기판(1)이 노출되는 전하저장전극 콘택홀을 형성하고, 상기 전하저장전극 콘택홀 측벽에 산화막 스페이서(3)를 잔류시킨 후, 전체구조 상부에 전하저장전극용 제1 폴리실리콘막(4) 및 희생산화막(5)을 차례로 형성한 다음, 전하저장전극 마스크를 사용한 식각 공정에 의해 상기 희생산화막(5) 및 전하저장전극용 제1 폴리실리콘막(4)을 차례로 식각한 것을 도시한 것이다.

이어서, 도1B는 전체구조 상부에 약 580℃ 정도 온도분위기에서,및가스를 사용한 인-시츄(In-Situ) 방식에 의해 약 1500Å 정도의 전하저장전극용 제2 폴리실리콘막(6)을 증착한 후, 마스크없이 비등방성 전면식각하여 상기 전하저장전극용 제1 폴리실리콘막(4) 및 희생산화막(5) 측벽에 스페이서 형태로 잔류시킨 다음, 상기 희생산화막(5)을 습식제거하여 최종적인 실린더형 전하저장전극을 형성한 것을 도시한 것이다.

그러나, 소자의 고집적화 추세에 따라 캐패시터의 용량 확보가 힘들게 되고, 전하저장전극 용량 확보를 위해 산화막/질화막/산화막으로 구성된 유전층의 두께 감소가 불가피한데 이처럼 유전층의 두께를 줄이게 될 경우 제품의 특성이 열화되는 등의 문제점이 있었다.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 제한된 면적에서 캐패시터의 유효 표면적을 극대화하여 전하저장전극의 용량을 증대시키기 위한 반도체 장치의 전하저장전극 형성방법을 제공하는데 그 목적이 있다.

도1A 내지 1B는 종래기술에 따른 반도체 장치의 전하저장전극 형성 공정 단면도,

도2A 내지 2D는 본 발명의 일실시예에 따른 반도체 장치의 전하저장전극 형성 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

10 : 반도체 기판 20 : 층간절연막

30 : 산화막 스페이서 40,60,70 : 폴리실리콘막

50 : 희생산화막

상기 목적을 달성하기 위하여 본 발명은 반도체 장치에 있어서, 소정부위의 반도체 기판이 노출되는 전하저장전극용 콘택홀에 전하저장전극용 폴리실리콘막 및 희생산화막을 차례로 형성하는 단계; 전하저장전극 마스크를 사용한 식각 공정에 의해 상기 희생산화막 및 전하저장전극용 폴리실리콘막을 차례로 식각하는 단계; 전체구조 상부에 원주형 다결정 구조의 폴리실리콘막을 형성하는 단계; 상기 원주형 다결정 구조의 폴리실리콘막 상부에 비정질 구조의 폴리실리콘막을 형성하는 단계; 및 상기 원주형 다결정 구조의 폴리실리콘막 및 비정질 구조의 폴리실리콘막의 식각 선택비를 이용한 식각 공정에 의해 상기 전하저장전극용 폴리실리콘막 및 희생산화막 측벽에 웨이브형 스페이서를 잔류시키는 단계를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도2A 내지 2D는 본 발명의 일실시예에 따른 반도체 장치의 전하저장전극 형성 공정 단면도이다.

먼저, 도2A는 소정의 하부층이 형성된 반도체 기판(10)상의 층간절연막(20)을 식각하여 소정부위의 반도체 기판(10)이 노출되는 전하저장전극 콘택홀을 형성하고, 상기 전하저장전극 콘택홀 측벽에 산화막 스페이서(30)를 잔류시킨 후, 전체구조 상부에 약 1000Å 정도 두께의 전하저장전극용 제1 폴리실리콘막(40) 및 약 4000Å 정도 두계의 희생산화막(50)을 차례로 형성한 다음, 전하저장전극 마스크를 사용한 식각 공정에 의해 상기 희생산화막(50) 및 전하저장전극용 제1 폴리실리콘막(40)을 차례로 식각한 것을 도시한 것이다.

이어서, 도2B는 전체구조 상부에 약 500℃ 내지 550℃ 정도의 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition) 장비에서,및가스를 사용한 인-시츄(In-Situ) 방식에 의해 약 750Å 내지 800Å 정도의 전하저장전극용 제2 폴리실리콘막(60)을 증착한 다음, 상기 저압 화학 기상 증착 장비의 온도를 약 620℃ 내지 650℃ 정도로 상승시킨 후,가스와가스분위기에서 약 30분 내지 1시간동안 열처리하여 상기 전하저장전극용 제2 폴리실리콘막(60)을 원주형(Columar) 다결정 구조를 갖도록 한 것을 도시한 것이다.

이때, 상기 폴리실리콘막은 약 570℃ 이하의 증착온도에서는 비정질(Amorphous) 상태로 증착된다.

계속해서, 도2C는 상기 원주형 다결정 구조를 갖는 전하저장전극용 제2 폴리실리콘막(60) 상부에 상기 전하저장전극용 제2 폴리실리콘막(60)을 증착할 때와 같은 방식으로 약 750Å 내지 800Å 정도의 전하저장전극용 제3 폴리실리콘막(70)을 증착한 것을 도시한 것으로, 이때의 상기 전하저장전극용 제3 폴리실리콘막(70)은 이후의 열처리 단계를 거치지 않고 비정질 상태로 둔다.

마지막으로, 도2D는 상기 제2 및 제3 전하저장전극용 폴리실리콘막(60, 70)의 식각 선택비를 이용한 비등방성 전면 식각 공정에 의해 상기 제2 및 제3 전하저장전극용 폴리실리콘막(60, 70)을 식각하여 상기 전하저장전극용 제1 폴리실리콘막(40) 및 희생산화막(50) 측벽에 스페이서 형태(60a, 70a)로 잔류시킨 다음, 상기 희생산화막(50)을 습식제거하여 최종적인 실린더형 전하저장전극을 형성한 것을 도시한 것이다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 원주형(Columnar) 다결정 구조를 갖는 폴리실리콘막과 비정질(Amorphous) 구조를 갖는 폴리실리콘막의 식각 선택비를 이용하여 웨이브(Wave)형의 실린더 구조를 갖는 전하저장전극을 형성하여 별도의 장비나 추가 공정없이 캐패시터의 유효 표면적을 극대화함으로써, 전하저장전극의 용량을 증대시킬 수 있으며, 전하저장전극의 용량 확보를 위해 유전층의 두께를 감소시키는데 따른 제품의 특성 열화를 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있다.

Claims (7)

1. 반도체 장치에 있어서,

   소정부위의 반도체 기판이 노출되는 전하저장전극용 콘택홀에 전하저장전극용 폴리실리콘막 및 희생산화막을 차례로 형성하는 단계;

   전하저장전극 마스크를 사용한 식각 공정에 의해 상기 희생산화막 및 전하저장전극용 폴리실리콘막을 차례로 식각하는 단계;

   전체구조 상부에 원주형 다결정 구조의 폴리실리콘막을 형성하는 단계;

   상기 원주형 다결정 구조의 폴리실리콘막 상부에 비정질 구조의 폴리실리콘막을 형성하는 단계; 및

   상기 원주형 다결정 구조의 폴리실리콘막 및 비정질 구조의 폴리실리콘막의 식각 선택비를 이용한 식각 공정에 의해 상기 전하저장전극용 폴리실리콘막 및 희생산화막 측벽에 웨이브형 스페이서를 잔류시키는 단계를 포함해서 이루어진 반도체 장치의 전하저장전극 형성방법.
2. 제1항에 있어서,

   상기 원주형 다결정 구조의 폴리실리콘막은 약 500℃ 내지 550℃ 정도의 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition) 장비에서 인-시츄(In-Situ) 방식에 의해 비정질 구조로 증착한 다음, 열처리하여 형성한 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.
3. 제2항에 있어서,

   상기 열처리는 약 620℃ 내지 650℃ 정도의 온도에서 약 30분 내지 1시간동안 진행되는 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.
4. 제3항에 있어서,

   상기 열처리는가스와가스에서 진행되는 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.
5. 제1항에 있어서,

   상기 비정질 구조의 폴리실리콘막은 약 500℃ 내지 550℃ 정도의 저압 화학 기상 증착 장비에서 인-시츄(In-Situ) 방식에 의해 형성되는 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.
6. 제2항에 있어서,

   상기 원주형 다결정 구조의 폴리실리콘막은 약 750Å 내지 800Å 정도의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.
7. 제6항에 있어서,

   상기 비정질 구조의 폴리실리콘막은 약 750Å 내지 800Å 정도의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.