KR950012031B1 - 캐패시터의 전하저장전극 형성방법 - Google Patents
캐패시터의 전하저장전극 형성방법 Download PDFInfo
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Abstract
내용 없음.
Description
제1a도 내지 제1e도는 본 발명에 의한 캐패시터의 전하저장전극을 형성하는 단계를 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 펼드 산화막
3 : 게이트 전극 4 : 소오스/드레인 전극
5 : 비트라인 6 : 층간 절연막
7 : 콘택홀 8 : 도전층
9 : 제1반구형 폴리실리콘층 10 : 산화막
11 : 제2반구형 폴리실리콘층 12 : 전하저장전극
본 발명은 캐패시터의 전하저장전극을 형성하는 방법에 관한 것으로, 특히 반도체 소자의 고집적화에 따라 제한된 셀(cell)면적내에서 셀 동작에 필요한 충전용량을 충분히 확보하기 위하여, 캐패시터의 전하저장전극 상부면과 측면에 요철표면구조가 되도록하고, 캐패시터의 전하저장전극 하부면과 층간 절연막 사이에 공간이 형성되도록 하므로써, 제한된 셀 면적 내에서 전하저장전극의 유효 표면적을 증가시켜 캐패시터의 충분한 충전용 량을 얻을 수 있는 캐패시터의 전하저장전극을 형성하는 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화에 따라 제한된 셀 면적내에서 캐패시터의 용량을 증가시켜야 하는데, 이를 위하여 캐패시터의 전하저장전극을 3차원하여 전하저장전극의 유효 표면적을 증가시키고 있으나, 전하 저장전극의 크기가 감소함에 따른 형성방법이 복잡합 문제가 있다.
따라서, 본 발명은 반도체 소자의 고집적화에 따라 제한된 셀 면적 내에서 캐패시터의 충분한 충전용량을 얻을 수 있도록 캐패시터의 전화저장 전극 상부분면과 측면에 요철표면구조가 되도록 하고, 캐패시터의 전하저장전극 하부면과 층간 절연막 사이의 공간이 형성되도록하여 전하 저장전극의 유효 표면적을 증가시켜 제한된 셀 면적내에서 캐패시터의 충분한 충전용량을 얻을 수 있도록 한 캐패시터의 전하저장전극 형성방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 전하저장전극 형성방법은 실리콘 기판(1)상에 소정의 트랜지스터, 필드 산화막(2), 비트라인(5) 및 층간 절연막(6)을 형성하고, 상기 층간 절연막(6)의 소정부분을 마스크 공정 및 식각공정으로 상기 실리콘기판(1)이 노출될 때까지 식각하여 전하저 정전극용 콘택홀(7)을 형성한 다음, 상기 콘택홀(7)및 층간 절연막(6)상부에 전반적으로 전하저장전극용 도전층(8)을 두껍게 증착한 후, 상기 도전 층(8)상부에 제1반구형 폴리실리콘(9)을 증착하여 요철 형상을 이루게하는 단계와, 상기 제1반구형 폴리실리콘(9)상부에 폴리실리콘과 식각 선 택비가 큰 산화막(10)을 도포한 한 후, 전하 저장전극 마스크를 이용하여 상기 산화막(10),제1반구형 폴리실리콘 층(9) 및 도전층(8)을 하부의 층간 절연막(6)의 일부분이 노출되도록 패턴화하는 단계와, 상기 공정 단계로부터 제2반구형 폴리실리콘 층(11)을 전체구조 상부에 형성하는 단계와, 상기 제2반구형 폴리실리콘층(11)이 형성된 상태에서 전반적으로 플라즈마 식각방식으로 에치 백을 실시하여 산화막(10)주변의 제2반구형 폴리실리콘층(11)과 층간 절연막(6)상의 제2반구형 폴리실리콘층(11)을 제거하는 단계와, 상기 공정단계로부터 산화물 습식식각 용액을 이용하여 산화막(10)을 완전히 제거한 동시에 층간 절연막(6)도 일부 식각하여, 전하저장전극용 도전층(8)상부힌과 측먼은 제1및 2반구형 폴리실리콘층(9 및 11)으로 요철표민구조가 되게하고, 하부면은 공간이 형성되게 한 전하저장전극(12)을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제1a도 내지 제1e도는 본 발명에 의한 캐패시터의 전하저장전극을 형성하는 단계를 나타낸 단면도로서, 제1a도는 공지의 기술에 의하여 실리콘 기판(1)상에 게이트 전극(3), 소오스/드레인 전극(4)등으로 반도체 소자의 셀을 구성하는 트랜지스터와 필드 산화막(2),비트라인(5)등을 형성한 후에 층간절연막(6)을 증착 열처리하여 평탄화한 상태에서, 마스크 공정 및 식각공정으로 평탄화된 상기 층간 절연막(6)을 증착 열처리하여 평탄화한 상태에서, 마스크 공정 및 식각공정으로 평탄화된 상기 층간 절연막(6)의 소정부분을 상기 실리콘 기판(1)이 노출된 때까지 식각하여 전하 저장전극용 콘택홀(7)을 형성한 다음, 상기 콘택홀(7)및 층간 절연막(6) 상부에 전반적으로 전하저장전극용 도전층(8)을 두껍게 증착한, 상기 도전층(8) 상부에 제1반구형 폴리실리콘(9)을 증착하여 요철 형상을 이루게한 상태를 도시한 것이다.
상기 요철 형상이 된 제1반구형 폴리실리콘층(9)의 형성조건은 예를들어, 온도는 550∼600℃압력은 280∼320mtorr, 분위기 개스는 SiH4로 하여 형성한다.
제1b도는 상기 제1반구형 폴리실리콘(9)상부에 폴리실리콘과 식각 선택비가 큰 물질 예를 들어, 산하막(10)을 도포한 후, 전하저장전극 마스크를 이용하여 상기 선화막(10),제1반구형 폴리실리콘층(9) 및 도전 층(8)을 하부의 층간 절연막(6)의 일부분이 노출되도록 패턴화한 상태를 도시한 것이다.
상기 산화막(10)은 하부의 제1반구형 폴리실리콘층(9)의 식각 보호막 역할을 한다.
제1c도는 상기 제1b도의 구조하에서 전반적으로 제2반구형 폴리실리콘층(11)을 형성한 상태를 도시한 것으로, 상기 제2반구형 폴리실리콘층(11)의 형성조건은 상술한 제1반구형 폴리실리콘층(9)의 형성 조건과 동일하다.
제1d도는 상기 제2반구형 폴리실리콘층(11)이 형성된 상태에서 전반적으로 프라즈마 식각(Plasma Etch)방식으로 에치 백(Etch Back)을 실시하여 산화막(10)주변의 제2반구형 폴리실리콘층(11)과 층간절연막(6)상의 제2반구형 폴리실리콘층(11)을 제거한 상태를 도시한 것이다. 즉 제2반구형 폴리실리콘층(11)은 도전층(8)측벽에만 남아있게 된다.
제1e도는 상기 제1d도의 구조하에서 산화물 습식식각 용액을 이용하여 산화막(10)을 완전히 제거하고, 동시에 층간 절연막(6)도 일부 식각하여, 전하저장전극용 도전층(8)상부면과 측면에 제1및 2반구형 폴리실리콘층(9 및 11)으로 요철표면구조를 이루게 하고, 또한, 도전층(8)하부면은 층간 절연막(6)이 식각되어짐에 따라 공간이 확보되어 전체적으로 유효 표면적이 증가된 전하저장전극(12)을 형성한 상태를 도시한 것이다.
상기 산하물 습식식각용에 대신 플라즈마 식각방식으로 산화막(10)만을 식각하여 전하 저장전극으로 사용할 수도 있다.
상술한 바와같이 본 발명은 전하저장전극용 도전층 상부면 및 측면에 요철표면을 이루게 하고 그 하부면은 공간이 형성되게 하므로써 전하저장전극의 유효 표면적을 증대시켜 제한된 셀 면적내에서 캐패시터의 충분한 충전용량을 얻을 수 있다.
Claims (2)
- 실리콘 기판(1)상에 소정의 트랜지스터, 필드 산화막(2),비트라인(5) 및 층간 절연막(6)이 형성된 반도체 소자의 전하저장전극 형성방법에 있어서, 상기 층간 절연막(6)의 소정부분을 마스크 공정 및 식각공정으로 상기 실리콘기판(1)이 노출될 때까지 식각하여 전하저장전극용 콘택홀(7)을 형성한 다음, 상기 콘택홀(7)및 층간 절연막(6)상부에 전반적으로 전하저장전극용 도전층(8)을 두껍게 증착한 후, 상기 도전층(a)상부에 제1반구형 폴리실리콘(9)을 증착하여 요철 형상을 이루게하는 단계와, 상기 제1반구형 폴리실리콘(9)상부에 폴리실리콘과 식각 선택비가 큰 산화막(10)을 도포한 후, 전하 저장전극 마스크를 이용하여 상기 산화막(10),제1반구형 폴리실리콘층(9)및 도전층(8)을 하부의 층간 절연막(6)의 일부분이 노출되도록 패턴화하는 단계와, 상기 공정 단계로부터 제2반구형 폴리실리콘층(11)을 전체구조 상부에 형성하는 단계와, 상기 제2반구형 폴리실리콘층(11)이 형성된 상태에서 전반적으로 플라즈마 식각방식으로 에치 백을 실시하여 산화막(10)주변의 제2반구형 폴리실리콘층(11)과 층간절연막(6)상의 제2반구형 폴리실리콘층(11)을 제거한 단계와, 상기 공정단계로부터 산화물 습식식각 용액을 이용하여 산화막(10)을 완전히 제거하는 동시에 층간 절연막(6)도 일부 식각하여, 전하 저장전극용 도전층(8)상부면과 측면은 제1및 2반구형 폴리실리콘층(9및 11)으로 요철표면구조가 되게하고, 하부면은 공간이 형성되게 한 전하저장전극(12)을 형성하는 단계로 이루어지는 것을 특징으로 하는 캐패시터의 전하저장전극 형성방법,
- 제1항에 있어서, 상기 요철형상의 제1및 2반구향 폴리실리콘층(9 및 11)은 온도 550∼600℃, 압력 280∼320mtorr, 개스 SiH4의 분위기 조건에서 형성되는 것을 특징으로 하는 캐패시터의 전하저장전극 형성방법.
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