KR950002022A - 캐패시터의 전하저장전극 형성방법 - Google Patents
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Abstract
본 발명은 캐패시터의 전하저장전극을 형성하는 방법에 관한 것으로, 반도체 소자의 고집적화에 따라 제한된 셀(cell) 면적내에서 셀 동작에 필요한 충전용량을 충분히 확보하기 위하여, 캐패시터의 전하저장전극 상부면과 측면에 요철표면구조가 되도록 하고, 캐패시터의 전하저장전극 하부면과 층간 절연막 사이에 공간이 형성되도록 하므로써, 제한된 셀 면적내에서 전하저장전극의 유효 표면적을 증가시켜 캐패시터의 충분한 충전용량을 얻을 수 있도록 한 캐패시터의 전하저장전극을 형성하는 방법에 관하여 기술된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1A도 내지 제1E도는 본 발명에 의한 캐패시터의 전하저장전극을 형성하는 단계를 나타내는 단면도.
Claims (2)
- 실리콘 기판(1)상에 소정의 트랜지스터, 필드 산화막(2),비트라인(5) 및 층간 절연막(6)이 형성된 반도체 소자의 전하저장전극 형성방법에 있어서, 상기 층간 절연막(6)의 소정부분을 마스크 공정 및 식각공정으로 상기 실리콘기판(1)이 노출될 때까지 식각하여 전하저장전극용 콘택홀(7)을 형성한 다음, 상기 콘택홀(7) 및 층간 절연막(6) 상부에 전반적으로 전하저장전극용 도전층(8)을 두껍게 증착한 후, 상기 도전층(a)상부에 제1반구형 폴리실리콘(9)을 증착하여 요철 형상을 이루게하는 단계와, 상기 제1반구형 폴리실리콘(9)상부에 폴리실리콘과 식각 선택비가 큰 산화막(10)을 도포한 후, 전하 저장전극 마스크를 이용하여 상기 산화막(10),제1반구형 폴리실리콘층(9)및 도전층(8)을 하부의 층간 절연막(6)의 일부분이노출되도록 패턴화하는 단계와, 상기 공정 단계로부터 제2반구형 폴리실리콘층(11)을 전체구조 상부에 형성하는 단계와,상기 제2반구형 폴리실리콘층(11)이 형성된 상태에서 전반적으로 플라즈마 식각방식으로 에치 백을 실시하여 산화막(10)주변의 제2반구형 폴리실리콘층(11)과 층간절연막(6)상의 제2반구형 폴리실리콘층(11)을 제거한 단계와, 상기 공정단계로부터 산화물 습식식각 용액을 이용하여 산화막(10)을 완전히 제거하는 동시에 층간 절연막(6)도 일부 식각하여, 전하 저장전극용 도전층(8)상부면과 측면은 제1및 2반구형 폴리실리콘층(9 및 11)으로 요철표면구조가 되게하고, 하부면은 공간이 형성되게 한 전하저장전극(12)을 형성하는 단계로 이루어지는 것을 특징으로 하는 캐패시터의 전하저장전극 형성방법,
- 제1항에 있어서, 상기 요철형상의 제1및 2반구향 폴리실리콘층(9 및 11)은 온도 550∼600℃, 압력 280∼320mtorr, 개스SiH4의 분위기 조건에서 형성되는 것을 특징으로 하는 캐패시터의 전하저장전극 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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| KR950012031B1 KR950012031B1 (ko) | 1995-10-13 |
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ID=19358549
Family Applications (1)
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Country Status (1)
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1993
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| KR950012031B1 (ko) | 1995-10-13 |
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