KR950021621A - 캐패시터의 전하저장전극 형성방법 - Google Patents
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Abstract
본 발명은 캐패시터의 전하저장전극을 형성하는 방법에 관한 것으로, 측벽이 스페이서 구조를 갖는 실린더형(Cylinder Type) 전하저장전극을 반구형 폴리실리콘을 이용하여 유효표면적을 증대시키고자 할때, 형성되는 반구형 폴리실리콘을 최대한 이용하여 전하저장전극의 유효표면적을 증대시킬 수 있는 캐패시터의 전하저장전극을 형성하는 방법에 관해 기술된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a도 내지 제1f도는 본 발명에 의한 캐패시터의 전하저장전극을 형성하는 단계를 도시한 단면도.
Claims (2)
- 유효표면적을 증대시키기 위한 캐패시터의 전하저장전극 형성방법에 있어서, 트랜지스터 및 비트라인등이 구성된 반도체 기판(1)위에 층간을 절연하는 절연막(2)을 일정두께로 증착한 다음, 전하저장전극용 콘택 마스크로 다수의 콘택홀(3)을 형성하고, 상기 콘택홀(3)을 통해 반도체 기판(1)의 소정부위와 접속되도록 전하저장전극용 제1폴리실리콘(4)을 증착한 후, 상기 제1폴리실리콘(4) 상부에 제1희생 산화막(5)을 두껍게 증착하는 단계와, 상기 단계로부터 전하저장전극용 마스크를 사용한 식각공정으로 상기 제1희생 산화막(5) 및 제1폴리실리콘(4)을 식각하여 다수의 전하저장전극 부분을 설정하는 단계와, 상기 단계로부터 전체구조 상부에 전하저장전극용 제2폴리실리콘(6)을 증착한 후, 상기 제2폴리실리콘(6)을 스페이서 식각공정에 의해 상기 설정된 제1폴리실리콘(4) 및 제1희생 산화막(5) 측벽에 스페이서를 형성하고, 이후 건식 또는 습식식각으로 패턴화된 제1폴리실리콘(4)과 스페이서로된 제2폴리실리콘(6) 내부에 남아있는 제1희생 산화막(5)을 완전히 제거하는 단계와, 상기 단계로부터 상기 제1 및 2폴리실리콘(4 및 6)으로 스페이서 구조를 갖는 실린더형 전하저장전극이 다수 형성된 웨이퍼 전면에 반구형 폴리실리콘(7)을 증착한 후, 전체구조 상부에 단차 피복성이 나쁜 제2희생 산화막(8)을 증착하는 단계와, 상기 단계로부터 제2희생 산화막(8)을 1차로 전면식각하여 두께가 얇게 증착된 부분을 제거하여 반구형 폴리실리콘(7)을 노출시키는 단계와, 상기 단계로부터 상기 1차 식각공정에서 남은 제2희생 산화막(8)을 식각장벽층으로 하여 노출된 반구형 폴리실리콘(7)을 제거하여 이웃하는 전하저장전극간을 분리시킨 다음, 상기 남아있는 제2희생 산화막(8)을 2차로 식각하여 완전히 제거하여 반구형 폴리실리콘(7)이 그대로 제1 및 제2폴리실리콘(4 및 6)으로 된 전하저장전극 표면에 남아있게 되어 유효표면적이 증대된 전하저장전극을 완성하는 단계로 이루어 지는 것을 특징으로 하는 캐패시터 전하저장전극 형성방법.
- 제1항에 있어서, 상기 제2희생 산화막(8)은 플라즈마 질화물, 플라즈마 산화물로 이루어지는 것을 특징으로 하는 캐패시터 전하저장전극 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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