KR970018581A - 반도체장치의 캐패시터의 제조방법(Method of fabricating capacitor of semiconductor device) - Google Patents
반도체장치의 캐패시터의 제조방법(Method of fabricating capacitor of semiconductor device) Download PDFInfo
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Abstract
본 발명은 실린더 내부에 공간을 형성하여 스토리지 노드의 표면적을 증가시켜 줌으로써 충분히 큰 캐패시턴스를 확보할 수 있는 실린더형 반도체 장치의 캐패시터의 제조방법에 관한 것이다.
발명의 반도체 장치의 캐패시터의 제조방법은 반도체 기판상에 소정의 도전형을 갖는 불순물 영역을 형성하는 공정과, 기판상에 층간 절연막과 언더컷 방지막을 순차 형성하는 공정과, 불순물 영역상부의 층간 절연막과 언더컷 방지막을 식각하여 스토리지 노드 콘택을 형성하는 공정과, 기판 전면에 제1 폴리실리콘막을 형성하는 공정과, 불순물 영역상부의 제1 폴리실리콘막에 희생층을 형성하는 공정과 희생층을 포함하는 제1폴리실리콘막상에 제2폴리실리콘막을 형성하는 공정과, 제 1 및 제2폴리실리콘막을 패터닝하여 희생층의 일부를 노출시켜 주는 공정과, 제1폴리실리콘막과 제2폴리실리콘막에 의해 둘러싸인희생층을 제거하여 제1 및 제2폴리실리콘막으로 된 스토리지 노드를 형성하는 공정과, 스토리지 노드의 표면상에 유전체막을 형성하는 공정과, 유전체막상에 플레이트 전극을 형성하는 공정을 포함한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도(A)-(I)는 본 발명의 실시예에 따른 반도체 장치의 캐패시터의 제조공정도.
Claims (2)
- 반도체 기판상에 소정의 도전형을 갖는 불순물 영역을 형성하는 공정과, 기판상에 층간 절연막과 언더컷 방지막을 순차 형성하는 공정과, 불순물 영역상부의 층간 절연막과 언더컷 방지막을 식각하여 스토리지 노드 콘택을 형성하는 공정과, 기판 전면에 제1폴리실리콘막을 형성하는 공정과, 불순물 영역상부의 제1폴리실리콘막에 희생층을 형성하는 공정과 희생층을 포함하는 제1폴리실리콘막상에 제2폴리실리콘막을 형성하는 공정과, 제 1 및 제2폴리실리콘막을 패터닝하여 희생층의 일부를 노출시켜 주는 공정과, 제1폴리실리콘막과 제2폴리실리콘막에 의해 둘러싸인 희생층을 제거하여 제1 및 제2폴리실리콘막으로 된 스토리지 노드를 형성하는 공정과, 스토리지 노드의 표면상에 유전체막을 형성하는 공정과, 유전체막상에 플레이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 캐패시터의 제조방법.
- 희생층은 폴리실리콘막에 대하여 습식 케미컬 식각율이 높은 막이 사용되는 것을 특징으로 하는 반도체 장치의 캐패시터의 제조방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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KR1019950031802A KR970018581A (ko) | 1995-09-26 | 1995-09-26 | 반도체장치의 캐패시터의 제조방법(Method of fabricating capacitor of semiconductor device) |
Applications Claiming Priority (1)
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Publications (1)
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KR970018581A true KR970018581A (ko) | 1997-04-30 |
Family
ID=66615920
Family Applications (1)
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KR1019950031802A KR970018581A (ko) | 1995-09-26 | 1995-09-26 | 반도체장치의 캐패시터의 제조방법(Method of fabricating capacitor of semiconductor device) |
Country Status (1)
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KR (1) | KR970018581A (ko) |
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1995
- 1995-09-26 KR KR1019950031802A patent/KR970018581A/ko not_active Application Discontinuation
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