KR100399917B1 - 반도체소자의캐패시터제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 제조방법을 제공하는 것으로, 하부전극의 표면에 알루미늄층을 형성한 후 열처리공정으로 알루미늄 접합 스파이킹을 발생시키고, 알루미늄층을 제거하여 하부전극의 표면에 요철을 형성한 후 유전체막 및 상부전극을 형성하므로써 캐패시터 용량을 증대시킬 수 있는 효과가 있다.
Description
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 알루미늄 접합 스파이킹(Spiking)을 이용하여 하부전극의 유효 표면적을 극대화하므로써 정전용량을 증대시킬 수 있도록 한 반도체 소자의 캐패시터 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행되어 단위 셀(Cell)의 크기는 작아지고, 소자 동작에 필요한 정전용량은 약간씩 증가하는 것이 일반적 경향이다. 현재 64M DRAM이상의 소자에서 필요로 하는 정전용량은 셀당 25pF이상이며 , 기존에 사용되던 3차원 캐패시터(Capacitor) 구조인 핀(Fin) 및 실린더 (Cylinder) 형 (Type)에 변형을 가미한 변형 캐패시터 구조를 통해 정전용량을 증가시키려는 노력이 행하여지고 있다.
캐패시터의 정전용량은 하기 <식>과 같다.
<식>
Q : 정전용량εo : 유전상수(공기)
ε 1: 유전물질 1의 유전상수 A : 캐패시터 면적
d : 막 두께
상기 <식>을 참조하여 설명하면 다음과 같다.
첫째, 유전상수가 높은 물질을 사용하는 것인데, 이러한 물질에는 누설전류(Leakage Current)가 많다는 점과 물질의 생성을 조절하기 어렵다는 단점이 있다. 일반적으로 반도체 소자에서 사용하는 유전물질은 실리콘산화막(SiO2)과 실리콘 질화막(Si3N4)으로 형성되는 ONO 구조를 사용하고있다.
둘째, 유전물질의 두께를 낮추는 것이다. 그러나 현재 사용하고 있는 ONO 구조에서 Tox(산화막 환산두께)는 대략 40Å 이하에서 누설전류가 대단히 많고, 쉽게 브레이크 다운(Break Down)되어 안정적으로 정전용량을 유지하기에는 어려움이 따른다.
마지막으로 캐패시터의 표면적을 늘리는 방법이 있다. 대부분의 경우 3차원 구조로 캐패시터를 형성하여 표면적을 증대시키고 있으며, 이러한 캐패시터로는 실린더 및 핀형이 대표적이다.
소자의 집적도가 증대되어 단위 면적당 필요한 정전용량이 증대되자 변형된 3차원 캐패시터 구조가 사용되고 있으며 , 이러한 구조로는 MPS(Meta-stable Poly Si) 구조와 벨로우(Bellow) 구조가 있다. 상기 MPS 구조는 변수가 많아 형성이 힘든 단점이 있다.
따라서 본 발명으 하부전극의 표면에 알루미늄 접합 스파이킹을 이용하여 요철을 형성하므로써 하부전극의 표면적을 늘려 상기와 같은 문제점을 해소할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 접합영역이 형성된 실리콘기판상에 절연막을 형성한 후 접합영역이 노출되도록 절연막을 패터닝하는 단계와, 상기 단계로부터 실리콘기판의 전체 상부면에 제 1폴리실리콘층을 형성하는 단계와, 상기 단계로부터 제 l폴리실리콘층을 패터닝하여 하부전극을 형성하는 단계와, 상기 단계로부터 실리콘기판의 전체 상부면에 알루미늄층을 형성하는 단계와, 상기 단계로부터 하부전극의 표면에 알루미늄 접합 스파이킹이 발생되도록 알루미늄층에 열처리 공정을 실시하는 단계와, 상기 단계로부터 알루미늄층을 식각공정으로 제거하는 단계와, 상기 단계로부터 실리콘기판의 전체 상부면에 유전체막을 형성하는 단계와, 상기 단계로부터 유전체막상에 제 2폴리실리콘층을 형성하는 단계와, 상기 단계로부터 제 2폴리실리콘층 및 유전체막을 순차적으로 패터닝하여 상부전극을 형성시키므로써 캐패시터을 완성하는 단계로 이루어지는 것을 특징으로 한다.
실리콘(Si)과 알루미늄(Al)으로 이루어지는 합금(Alloy)의 융해점은 11.3%의 실리콘(Si)과 88.7%의 알루미늄(Al)을 가지며 이때의 온도는 577℃이다. 이는 각각의 실리콘 및 알루미늄의 융점이 1412℃ 및 660℃로서 합금의 융점에 비해 높다. 또 알루미늄 실리콘으로의 고용도(Solid Solubility)는 온도에 따라 다음과 같이 변화된다.
400℃에서 0.25 wt%의 실리콘
45O℃에서 0.50 wt%의 실리콘
500℃에서 0.80 wt%의 실리콘
따라서 실리콘 및 알루미늄을 접합한 후 열처리 공정을 실시하면 실리콘의 표면에 알루미늄 스파이킹 현상이 발생하게 된다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
제 1A 내지 1H 도는 본 발명에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 소자의 단면도이다.
제 1A 도는 접합영역(2)이 형성된 실리콘기판(1)상에 절연막(3)을 형성하고, 접합영역(2)이 노출되도록 절연막(3)을 패터닝한 후 실리콘기판(1)의 전체 상부면에 제 1폴리실리콘층(4)을 형성한 상태를 도시한다. 제 1 폴리실리콘층(4)은 폴리실리콘을 증착한 후 POCl3가스를 이용하여 도핑하거나 PH3및 SiH4의 혼합가스 또는PH3및 Si2H6의 혼합가스를 이용한 인슈트도프 폴리실리콘을 증착하므로써 형성된다.
제 1B 도는 제 l폴리실리콘층(4)을 패터닝하여 하부전극(4A)을 형성한 상태를 도시한다.
제 1C 도는 실리콘기판(1)의 전체 상부면에 알루미늄층(5)을 형성한 상태를 도시한다. 알루미늄층(5)은 순수한 알루미늄 또는 불순물이 함유된 알루미늄 합금으로 이루어지며 스퍼터링(Sputtering)방법이나 또는 CVD(Chemical Vapor Deposition)방법 또는 스퍼터링 방법 + CVD방법을 이용하여 형성된다.
제 1D 도는 알루미늄층(5)에 열처리 공정을 실시하여 하부전극(4A)의 표면에 알루미늄 스파이킹이 발생된 상태를 도시한다. 열처리 공정은 300 내지 580℃의 온도조건에서 실시된다.
제 1E 도는 식각공정으로 실리콘기판(1)의 전체 상부면에 형성되어 있는 알루미늄층(5)을 제거하여 하부전극(4A)의 표면에 요철이 형성된 상태를 도시한다. 식각공정은 70 내지 9OSCCM의 Cl2및 25 내지 35SCCM의 BCl3의 혼합가스를 이용하여 실시한다. 이때 알루미늄 하부전극의 식각선택비는 2 : 0.5 내지 1.5 정도가 된다.
제 1F 도는 실리콘기판(1)의 전체 상부면에 ONO구조를 갖는 유전체막(6)을 형성한 상태를 도시한다.
제 1G 도는 유전체막(6)상에 제 2폴리실리콘층(7)을 증착한 상태를 도시하며 , 제 1H 도는 제 2폴리실리콘층(7) 및 유전체막(6)을 순차적으로 패터닝하여 상부전극(7A)을 형성하므로써 캐패시터가 완성된 상태를 도시한다. 상부전극(7A)은 폴리실리콘을 증착한 후 POCl3가스를 이용하여 도핑하거나 PH3및 SiH4의 혼합가스 또는 PH3및 Si2H6의 혼합가스를 이용한 인슈트 도프 폴리실리콘을 증착하므로써 형성된다.
본 실시예에서는 하부전극(4A)에 요철을 형성한 후 유전체막(6) 및 상부전극(7A)을 형성하여 캐패시터를 완성하였으나 본 발명은 이것에 한정되는 것은 아니다. 즉, 본 실시예에 따라 형성된 하부전극(4A)을 평판 및 3차원 캐패시터에 적용할 수 있음은 물론이다.
상술한 바와같이 본 발명에 의하면 하부전극의 표면에 알루미늄층을 형성한 후 열처리공정으로 알루미늄 접합 스파이킹을 발생시키고, 알루미늄층을 제거하여 하부전극의 표면에 요철을 형성한 후 유전체막 및 상부전극을 형성하므로써 캐패시터 용량을 증대시킬 수 있는 탁월한 효과가 있다.
제 1A 내지 1H 도는 본 발명에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호설명*
1 : 실리콘기판 2 : 접합영역
3 : 절연막 4 : 제 l폴리실리콘층
4A : 하부전극 5 : 알루미늄층
6 : 유전체막 7 : 제 2폴리실리콘층
7A : 상부전극
Claims (10)
- 접합영역이 형성된 실리콘기판 상에 절연막을 형성한 후 상기 접합영역이 노출되도록 상기 절연막을 패터닝하는 단계;전체 구조 상부면에 제1 폴리실리콘층과 알루미늄층을 순차적으로 형성하는 단계;상기 제1 폴리실리콘층과 상기 알루미늄층 간의 고체용해도에 의해 상기 제1 폴리실리콘층의 상부영역에 알루미늄 스파이킹 현상이 발생되도록 열처리공정을 실시하는 단계;식각공정을 실시하여 상기 알루미늄층을 제거함으로써 상부영역이 요철형태를 갖는 하부전극이 형성되는 단계,전체 구조 상부면에 유전체막 및 제2 폴리실리콘층을 순차적으로 형성하는 단계 ; 및상기 제2 폴리실리콘층 및 상기 유전체막을 패터닝하여 상기 하부전극을 덮도록 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 알루미늄층은 순수한 알루미늄 또는 불순물이 함유된 알루미늄인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 알루미늄층은 스퍼터링방법으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 알루미늄층은 CVD방법으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 알루미늄층은 스퍼터링방법 및 CVD방법으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 열처리 공정은 300 내지 580℃의 온도조건에서 실시되는 것을 특징으로하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 식각공정은 70 내지 90SCCM의 Cl2및 25 내지 35SCCM의 BCl3의 혼합가스를 이용하여 실시되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 식각공정은 상기 알루미늄층과 상기 제1 폴리실리콘층 간의 식각 선택비가 2:0.5 내지 2:1.5인 식각액을 이용하여 실시되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 제1 및 제2 폴리실리콘층은 폴리실리콘을 증착한 후 상기 폴리실리콘을 POCl3가스를 이용하여 도핑시킴으로써 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 제1 및 제2 폴리실리콘층은 PH3및 SiH4의 혼합가스 또는 PH3및 Si2H6의 혼합가스를 이용한 인슈트 도프트 폴리실리콘을 증착함으로써 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019960024983A KR100399917B1 (ko) | 1996-06-28 | 1996-06-28 | 반도체소자의캐패시터제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960024983A KR100399917B1 (ko) | 1996-06-28 | 1996-06-28 | 반도체소자의캐패시터제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980006371A KR980006371A (ko) | 1998-03-30 |
| KR100399917B1 true KR100399917B1 (ko) | 2004-07-23 |
Family
ID=37422287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960024983A KR100399917B1 (ko) | 1996-06-28 | 1996-06-28 | 반도체소자의캐패시터제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100399917B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100858880B1 (ko) * | 2002-07-05 | 2008-09-17 | 주식회사 하이닉스반도체 | 반도체장치의 캐패시터 제조방법 |
-
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| KR980006371A (ko) | 1998-03-30 |
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