KR100812599B1 - 반도체 소자의 전하저장전극 형성방법 - Google Patents

Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조시 전하저장전극 형성 공정에 관한 것이다. 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 캐패시터 희생막 패터닝시의 종횡비 증가에 따른 바텀 CD의 감소를 방지할 수 있는 반도체 소자의 전하저장전극 형성방법을 제공하는데 그 목적이 있다. 본 발명은 불순물 농도에 따른 산화막의 습식 식각률의 변화를 이용하여 캐패시터 희생막의 바텀 CD를 확보하는 기술이다. 이를 위하여 희생막 증착시 희생막의 농도에 구배를 주어 증착한다. 예컨대, 희생막으로 PSG막을 증착하는 경우, 증착 초기에는 P(인)의 농도가 높고 증착이 진행될수록 그 농도가 낮아지도록 증착한다. PSG의 경우 P의 농도가 높을수록 습식 식각률이 증가하는 특성이 있다.

전하저장전극, 희생막, 불순물, 농도구배, 바텀 CD

Description

반도체 소자의 전하저장전극 형성방법{Method for forming storage node in semiconductor device}

도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 오목형 캐패시터의 전하저장전극 형성 공정도.

* 도면의 주요 부분에 대한 부호의 설명

10 : 하부층 11 : 층간절연막

12 : 폴리실리콘 플러그 13 : 실리사이드막

14 : Ti/TiN막 15 : 실리콘질화막

16 : PSG막 17 : 폴리실리콘막

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조시 전하저장전극 형성 공정에 관한 것이다.

일반적으로, DRAM을 비롯한 반도체 소자의 집적도가 높아짐에 따라 단위 셀의 면적은 축소되고 있음에도 불구하고, 반도체 소자의 동작 특성을 확보하기 위해서는 일정량 이상의 캐패시턴스를 유지해야 하는 과제를 안고 있다.

이와 같은 과제를 해결하고자 실린더(cylinder)형, 지느러미(fin)형, 풀무(bellows)형, 오목(concave)형 등의 3차원 구조의 캐패시터가 제시되어 유효 표면적을 확보하고 있다. 이러한 3차원 구조의 캐패시터 중에서도 실린더형, 오목형 캐패시터는 비교적 공정이 단순한 장점이 있어 오랜 기간에 걸쳐 꾸준히 사용되고 있다.

종래의 오목형 캐패시터의 전하저장전극 형성 공정을 간략하게 살펴보면 다음과 같다.

우선, 워드라인 및 비트라인 형성 공정을 마친 하부층 상에 층간절연막을 식각하여 전하저장전극 콘택홀을 형성하고, 콘택홀 내에 폴리실리콘 플러그, 실리사이드막 및 Ti/TiN막(장벽금속)을 형성하는 공정을 수행한다.

다음으로, 식각방지막인 실리콘질화막을 전체 구조 상부에 증착하고, 그 상부에 희생막인 PSG(phosphosilicate glass)막(또는 TEOS막)을 증착한다.

이어서, 전하저장전극 마스크를 사용하여 PSG막을 패터닝한다. 이때, 하드 마스크용 폴리실리콘과 반사방지막(ARC)를 사용하며, 후속 공정으로 실리콘질화막을 식각하여 전하저장전극 콘택을 오픈시킨다.

계속하여, 전체 구조 표면을 따라 전하저장전극용 전도막인 폴리실리콘막을 증착하고, 화학적·기계적 연마(CMP) 공정 또는 에치백 공정을 통해 폴리실리콘막 을 셀 단위로 격리하고, 잔류하는 PSG막을 제거한다.

그런데, 0.12㎛급 이하의 초고집적 소자에서는 희생산화막 식각시 종횡비(aspect ratio)가 12 이상으로 나타나기 때문에 탑 CD(critical dimension)에 비해 바텀 CD가 작아질 수 밖에 없으며, 이에 따라 전하저장전극의 면적이 줄어들어 예정된 캐패시턴스를 확보하지 못하는 문제점이 있었다.

이러한 문제점을 극복하기 위해서 희생막의 높이를 높이게 되면 상기와 동일한 이유로 전하저장전극 표면적 증가분은 미미하고, 식각 공정의 난이도만 높이는 결과를 초래한다. 한편, 바텀 CD를 확장하기 위하여 희생막 패터닝 후 습식 식각을 더 수행하는 기술이 제시된 바 있으나, 이 경우 바텀 CD가 충분히 넓어지기 전에 탑 CD가 먼저 확장되어 셀 간의 단락을 유발하는 문제점이 있었다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 캐패시터 희생막 패터닝시의 종횡비 증가에 따른 바텀 CD의 감소를 방지할 수 있는 반도체 소자의 전하저장전극 형성방법을 제공하는데 그 목적이 있다.

상기의 기술적 과제를 해결하기 위한 본 발명의 일 측면에 따르면, 소정의 하부층이 형성된 기판 상에 불순물을 포함하는 희생막을 형성하되, 상기 희생막의 높이에 따라 불순물의 농도구배를 가지도록 하는 제1 단계; 전하저장전극 마스크를 사용한 사진 및 건식 식각 공정을 실시하여 상기 희생막을 패터닝하는 제2 단계; 상기 불순물의 농도구배를 이용하여 상기 희생막의 하부영역이 상부영역에 비해 상대적으로 식각 속도가 빠르게 나타나도록 상기 희생막을 습식 식각하는 제3 단계; 상기 제3 단계를 마친 전체 구조 표면을 따라 전하저장전극용 전도막을 형성하는 제4 단계; 및 상기 희생막 상부의 상기 전하저장전극용 전도막을 제거하여 상기 전하저장전극용 전도막을 셀 단위로 분리하는 제5 단계를 포함하는 반도체 소자의 전하저장전극 형성방법이 제공된다.

본 발명은 불순물 농도에 따른 산화막의 습식 식각률의 변화를 이용하여 캐패시터 희생막의 바텀 CD를 확보하는 기술이다. 이를 위하여 희생막 증착시 희생막의 농도에 구배를 주어 증착한다. 예컨대, 희생막으로 PSG막을 증착하는 경우, 증착 초기에는 P(인)의 농도가 높고 증착이 진행될수록 그 농도가 낮아지도록 증착한다. PSG의 경우 P의 농도가 높을수록 습식 식각률이 증가하는 특성이 있다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

첨부된 도면 도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 오목형 캐패시터의 전하저장전극 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.

본 실시예에 따른 공정은, 우선 도 1a에 도시된 바와 같이 워드라인 및 비트라인 형성 공정을 마친 소정의 하부층(10) 상에 층간절연막(11)을 형성하고, 전하 저장전극 콘택 마스크를 사용한 사진 및 식각 공정을 통해 전하저장전극 콘택홀을 형성한 다음, 콘택홀 내에 폴리실리콘 플러그(12), 실리사이드막(13) 및 Ti/TiN막(14)을 형성하는 공정을 수행하고, 전체 구조 상부에 식각방지막인 실리콘질화막(15)을 증착한다.

이어서, 도 1b에 도시된 바와 같이 전체 구조 상부에 희생막인 PSG막(16)을 증착하고, 전하저장전극 마스크를 사용한 사진 및 건식 식각 공정을 통해 PSG막(16)을 패터닝한다. 이때, PSG막(16)의 증착 초기에는 P의 농도가 높고 증착이 진행될수록 P의 농도가 낮아지도록 농도구배를 주어 증착한다. 농도구배는 연속적이어도 되고 계단식이어도 무방하다. 여기서, PSG막(16)은 바텀 CD가 좁고 탑 CD가 넓은 식각 프로파일을 나타낸다.

계속하여, 도 1c에 도시된 바와 같이 불산(HF) 용액, BOE(buffered oxide etchant) 등의 산화막 식각제를 사용한 습식 식각을 실시하고, 후속 공정으로 실리콘질화막(15)을 식각하여 전하저장전극 콘택을 오픈시킨다.

다음으로, 도 1d에 도시된 바와 같이 전체 구조 상부에 폴리실리콘막(17)을 증착하고, CMP 공정을 실시하여 폴리실리콘막(17)을 셀 단위로 분리한 후, 잔류하는 PSG막(16)을 제거한다.

상기와 같은 공정을 진행하는 경우, P의 농도가 높은 PSG막(16)의 바텀 영역의 식각 속도가 P의 농도가 상대적으로 낮은 탑 영역에 비해 빠르기 때문에 탑 영역의 손실을 최소화하면서 바텀 CD를 확장시킬 수 있다.

본 발명의 다른 실시예는 실린더형 캐패시터의 전하저장전극을 형성하기 위 한 희생막 증착시 불순물 농도의 구배를 주어 증착하는 것이다. 이 경우, 전하저장전극 마스크가 달라질 뿐 대부분의 공정은 상기 일 실시예의 공정과 동일하므로 그에 대한 자세한 설명은 생략하기로 한다.

이 경우에도 희생막 패터닝시 바텀 CD를 확보하여 셀 간의 단락을 방지하면서 표면적을 확보할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서는 희생막으로 PSG막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 불순물이 도핑된 물질막을 희생막을 사용하는 모든 경우에 적용된다.

또한, 전술한 실시예에서는 전하저장전극용 전도막으로 폴리실리콘막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 금속, 실리사이드 등 다른 전도막을 전하저장전극용 전도막으로 사용하는 모든 경우에 적용될 수 있다.

전술한 본 발명은 캐패시터 희생산화막의 패터닝시 바텀 CD를 확보하는 효과가 있으며, 이로 인하여 셀 간의 단락을 방지하면서 전하저장전극의 표면적을 확보 할 수 있는 효과가 있다.

Claims (6)

1. 삭제
2. 삭제
3. 삭제
4. 삭제
5. 삭제
6. 소정의 하부층이 형성된 기판 상에 불순물을 포함하는 희생막을 형성하되, 상기 희생막의 높이에 따라 불순물의 농도구배를 가지도록 하는 제1 단계;

   전하저장전극 마스크를 사용한 사진 및 건식 식각 공정을 실시하여 상기 희생막을 패터닝하는 제2 단계;

   상기 불순물의 농도구배를 이용하여 상기 희생막의 하부영역이 상부영역에 비해 상대적으로 식각 속도가 빠르게 나타나도록 상기 희생막을 습식 식각하는 제3 단계;

   상기 제3 단계를 마친 전체 구조 표면을 따라 전하저장전극용 전도막을 형성하는 제4 단계; 및

   상기 희생막 상부의 상기 전하저장전극용 전도막을 제거하여 상기 전하저장전극용 전도막을 셀 단위로 분리하는 제5 단계를 포함하며,

   상기 전하저장전극 마스크는 실린더형 전하저장전극을 형성하기 위한 패턴 또는 오목형 전하저장전극을 형성하기 위한 패턴을 구비하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.

Images