KR20040045574A - 반도체 소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 실린더형 캐패시터 형성시 적용되는 희생산화막의 제거시 웨이퍼의 에지 부분에 잔류하는 폴리실리콘의 부유 및 흡착 현상을 효과적으로 방지하여 소자의 수율을 향상시킬 수 있는 반도체 소자의 캐패시터 제조방법을 제공한다.
본 발명은 셀영역, 주변영역 및 에지영역이 정의되고 소정의 공정이 완료된 반도체 기판을 준비하는 단계; 기판 상에 질화막 및 희생산화막을 순차적으로 형성하는 단계; 기판의 일부가 노출되도록 희생산화막 및 질화막을 식각하여 캐패시터 하부전극용 홀을 형성하는 단계; 홀 및 희생산화막 표면 상에 폴리실리콘막을 형성하는 단계; 폴리실리콘막을 전면식각하여 셀영역 및 주변영역의 폴리실리콘막을 서로 분리시켜 하부전극을 형성함과 동시에 에지영역에는 폴리실리콘막을 잔류시키는 단계; 및 셀영역의 희생산화막만을 선택적으로 제거하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.
Description
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 희생산화막을 적용하는 실린더형 구조의 반도체 소자의 캐패시터 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따라 캐패시터의 하부전극인 스토리지 노드전극의 형상을 대부분 실린더(cylinder)형으로 형성하고 있다. 또한, 좁은 셀면적 내에서 충분한 캐패시터를 확보하기 위하여, 캐패시터 높이 증가, MPS 성장, 및 고유전율의 유전막 사용 등의 방법이 이루어지고 있다.
이러한 실린더형 캐패시터는, 일반적으로 도시되지는 않았지만 스토리지 노드 콘택의 형성 후에, 원하는 캐패시터 높이에 해당되는 두께로 희생산화막, 예컨대 PSG막이나 TEOS막을 증착하고 마스크를 이용하여 패터닝하여 캐패시터 하부전극용 홀을 형성한 다음, 홀 및 희생산화막 표면 상에 도핑된 폴리실리콘막을 증착하고, 화학기계연마(Chemical Mechanical Polishing; CMP) 공정이나 에치백(etchback) 공정으로 전면식각하여 폴리실리콘막을 분리시켜 실린더형 하부전극을 형성한 다음, 습식용액(wet bath)에서 딥아웃(dip out) 공정으로 희생산화막을 제거하고, 유전막 및 상부전극을 증착하여 형성한다.
그러나, 실린더형 하부전극 형성을 위한 폴리실리콘막의 분리공정시 웨이퍼의 표면 단차로 인하여 폴리실리콘 잔류물(residue)이 발생하게 된다. 이와 같은 현상은 특히, 상대적으로 단차가 낮은 웨이퍼 에지(edge)의 둘레(round)부분에서 심하게 발생되며, 이러한 폴리실리콘 잔류물은 후속 희생산화막 제거시 부유 및 흡착되어 셀간 브리지를 유발할 뿐만 아니라 결함원(defect source)으로 작용함으로써, 결국 소자의 수율을 저하시키게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 실린더형 캐패시터 형성시 적용되는 희생산화막의 제거시 웨이퍼의 에지 부분에 잔류하는 폴리실리콘의 부유 및 흡착 현상을 효과적으로 방지하여 소자의 수율을 향상시킬 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : 질화막
12 : 희생산화막 13 : 캐패시터 하부전극용 홀
14A : 하부전극 14 : 폴리실리콘막
15 : 포토레지스트 패턴
W1 : 셀영역 W2 : 주변영역
W3 : 에지영역
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 셀영역, 주변영역 및 에지영역이 정의되고 소정의 공정이 완료된 반도체 기판을 준비하는 단계; 기판 상에 질화막 및 희생산화막을 순차적으로 형성하는 단계; 기판의 일부가 노출되도록 희생산화막 및 질화막을 식각하여 캐패시터하부전극용 홀을 형성하는 단계; 홀 및 희생산화막 표면 상에 폴리실리콘막을 형성하는 단계; 폴리실리콘막을 전면식각하여 셀영역 및 주변영역의 폴리실리콘막을 서로 분리시켜 하부전극을 형성함과 동시에 에지영역에는 폴리실리콘막을 잔류시키는 단계; 및 셀영역의 희생산화막만을 선택적으로 제거하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.
바람직하게, 희생산화막은 PETEOS막, PSG막 및 BPSG막 중 선택되는 하나의 막 또는 이중막으로 형성하고, 희생산화막의 제거는 습식용액에서 딥아웃 공정으로 수행한다.
또한, 폴리실리콘막은 도핑된 폴리실리콘막이나 도핑되지 않은 폴리실리콘막으로 형성하고, 폴리실리콘막의 전면식각은 에치백 공정으로 수행하며, 희생산화막을 제거하는 단계 이전에, 하부전극 및 잔류 폴리실리콘막에 PH3도핑을 실시한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 메인 셀영역(W1), 주변영역(W2) 및 에지영역(W3)이 정의되고, 트랜지스터, 비트라인, 및 스토리지 노드 콘택 등의 소정의 공정이 완료된 반도체 기판(10) 상에 질화막(11)을 형성하고, 질화막(11) 상부에 원하는 캐패시터 높이만큼의 두께로 희생산화막(12)을 형성한다. 여기서, 질화막(11)은 후속 희생산화막(12)의 제거시 식각정지막으로서 작용하며, 희생산화막(12)은 PETEOS막, PSG막 및 BPSG막 중 선택되는 하나의 막 또는 이중막으로 형성한다. 그 다음, 희생산화막(12) 상에 도시되지는 않았지만 하드 마스크용 물질막으로서 폴리실리콘막을 증착하고 포토리소그라피 및 식각공정으로 패터닝하여 하드 마스크를 형성하고, 이 하드 마스크를 이용하여 기판(10)의 일부, 즉 스토리지 노드 콘택이 노출되도록 희생산화막(12) 및 질화막(11)을 식각하여 캐패시터 하부전극용 홀(13)을 형성한 다음, 하드 마스크를 제거한다.
도 1b를 참조하면, 홀(13) 및 희생산화막(12) 표면 상에 하부전극용 물질막으로서 폴리실리콘막(14)을 증착한다. 여기서, 폴리실리콘막(14)은 도핑된 폴리실리콘막이나 도핑되지 않은 폴리실리콘막으로 형성한다. 그 다음, 에치백공정으로 폴리실리콘막(14)을 전면식각하여 셀영역(W1) 및 주변영역(W2)의 폴리실리콘막을 서로 분리시킴으로써 실린더형 구조의 캐패시터 하부전극(14A)을 형성하고, 동시에 에지영역(W3)에는 폴리실리콘막(14)을 잔류시킨다. 그 다음, 하부전극(14A) 및 잔류 폴리실리콘막(14)에 PH3도핑을 실시하여 소자의 동작시 공핍(depletion)에 의한 캐패시턴스(Cs) 감소를 최소화한다.
도 1c를 참조하면, 기판 전면 상에 포토레지스트막을 도포하고 노광 및 현상하여 주변영역(W2) 및 에지영역(W3)은 덮고 셀영역(W1)만을 노출시키는 포토레지스트 패턴(15)을 형성한다. 그 다음, 포토레지스트 패턴(15)을 마스크로하여 노출된 셀영역(W1)의 희생산화막(12)을 습식용액에서 딥아웃 공정으로 제거하여 하부전극(14A)을 노출시킨 후, 도 1d에 도시된 바와 같이, 공지된 방법으로 포토레지스트 패턴(15)을 제거한다. 그리고 나서, 도시되지는 않았지만, 탄탈륨산화막 (Ta2O5)과 같은 고유전율의 유전막을 형성하고, 유전막 상에 상부전극을 형성하여 실린더형 캐패시터를 완성한다.
상기 실시예에 의하면, 셀영역의 희생산화막만을 선택적으로 제거하여 단차가 낮은 웨이퍼 에지영역의 희생산화막과 희생산화막 상의 폴리실리콘막을 그대로 남김으로써, 희생산화막 제거시 발생되는 폴리실리콘 잔류물의 부유 및 흡착 현상을 효과적으로 방지할 수 있다. 즉, 잔류 폴리실리콘은 웨이퍼 에지를 통해 웨이퍼 에지의 둘레(도 1d의 도면부호 100 참조)와 연결되어 한 몸체로 연결되기 때문에 이러한 현상을 방지할 수 있게 된다. 이에 따라, 종래와 같은 브리지 및 결함발생을 방지할 수 있으므로 소자의 수율을 향상시킬 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 실린더형 캐패시터 형성시 적용되는 희생산화막의 제거시 웨이퍼의 에지 부분에 잔류하는 폴리실리콘의 부유 및 흡착 현상을 효과적으로 방지함으로써 소자의 수율을 향상시킬 수 있다.
Claims (7)
- 셀영역, 주변영역 및 에지영역이 정의되고 소정의 공정이 완료된 반도체 기판을 준비하는 단계;상기 기판 상에 질화막 및 희생산화막을 순차적으로 형성하는 단계;상기 기판의 일부가 노출되도록 상기 희생산화막 및 질화막을 식각하여 캐패시터 하부전극용 홀을 형성하는 단계;상기 홀 및 희생산화막 표면 상에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막을 전면식각하여 상기 셀영역 및 주변영역의 폴리실리콘막을 서로 분리시켜 하부전극을 형성함과 동시에 상기 에지영역에는 폴리실리콘막을 잔류시키는 단계; 및상기 셀영역의 희생산화막만을 선택적으로 제거하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 희생산화막을 제거하는 단계는상기 기판 상에 셀영역만을 노출시키는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 마스크로하여 상기 노출된 셀영역이 희생산화막을 제거하는 단계; 및상기 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 희생산화막은 PETEOS막, PSG막 및 BPSG막 중 선택되는 하나의 막 또는 이중막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 3 항에 있어서,상기 희생산화막의 제거는 습식용액으로 딥아웃 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 폴리실리콘막은 도핑된 폴리실리콘막이나 도핑되지 않은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항 또는 제 5 항에 있어서,상기 폴리실리콘막의 전면식각은 에치백 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 희생산화막을 제거하는 단계 이전에, 상기 하부전극 및 잔류 폴리실리콘막에 PH3도핑을 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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| KR100645459B1 (ko) * | 2004-06-23 | 2006-11-15 | 주식회사 하이닉스반도체 | 반도체 장치 제조 방법 |
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