KR20020002170A

KR20020002170A - 반도체장치의 커패시터 제조방법

Info

Publication number: KR20020002170A
Application number: KR1020000036655A
Authority: KR
Inventors: 마원광
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 2000-06-29
Filing date: 2000-06-29
Publication date: 2002-01-09

Abstract

본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서, 커패시터의 하부전극 형성시 CMP공정을 사용하지 않고 에치백과 딥아웃 공정을 통해 형성함으로써 CMP공정에 의한 커패시터의 스트레스를 감소시킬 뿐만 아니라 공정수의 감소로 생산 비용의 감소 및 결함의 원인을 제거할 수 있는 이점이 있다.

Description

반도체장치의 커패시터 제조방법{METHOD FOR MANUFACTURING CAPACITOR OF SEMICONDUCTOR DEVICE}

본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서, 보다 상세하게는 커패시터의 하부전극 형성시 에치백과 딥아웃 공정을 통해 형성함으로써 CMP공정에 의한 커패시터의 스트레스를 감소시킬 뿐만 아니라 공정수의 감소로 생산 비용의 감소 및 결함의 원인을 제거하고 사진공정을 단순화한 반도체장치의 커패시터 제조방법에 관한 것이다.

현재 반도체장치의 고집적화로 인하여 콘택홀 사이즈를 비롯한 패턴 사이즈가 점점 축소가 되어 있으며 이에 따라 256M급 이상의 소자에서는 커패시터 제조 공정이 점점 더 복잡해지고 있다. 이와 같은 공정의 복잡화는 소자 제조 공정 비용을 증가시키는 문제로 이어지고 있다.

도 1내지 도 5는 종래의 방법에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도들이다.

먼저, 도 1에 도시된 바와 같이 반도체 기판(미도시) 상에 워드라인(미도시) 및 비트라인(미도시)을 형성한 후 평탄화를 시킨다음 절연막(10)을 증착한다. 그런다음 커패시터의 하부전극을 형성하기 위한 콘택홀(30)을 형성한 다음 폴리실리콘막(20)을 결과물 전면에 증착한다.

다음으로 도 2에 도시된 바와 같이 페리지역(peri)의 폴리실리콘막(20)을 제거하기 위한 감광막(40)을 도포한 후 페리마스크를 통해 패터닝한 후 식각하여 폴리실리콘막(20)을 제거한다.

그런다음, 도 3에 도시된 바와 같이 셀지역(cell)에 CMP공정을 수행하여 폴리실리콘막(20)을 제거하고 평탄화시킨다. 그런다음 콘택홀(30) 내에 매립된 감광막(40)를 제거한다.

그런다음, 도 4에 도시된 바와 같이 셀지역(cell)을 딥아웃시키기 위해 페리지역(peri)에 딥아웃마스크(50)를 형성한다. 이후 도 5에 도시된 바와 같이 식각하여 셀지역(cell)의 절연막(10)을 딥아웃시켜 커패시터의 하부전극(60)을 형성한다.

위와 같은 방법으로 커패시터의 하부전극을 형성할 경우 셀지역을 절연막을 딥아웃시킬 때 커패시터의 하부전극이 들리는 현상이 발생하여 결함의 원인으로 작용하여 소자를 열화시켜 소자의 오작동을 유발시키는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 커패시터의 하부전극 형성시 에치백과 딥아웃 공정을 통해 형성함으로써 CMP공정에 의한 커패시터의 스트레스를 감소시킬 뿐만 아니라 공정수의 감소로 생산 비용의 감소 및 결함의 원인을 제거하고 사진공정을 단순화한 반도체장치의 커패시터 제조방법을 제공함에 있다.

도 6내지 도 9는 본 발명에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도들이다.

- 도면의 주요부분에 대한 부호의 설명 -

10 : 절연막 20 : 폴리실리콘막

30 : 콘택홀 40 : 감광막

50 : 딥아웃마스크 60 : 하부전극

70 : 유기반사방지막 80 : 에치백마스크

상기와 같은 목적을 실현하기 위한 본 발명은 반도체 기판상에 워드라인 및 비트라인을 형성한 후 평탄화를 시킨다음 절연막을 증착하고 하부전극이 형성되는 지역에 콘택홀을 형성한 후 전면에 폴리실리콘막을 증착하는 단계와, 폴리실리콘막 전면에 식각장벽층을 평탄하게 증착한 후 셀지역의 폴리실리콘막을 제거하기 위한에치백마스크를 형성하는 단계와, 에치백마스크를 통해 셀지역의 폴리실리콘막을 제거한 후 에치백마스크를 제거하는 단계와, 페리지역의 폴리실리콘막을 마스크로 딥아웃하여 셀지역의 식각장벽층과 절연막을 제거하는 단계를 포함하여 이루어진 것을 특징으로 한다.

따라서, 본 발명은 에치백과 딥아웃 공정을 통해 커패시터의 하부전극을 형성함으로써 CMP공정에 의한 커패시터의 스트레스를 감소시킬 뿐만 아니라 공정수의 감소로 생산비용을 줄일 수 있다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.

먼저, 도 6에 도시된 바와 같이 반도체 기판(미도시) 상에 워드라인(미도시) 및 비트라인(미도시)을 형성한 후 평탄화를 시킨다음 절연막(10)을 증착한다. 그런다음 커패시터의 하부전극을 형성하기 위한 콘택홀(30)을 형성한 다음 폴리실리콘막(20)을 결과물 전면에 증착한다.

그런다음 도 7과 같이 결과물 전면에 식각장벽층으로 유기반사방지막(70)을 평탄하게 증착한 후 셀지역(cell)의 폴리실리콘막(20)을 제거하기 위한 에치백마스크(80)를 페리지역(peri)에 형성한다.

이때 식각장벽층으로 SOG(Spin On Glass)막을 사용할 수도 있다.

이때 에치백마스크(80)는 종래의 딥아웃마스크(50)를 형성하기 위한 딥아웃 레티클을 이용하여 형성할 수 있다.

그런다음, 도 8과 같이 셀지역(cell)의 유기반사방지막(70)과 폴리실리콘막(20)을 제거하여 평탄화되도록 에치백을 실시한 후 에치백마스크(80)를 제거한다. 이때 유기반사방지막(70)이 콘택홀(30) 하부 및 측벽의 식각장벽역할을 하여 상부의 폴리실리콘막(20)을 제거할 때 균일성을 향상시키게 된다.

그런다음 도 9와 같이 페리지역(peri)에 남아있는 폴리실리콘막(20)을 마스크로 딥아웃하여 셀지역(cell)의 유기반사방지막(70)과 절연막(20)을 제거하여 커패시터의 하부전극(60)을 형성한다.

상기한 바와 같이 본 발명은 커패시터의 하부전극 형성시 에치백과 딥아웃 공정을 통해 형성함으로써 CMP공정에 의한 커패시터의 스트레스를 감소시킬 뿐만 아니라 공정수의 감소로 생산 비용의 감소 및 결함의 원인을 제거할 수 있으며, 사진공정을 단순화할 수 있는 이점이 있다.

Claims

반도체 기판상에 워드라인 및 비트라인을 형성한 후 평탄화를 시킨다음 절연막을 증착하고 하부전극이 형성되는 지역에 콘택홀을 형성한 후 전면에 폴리실리콘막을 증착하는 단계와,

상기 폴리실리콘막 전면에 식각장벽층을 평탄하게 증착한 후 셀지역의 상기 폴리실리콘막을 제거하기 위한 에치백마스크를 형성하는 단계와,

상기 에치백마스크를 통해 셀지역의 상기 폴리실리콘막을 제거한 후 상기 에치백마스크를 제거하는 단계와,

페리지역의 상기 폴리실리콘막을 마스크로 딥아웃하여 셀지역의 상기 식각장벽층과 상기 절연막을 제거하는 단계

를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
제 1항에 있어서, 상기 식각장벽층은 유가반사방지막이나 SOG막인 것을 특징으로 하는 반도체장치의 커패시터 제조방법.