KR100598990B1 - 반도체 소자의 층간 절연막 형성 방법 - Google Patents

반도체 소자의 층간 절연막 형성 방법 Download PDF

Info

Publication number
KR100598990B1
KR100598990B1 KR1020050057364A KR20050057364A KR100598990B1 KR 100598990 B1 KR100598990 B1 KR 100598990B1 KR 1020050057364 A KR1020050057364 A KR 1020050057364A KR 20050057364 A KR20050057364 A KR 20050057364A KR 100598990 B1 KR100598990 B1 KR 100598990B1
Authority
KR
South Korea
Prior art keywords
interlayer insulating
insulating film
forming
film
polysilicon
Prior art date
Application number
KR1020050057364A
Other languages
English (en)
Inventor
이안배
은용석
김재수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050057364A priority Critical patent/KR100598990B1/ko
Application granted granted Critical
Publication of KR100598990B1 publication Critical patent/KR100598990B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Formation Of Insulating Films (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 별도의 평탄화 공정 및 열공정을 진행하지 않더라도, 반도체 기판 상의 소정의 하부 구조 위에 스텝 커버리지 특성이 우수하고 단차가 최소화된 층간 절연막을 형성할 수 있도록 하는 반도체 소자의 층간 절연막 형성 방법에 관한 것이다.
본 발명의 층간 절연막 형성 방법은, 반도체 기판 위에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막의 전면에 실리콘 카바이드(SiC) 박막을 형성하는 단계; 상기 실리콘 카바이드 박막이 형성된 폴리실리콘막을 패터닝하여 상기 반도체 기판 위에 폴리실리콘으로 이루어진 소정의 하부 구조를 형성하는 단계; 및 상기 폴리실리콘으로 이루어진 소정의 하부 구조가 형성된 반도체 기판 전면에 원자층 증착법(ALD)으로 층간 절연막을 형성하는 단계를 포함한다.
층간 절연막, 폴리실리콘, 실리콘 카바이드, ALD, RVP

Description

반도체 소자의 층간 절연막 형성 방법{FORMING PROCESS FOR INTERLAYER DIELECTRIC OF SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따라 층간 절연막을 형성한 경우의 문제점을 나타내기 위한 도면이고,
도 2a 내지 도 2d는 본 발명의 일실시예에 따라 층간 절연막을 형성하는 공정 순서도이다.
* 도면의 부호에 대한 간략한 설명 *
100 : 반도체 기판 101 : 폴리실리콘막
102 : 플레이트 폴리 상부 전극 106: 실리콘 카바이드 박막
108 : 제 1 층간 절연막 110 : 제 2 층간 절연막
112 : 금속 배선
A : 셀 영역 B : 페리 영역
본 발명은 별도의 평탄화 공정 및 열공정을 진행하지 않더라도, 반도체 기판 상의 소정의 하부 구조 위에 스텝 커버리지 특성이 우수하고 단차가 최소화된 층간 절연막을 형성할 수 있도록 하는 반도체 소자의 층간 절연막 형성 방법에 관한 것이다.
반도체 소자를 제조함에 있어서는, 반도체 기판 위에 여러 금속층 및 폴리실리콘층 등이 적층되는데, 이들 여러 층 중에서 어떤 두 층을 전기적으로 절연시키기 위해 이러한 두 층 사이에 층간 절연막을 형성하는 방법을 일반적으로 적용하고 있다.
그런데, 하부층이 영역에 따라 소정의 단차 및 위상을 가진 소정의 하부 구조로 형성되어 있고, 이러한 하부 구조 위에 층간 절연막의 형성되는 경우, 이러한 층간 절연막은 하부 구조의 단차 및 위상을 반영하여 영역에 따른 단차를 가지게 형성되며, 또한, 상기 하부 구조의 단차 및 위상으로 인해, 이러한 하부 구조를 덮는 층간 절연막의 스텝 커버리지 특성이 저하되는 경우가 많다.
이 때문에, 종래에는 소정의 하부 구조 위에 층간 절연막을 형성한 후에, 이러한 층간 절연막의 스텝 커버리지 특성을 향상시키기 위해 별도의 열공정을 진행하여 층간 절연막을 상기 소정의 하부 구조 위에서 유동시키는 한편, 층간 절연막을 평탄화시키기 위해 화학적, 기계적 연마 공정(CMP) 등의 별도의 공정을 진행하였다.
이하, 첨부한 도면을 참고로 이러한 종래의 층간 절연막 형성 방법의 문제점에 대해 설명하기로 한다. 다만, 이하에서는 반도체 소자의 제조 공정 중, 커패시 터의 플레이트 폴리 상부 전극과 상부의 금속 배선을 절연하기 위해 그 사이에 형성되는 층간 절연막의 형성 공정을 예로 들어, 상기 종래 기술에 의한 층간 절연막 형성 방법의 문제점을 설명하기로 한다.
도 1은 종래 기술에 따라 층간 절연막을 형성한 경우의 문제점을 나타내기 위한 도면이다.
도 1을 참고하면, 우선, 커패시터의 하부 전극(도시 생략) 및 유전체(도시 생략)까지 형성된 반도체 기판(100) 위에 폴리실리콘막을 증착한 후, 반도체 기판(100)의 페리 영역(B) 위에 있는 폴리실리콘막을 식각, 제거하여 반도체 기판의 셀 영역(A) 위에 커패시터의 플레이트 폴리 상부 전극(102)을 형성한다.
다음으로, 상기 커패시터 플레이트 폴리 상부 전극(102)이 형성된 반도체 기판(100)의 전면에, 화학식 기상 증착법(CVD) 등으로, 예를 들어, 산화막으로 이루어진 층간 절연막(104)을 증착한다.
그런데, 이러한 플레이트 폴리 상부 전극(102)은 반도체 기판(100)의 셀 영역(A) 위에만 형성되고 페리 영역(B) 위에는 형성되지 않아서, 상기 셀 영역(A)과 페리 영역(B) 사이에 상기 플레이트 폴리 상부 전극(102)으로 인한 단차가 발생하기 때문에, 이러한 단차가 상기 층간 절연막(104)에도 그대로 반영되어 상기 층간 절연막(104) 역시 소정의 단차를 가지게 증착, 형성된다(도 1의 점선 원 부분 참조).
또한, 상기 플레이트 폴리 상부 전극(102)으로 인한 단차 때문에, 층간 절연막(104)이 일부 영역의 반도체 기판(100)을 완전히 덮지 못하게 되어 스텝 커버리 지 특성이 저하되는 문제점 역시 많은 경우에 발생한다.
이 때문에, 종래에는 상기 층간 절연막(104)을 증착, 형성한 후에, 별도의 열공정을 진행하여, 상기 플레이트 폴리 상부 전극(102)이 형성된 반도체 기판(100) 상에서 상기 층간 절연막(104)을 유동시킴으로서, 상기 층간 절연막(104)의 스텝 커버리지 특성을 향상시키는 방법을 적용하였다.
또한, 이와 함께, 층간 절연막(104)의 표면을 화학적, 기계적 연마 공정으로 평탄화하여, 상기 층간 절연막(104) 상의 단차를 완화하는 방법을 적용하였다.
그러나, 이러한 종래 기술의 층간 절연막 형성 방법에 따르면, 층간 절연막(104)의 평탄화 및 스텝 커버리지 특성 향상을 위해 열공정 및 평탄화 공정을 별도로 진행하지 않으면 안되므로, 반도체 소자의 전체 제조 공정을 매우 복잡하게 하고 공정의 경제성에도 악영향을 미치는 문제점이 있었다.
더구나, 반도체 기판(100) 위에 트랜지스터 등의 구조체를 모두 형성하고 나서 층간 절연막의 스텝 커버리지 특성을 향상시키기 위한 고온의 별도 열공정을 진행하게 되므로, 이러한 열공정에 의해 소자의 특성이 변화될 수 있으며, 특히, 상기 열공정에 의한 정션 영역의 불순물 확산이 유발되어 소자의 고집적화에 따른 정션 깊이 감소의 제한 요소로도 작용할 수 있다.
그리고, 상기 화학적, 기계적 평탄화 공정을 진행하더라도, 상기 층간 절연막에 대한 완전한 평탄화는 이루어지지 못하므로, 추후에 금속 배선을 형성하는 공정에서 일부의 표면 단차에 따른 DOF(depth of focus)의 문제를 야기할 수도 있으며, 이러한 단차 부분 상에서 상기 금속 배선의 메탈 씨닝(metal thinning) 현상이 나타나는 문제점 또한 발생할 수 있다. 부가하여, 상기 층간 절연막을 평탄화하기 위한 화학적, 기계적 평탄화 공정에서 층간 절연막의 표면에 다수의 파티클 또는 스크래치 등의 결함이 발생하는 문제점 역시 발생할 수 있다.
이러한 종래 기술의 제반 문제점으로 인하여, 별도의 평탄화 공정 및 열공정을 진행하지 않고도, 하부 구조에 대한 스텝 커버리지 특성이 우수하고 단차가 최소화된 층간 절연막을 형성할 수 있도록 하는 층간 절연막 형성 방법이 계속적으로 요청되고 있다.
이에 본 발명은 별도의 평탄화 공정 및 열공정을 진행하지 않고도, 폴리 실리콘으로 이루어진 하부 구조에 대한 스텝 커버리지 특성이 우수하고 단차가 최소화된 층간 절연막을 형성할 수 있도록 하는 층간 절연막 형성 방법을 제공하기 위한 것이다.
이러한 목적을 달성하기 위하여, 본 발명은 반도체 기판 위에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막의 전면에 실리콘 카바이드(SiC) 박막을 형성하는 단계; 상기 실리콘 카바이드 박막이 형성된 폴리실리콘막을 패터닝하여 상기 반도체 기판 위에 폴리실리콘으로 이루어진 소정의 하부 구조를 형성하는 단계; 및 상기 폴리실리콘으로 이루어진 소정의 하부 구조가 형성된 반도체 기판 전면에 원 자층 증착법(ALD)으로 층간 절연막을 형성하는 단계를 포함하는 층간 절연막 형성 방법을 제공한다.
상기 본 발명의 층간 절연막 형성 방법에서, 상기 층간 절연막의 형성 단계는, 상기 폴리실리콘으로 이루어진 소정의 하부 구조가 형성된 소정 영역을 제외한 반도체 기판의 나머지 영역 위에 원자층 증착법으로 제 1 층간 절연막을 형성하는 단계; 및 상기 제 1 층간 절연막이 형성된 반도체 기판의 전면에 제 2 층간 절연막을 형성하는 단계를 포함하여 진행할 수도 있다.
그리고, 상기 층간 절연막의 형성 단계에서는, 상기 원자층 증착법(ALD) 중에서도 RVP 공정(Rapid Vapor Deposition)을 적용함이 바람직하며, 또한, 산화 알루미늄막(Al2O3)을 촉매층으로 사용하여 이러한 RVP 공정을 진행함이 바람직하다. 그리고, 상기 RVP 공정은 150-300℃의 온도 및 1-20torr의 압력 하에서 진행함이 바람직하다.
또한, 상기 본 발명의 층간 절연막 형성 방법에서, 상기 실리콘 카바이드(SiC) 박막의 형성 단계는, 상기 폴리실리콘막의 증착에 의한 형성 단계의 후반부에 상기 폴리실리콘막의 표면에 메탄 소스 가스를 가하여 반응시킴으로서 진행하거나, 상기 폴리실리콘막 표면에 낮은 에너지의 탄소를 주입함으로서 진행할 수 있다.
그리고, 상기 본 발명의 층간 절연막 형성 방법에서, 상기 반도체 기판 위에 폴리실리콘막을 형성하는 단계에서는, 반도체 기판 위에 1% PH3/SiH4 가스를 가하면 서 상기 폴리실리콘막을 증착함이 바람직하다. 이 때, 상기 폴리실리콘막의 증착 공정은 500-530℃의 온도에서 진행할 수 있다.
이하, 첨부한 도면을 참고로 본 발명의 바람직한 일 실시예에 따른 층간 절연막 형성 방법에 대해 상세히 설명하기로 한다.
특히, 이하에서는 커패시터의 플레이트 폴리 상부 전극과 상부의 금속 배선을 절연하기 위해 그 사이에 형성되는 층간 절연막의 형성 공정을, 본 발명의 일 실시예에 따른 층간 절연막 형성 방법으로서 설명한다. 다만, 이는 하나의 예시로 제시된 것으로 본 발명의 권리 범위가 이에 한정되는 것은 아니며, 오히려, 본 발명의 층간 절연막 형성 방법은 반도체 소자의 제조 공정 중, 폴리실리콘으로 이루어진 소정의 하부 구조가 형성된 반도체 기판 위에 층간 절연막을 형성하는 모든 공정에 일반적으로 적용될 수 있다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따라 층간 절연막을 형성하는 공정 순서도이다.
본 실시예에 따라 커패시터의 플레이트 폴리 상부 전극 및 층간 절연막을 형성함에 있어서는, 우선, 도 2a에 도시된 바와 같이, 커패시터의 하부 전극(도시 생략) 및 유전체(도시 생략)까지 형성된 반도체 기판(100) 위에 폴리실리콘막(101)을 증착, 형성한다.
그런데, 상기 반도체 기판(100) 위에 폴리실리콘막(101)을 증착하는 공정은, 커패시터의 플레이트 폴리 상부 전극을 형성하기 위한 폴리실리콘막(101) 증착 공정의 통상적인 구성에 따라, 500-530℃의 온도에서 진행할 수 있으며, 추후에 상기 폴리실리콘막(101)을 패터닝하여 최종 형성될 커패시터 플레이트 상부 전극의 저항을 보다 낮추기 위하여, 1% PH3/SiH4 가스를 가하면서 상기 폴리실리콘막(101)의 증착 공정을 진행함이 바람직하다. 이러한 1% PH3/SiH4 가스는 5-50sccm의 유량으로 가할 수 있다.
그리고, 상기 폴리실리콘막(101)을 증착, 형성한 후에는, 상기 폴리실리콘막(101)의 전면에 실리콘 카바이드(SiC) 박막(106)을 형성한다. 이러한 실리콘 카바이드 박막(106)은 상기 폴리실리콘막(101)의 표면을 소수성으로 유지하여, 추후의 원자층 증착법(ALD)을 통한 층간 절연막의 형성 공정에서, 폴리실리콘막(101) 표면이 O3 또는 H2O 분위기 하에서 산화되는 것을 방지하여, 이러한 실리콘 카바이드 박막(106)이 형성된 영역과 미형성된 영역 사이의 증착 반응성을 달리하기 위한 것이다.
이러한 실리콘 카바이드 박막(106)은, 예를 들어, 상기 폴리실리콘막(101)의 증착 단계 후반부에, 메탄(CH4) 소스 가스를, 예를 들어, 5-50sccm의 유량으로 가하여, 상기 폴리실리콘막(101)의 표면과 상기 메탄 소스 가스를 반응시킴으로서 형성할 수 있다. 또한, 다른 구현예로서, 상기 폴리실리콘막(101)을 증착한 후에, 상기 폴리실리콘막(101)의 표면에 낮은 에너지의 탄소를 주입하는 방법으로, 상기 실리콘 카바이드 박막(106)을 폴리실리콘막(101)의 전면에 형성할 수도 있다.
한편, 상기 실리콘 카바이드 박막(106)을 형성한 후에는, 도 2b에 도시된 바와 같이, 상기 실리콘 카바이드 박막(106)이 전면에 형성된 상기 폴리 실리콘막(101)을 패터닝하여, 상기 반도체 기판(100)의 소정 영역 위에 폴리실리콘으로 이루어진 소정의 하부 구조, 즉, 커패시터의 플레이트 폴리 상부 전극(102)을 형성하게 된다.
보다 구체적으로, 상기 반도체 기판(100)의 페리 영역(B) 위에 있는 상기 폴리 실리콘막(101) 및 실리콘 카바이드 박막(106)을 식각, 제거하여, 상기 반도체 기판(100)의 셀 영역(A) 위에 커패시터의 플레이트 폴리 상부 전극(102)을 형성한다.
그리고 나서, 도 2c에 도시된 바와 같이, 상기 폴리실리콘으로 이루어진 소정의 하부 구조, 즉, 커패시터의 플레이트 폴리 상부 전극(102)이 형성된 반도체 기판(100)의 셀 영역(A)을 제외한 페리 영역(B) 위에 원자층 증착법으로 제 1 층간 절연막(108)을 증착, 형성한다.
보다 구체적으로, O2 또는 H2O 분위기 하에서 원자층 증착법으로 상기 반도체 기판(100)의 페리 영역(B) 위에 산화막을 증착함으로서, 상기 제 1 층간 절연막(108)을 형성할 수 있다.
이 때, 원자층 증착법을 이용한 증착 반응성은 친수성을 가진 막의 표면과 소수성을 가진 막의 표면에서 각각 다르게 나타난다는 사실이 당업자에게 자명하게 알려져 있다. 보다 구체적으로, 소수성을 가진 막의 표면에서는 원자층 증착법의 증착 반응성이 친수성을 가진 막의 표면에서보다 낮게 나타나며, 이 때문에 원자층 증착법에 의한 증착을 진행하기 위한 인큐베이션 타임(incubation time)이 보다 길어진다.
그런데, 상기 반도체 기판(100)의 셀 영역(A)에 형성되어 있는 커패시터의 플레이트 폴리 상부 전극(102)의 전면에는 실리콘 카바이드 박막(106)이 형성되어 있어서 표면이 소수성으로 유지되고 있고, 그 반면에, 페리 영역(B)에는 상기 실리콘 카바이드 박막(106)이 폴리실리콘막(101)과 함께 모두 제거되어 표면이 친수성으로 유지되고 있기 때문에, 상기 인큐베이션 타임을 조절하여 원자층 증착법으로 상기 제 1 층간 절연막(108)에 대한 증착 공정을 진행하면, 상기 커패시터의 플레이트 폴리 상부 전극(102)이 형성되지 않은 반도체 기판(100)의 페리 영역(B) 위에만 선택적으로 상기 제 1 층간 절연막(108)을 형성할 수 있으며, 더 나아가, 이러한 제 1 층간 절연막(108)과 상기 셀 영역(A)의 플레이트 폴리 상부 전극(102) 사이에 단차가 존재하지 않도록 상기 제 1 층간 절연막(108)을 페리 영역(B)에 선택적으로 형성할 수 있다.
다만, 추후에 제 2 층간 절연막을 형성하는 공정에서, 열공정을 진행하면 상기 제 1 층간 절연막(108)의 수축이 나타날 수 있기 때문에, 이를 고려하여, 상기 제 1 층간 절연막(108)을 상기 플레이크 폴리 상부 전극(102) 보다 약간 두껍게 형성할 수도 있다.
한편, 상기 제 1 층간 절연막(108)을 증착, 형성함에 있어서는, 상기 원자층 증착법 중에서도 RVP(Rapid Vapor Deposition) 공정을 이용하여 상기 제 1 층간 절 연막(108)을 증착함이 바람직하다.
이러한 RVP 공정은 기본적인 증착법은 상기 원자층 증착법과 동일하나, 예를 들어, 산화 알루미늄막(Al2O3)과 같은 촉매층을 먼저 증착 대상 하부막 위에 형성한 후, 표면 중합 반응을 이용하여 원자층 증착법에 따른 증착을 진행하는 방법으로서, 증착 속도가 느려서 양산성이 떨어지는 일반적인 원자층 증착법과는 달리 1 사이클 당 약 50-150Å의 매우 빠른 증착 속도를 나타내므로, 원자층 증착법의 장점을 살릴 수 있으면서도 양산을 위한 증착 공정에 적용되기에 적합하다.
즉, 본 실시예에 있어서도, 이러한 RVP 공정을 통해 상기 제 1 층간 절연막(108)을 증착, 형성함으로서, 매우 빠른 속도로 상기 제 1 층간 절연막(108)을 선택적으로 증착, 형성할 수 있다.
상기 RVP 공정의 촉매층으로 사용되는 산화 알루미늄막은, RVP 공정의 통상적인 구성에 따라, TMA(Tetra Methyl Aluminum) 전구체를 O2 또는 H2O와 반응시켜 형성할 수 있으며, 이러한 산화 알루미늄막을 촉매로 하여 O2 공급에 의한 표면 자기-중합 반응을 이용하여 상기 제 1 층간 절연막(108)을 증착, 형성할 수 있다. 또한, 상기 RVP 공정으로 제 1 층간 절연막(108)을 증착, 형성함에 있어서는, 150-300℃의 온도 및 1-20torr의 압력 하에서 상기 RVP 공정을 진행함이 바람직하다.
한편, 상기 RVP 공정은 매우 빠른 증착 속도 및 우수한 양산성을 가지고 있는 반면, 이러한 빠른 증착 속도로 인해 상기 제 1 층간 절연막(108)의 증착 두께에 대한 정밀한 조절은 어려운 단점을 가지고 있는 바, 미세한 두께의 제 1 층간 절연막(108)을 보다 정밀하게 조절하여 증착할 필요가 있는 경우에는, 통상적인 원자층 증착법의 구성에 따라 Hf, Zr 또는 Ta 등의 금속 산화물 등을 전구체로 사용하여 일반적인 원자층 증착법으로 상기 제 1 층간 절연막(108)을 형성할 수도 있다.
상기 제 1 층간 절연막(108)까지를 증착 형성하면, 상기 제 1 층간 절연막(108)과 상기 셀 영역(A)의 플레이트 폴리 상부 전극(02) 사이에 단차가 없어지게 되며, 이에 따라, 상기 제 1 층간 절연막(108)을 형성한 후에는, 도 2d에 도시된 바와 같이, 상기 상기 제 1 층간 절연막(108)이 형성된 반도체 기판(100)의 전면에 제 2 층간 절연막(110)을 형성함으로서, 상기 플레이트 폴리 상부 전극(102)과 상부의 금속 배선(112)을 전기적으로 절연하면서도, 스텝 커버리지 특성이 우수하고 단차가 최소화된 층간 절연막을 최종 형성할 수 있다. 이와 같이, 제 2 층간 절연막(110)까지 최종 형성한 후에는, 상기 제 2 층간 절연막(110) 위에 통상의 공정에 따라 금속 배선(112)을 형성한다.
한편, 상기 제 2 층간 절연막(110)은 통상적인 증착 조건 하에서 일반적인 저압 화학적 기상 증착법(LP-CVD) 또는 플라즈마 화학적 기상 증착법(PE-CVD)으로 증착할 수 있다.
이와 같이, 본 실시예에 따르면, 별도의 열공정 또는 화학적, 기계적 평탄화 공정을 진행하지 않더라도, 예를 들어, 커패시터의 플레이트 폴리 상부 전극(102)과 같은, 반도체 기판 상의 소정의 하부 구조 위에 스텝 커버리지 특성이 우수하고 단차가 최소화된 층간 절연막을 형성할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
예를 들어, 상술한 실시예에서는, 제 1 층간 절연막 및 제 2 층간 절연막을 각각 나누어 별도로 형성하였으나, 상기 원자층 증착법을 이용하여 한번에 층간 절연막을 형성할 수도 있다. 이러한 경우, RVP 공정과 같은 원자층 증착 공정에서의 인큐베이션 타임을 어느 정도 이상으로 하면, 실리콘 카바이드 박막이 형성된 폴리실리콘막의 표면에도 일부의 층간 절연막이 증착된다. 그런데, 동일한 인큐베이션 타임에서 상기 실리콘 카바이드 박막이 형성된 영역에서는, 미형성된 영역보다 얇은 두께의 층간 절연막이 증착되므로, 결국, 이와 같이 한번에 층간 절연막을 증착, 형성하더라도, 스텝 커버리지 특성이 우수하고 단차가 최소화된 층간 절연막을 형성할 수 있으며, 이 또한, 하기 본 발명의 청구 범위에 의해 정의된 권리 범위 내에 포괄되는 것으로 해석된다.
또한, 상술한 실시예에서는, 커패시터의 플레이트 폴리 상부 전극 위에 형성되는 층간 절연막의 예를 들어 본 발명의 층간 절연막 형성 방법을 설명하였으나, 본 발명의 층간 절연막 형성 방법은 이러한 공정에 한하지 않고, 반도체 소자의 제조 공정 중 폴리실리콘으로 이루어진 소정의 하부 전극 위에 층간 절연막을 형성하는 모든 공정에 일반적으로 적용되어, 스텝 커버리지 특성이 우수하고 단차가 최소 화된 층간 절연막을 형성한다는 본 발명의 목적을 달성할 수 있으며, 이 또한 본 발명의 권리 범위 내에 포괄되는 것으로 해석된다.
상술한 바와 같이, 본 발명에 따르면, 별도의 열공정 또는 화학적, 기계적 평탄화 공정을 진행하지 않더라도, 스텝 커버리지 특성이 우수하고 단차가 최소화된 층간 절연막을 폴리실리콘으로 이루어진 소정의 하부 구조 위에 형성할 수 있게 된다.
이에 따라, 공정의 단순화 및 경제성에 크게 기여할 수 있고, 이와 동시에, 별도의 열공정에 의한 소자 특성의 저하, 특히, 정션 영역의 불순물 확산을 방지할 수 있으므로, 반도체 소자의 고집적화 및 이에 따른 얕은 깊이 정션을 이루는데 큰 도움이 될 수 있다.
그리고, 층간 절연막의 불완전한 평탄화로 인한 금속 배선의 DOF 또는 메탄 씨닝 현상 등의 문제점 역시 방지할 수 있으며, 층간 절연막 표면에 각종 파티클 또는 스크래치 등의 결함이 생기는 문제점 또한 방지할 수 있다.
이에 따라, 본 발명은 반도체 소자 제조 공정의 양산성 및 경제성와 함께, 반도체 소자 자체의 신뢰성 향상 및 고집적화에도 크게 기여할 수 있다.

Claims (9)

  1. 반도체 기판 위에 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막의 전면에 실리콘 카바이드(SiC) 박막을 형성하는 단계;
    상기 실리콘 카바이드 박막이 형성된 폴리실리콘막을 패터닝하여 상기 반도체 기판 위에 폴리실리콘으로 이루어진 소정의 하부 구조를 형성하는 단계; 및
    상기 폴리실리콘으로 이루어진 소정의 하부 구조가 형성된 반도체 기판 전면에 원자층 증착법(ALD)으로 층간 절연막을 형성하는 단계를 포함하는 층간 절연막 형성 방법.
  2. 제 1 항에 있어서, 상기 층간 절연막의 형성 단계는,
    상기 폴리실리콘으로 이루어진 소정의 하부 구조가 형성된 소정 영역을 제외한 반도체 기판의 나머지 영역 위에 원자층 증착법으로 제 1 층간 절연막을 형성하는 단계; 및
    상기 제 1 층간 절연막이 형성된 반도체 기판의 전면에 제 2 층간 절연막을 형성하는 단계를 포함하는 층간 절연막 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 층간 절연막의 형성 단계에서는, 상기 원자층 증착법 중에서도 RVP 공정을 적용하는 층간 절연막 형성 방법.
  4. 제 3 항에 있어서, 산화 알루미늄막(Al2O3)을 촉매층으로 사용하여 상기 RVP 공정을 진행하는 층간 절연막 형성 방법.
  5. 제 3 항에 있어서, 150-300℃의 온도 및 1-20torr의 압력 하에서, 상기 RVP 공정을 진행하는 층간 절연막 형성 방법.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 실리콘 카바이드(SiC) 박막의 형성 단계에서는, 상기 폴리실리콘막의 증착에 의한 형성 단계의 후반부에 상기 폴리실리콘막의 표면에 메탄 소스 가스를 가하여 반응시키는 층간 절연막 형성 방법.
  7. 제 1 항 또는 제 2 항에 있어서, 상기 실리콘 카바이드(SiC) 박막의 형성 단계에서는, 상기 폴리실리콘막 표면에 낮은 에너지의 탄소를 주입하는 층간 절연막 형성 방법.
  8. 제 1 항 또는 제 2 항에 있어서, 상기 반도체 기판 위에 폴리실리콘막을 형성하는 단계에서는, 반도체 기판 위에 1% PH3/SiH4 가스를 가하면서 상기 폴리실리콘막을 증착하는 층간 절연막 형성 방법.
  9. 제 8 항에 있어서, 상기 폴리실리콘막의 증착 단계는 500-530℃의 온도에서 진행하는 층간 절연막 형성 방법.
KR1020050057364A 2005-06-29 2005-06-29 반도체 소자의 층간 절연막 형성 방법 KR100598990B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050057364A KR100598990B1 (ko) 2005-06-29 2005-06-29 반도체 소자의 층간 절연막 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050057364A KR100598990B1 (ko) 2005-06-29 2005-06-29 반도체 소자의 층간 절연막 형성 방법

Publications (1)

Publication Number Publication Date
KR100598990B1 true KR100598990B1 (ko) 2006-07-12

Family

ID=37183876

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050057364A KR100598990B1 (ko) 2005-06-29 2005-06-29 반도체 소자의 층간 절연막 형성 방법

Country Status (1)

Country Link
KR (1) KR100598990B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200001440A (ko) * 2018-06-27 2020-01-06 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 층간 유전체 층 토포그래피를 개선하는 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08125142A (ja) * 1994-10-27 1996-05-17 Sony Corp 半導体装置の製造方法
JPH10289990A (ja) 1997-04-16 1998-10-27 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
KR20020002170A (ko) * 2000-06-29 2002-01-09 박종섭 반도체장치의 커패시터 제조방법
KR20040046642A (ko) * 2002-11-28 2004-06-05 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20050042863A (ko) * 2003-11-04 2005-05-11 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08125142A (ja) * 1994-10-27 1996-05-17 Sony Corp 半導体装置の製造方法
JPH10289990A (ja) 1997-04-16 1998-10-27 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
KR20020002170A (ko) * 2000-06-29 2002-01-09 박종섭 반도체장치의 커패시터 제조방법
KR20040046642A (ko) * 2002-11-28 2004-06-05 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20050042863A (ko) * 2003-11-04 2005-05-11 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200001440A (ko) * 2018-06-27 2020-01-06 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 층간 유전체 층 토포그래피를 개선하는 방법
KR102252938B1 (ko) 2018-06-27 2021-05-20 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 층간 유전체 층 토포그래피를 개선하는 방법
US11257719B2 (en) 2018-06-27 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for improving interlayer dielectric layer topography

Similar Documents

Publication Publication Date Title
TWI838420B (zh) 在半導體元件圖案化中形成及使用應力調整矽氧化物膜的方法
KR100624566B1 (ko) 커패시터 상부에 유동성 절연막을 갖는 반도체소자 및 그제조 방법
US7344953B2 (en) Process for vertically patterning substrates in semiconductor process technology by means of inconformal deposition
US8288241B2 (en) Semiconductor device, method of manufacturing the same and adsorption site blocking atomic layer deposition method
US20060038293A1 (en) Inter-metal dielectric fill
US7741671B2 (en) Capacitor for a semiconductor device and manufacturing method thereof
US8212301B2 (en) Capacitor and method for fabricating the same
TW202011459A (zh) Vnand拉伸厚teos氧化物
CN109326553B (zh) 沟槽隔离结构的形成方法、化学气相沉积工艺
KR100522427B1 (ko) 반도체 소자의 캐패시터 제조방법
JP2002141424A (ja) 半導体素子のキャパシタ製造方法
KR100598990B1 (ko) 반도체 소자의 층간 절연막 형성 방법
JP2013143424A (ja) 半導体装置及びその製造方法
CN115799160A (zh) 半导体结构及其制作方法
US20050037565A1 (en) Method of fabricating an oxide collar for a trench capacitor
KR20070110748A (ko) 커패시터 형성 방법
TW202121668A (zh) 半導體裝置
CN101246842A (zh) 半导体集成电路工艺中形成浅沟槽隔离区域的方法
CN102930981B (zh) 一种电容及其制作方法
CN110942974A (zh) 半导体结构的形成方法及在晶圆上形成氧化硅膜的方法
KR100639886B1 (ko) 반도체 소자의 갭 필을 이용하는 유에스지 증착 방법
KR20240011631A (ko) 기판 처리 방법
JP2908200B2 (ja) 半導体装置の製造方法
JP2022142897A (ja) パターン形成方法及び半導体装置の製造方法
KR100644046B1 (ko) 반도체 소자의 커패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee