KR102252938B1 - 층간 유전체 층 토포그래피를 개선하는 방법 - Google Patents

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Abstract

층간 유전체(ILD) 층 토포그래피(topography)를 개선하기 위한 방법 및 결과적인 집적 회로 디바이스가 여기에 개시된다. 예시적인 방법은, 웨이퍼의 제1 영역 위에 제1 두께를 갖는 제1 컨택 에칭 정지 층을 형성하는 단계, 상기 웨이퍼의 제2 영역 위에 제2 두께를 갖는 제2 컨택 에칭 정지 층을 형성하는 단계, 및 상기 제1 컨택 에칭 정지 층 및 상기 제2 컨택 에칭 정지 층 위에 ILD 층을 형성하는 단계를 포함한다. 상기 제1 영역과 상기 제2 영역 간에 제1 토포그래피 편차(topography variation)가 존재한다. 상기 제2 두께는, 상기 제1 토포그래피 편차보다 더 작은 제2 토포그래피 편차를 달성하도록 상기 제1 두께와 상이하다. 상기 제1 토포그래피 편차는, 상기 제1 영역에서 상기 웨이퍼 위에 배치된 제1 게이트 구조물과, 상기 제2 영역에서 상기 웨이퍼 위에 배치된 제2 게이트 구조물 간의 높이 차이에 의해 야기될 수 있다.

Description

층간 유전체 층 토포그래피를 개선하는 방법{METHODS FOR IMPROVING INTERLAYER DIELECTRIC LAYER TOPOGRAPHY}
본 출원은 2018년 6월 27일 출원된 미국 가특허 출원 번호 제62/690,377호의 정규 출원이고 이의 우선권을 주장하며, 이의 전체 개시가 참조에 의해 여기에 포함된다.
집적 회로(IC; integrated circuit) 산업은 급격한 성장을 겪어왔다. IC 재료 및 설계에 있어서의 기술 발전은 IC 세대를 만들어냈는데, 각 세대는 이전 세대보다 더 작고 보다 복잡한 회로를 갖는다. IC 진화 동안, 기능 밀도(즉, 칩 면적당 상호접속된 디바이스들의 수)는 전반적으로 증가한 반면에, 기하학적 크기(즉, 제조 프로세스를 사용하여 만들어질 수 있는 최소 컴포넌트(또는 라인))는 감소하였다. 이 스케일링 다운(scaling down) 프로세스는 전반적으로 생산 효율을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다. 그러나, 이러한 발전은 또한 IC 제조의 복잡도를 증가시켰으며, 이 발전이 실현되기 위해서는, IC 프로세싱 및 제조에 있어서의 마찬가지의 개발이 필요하다.
예를 들어, IC 제조는 통상적으로, 웨이퍼(기판) 상에 다양한 IC 디바이스를 포함하는 디바이스 층을 형성한 다음, 다양한 IC 디바이스의 동작을 용이하게 하는, 디바이스 층 위의 다층 상호접속(MLI; multilayer interconnect) 특징부(feature)를 형성하는 것을 수반한다. 일부 구현에서, MLI 특징부는 디바이스 층 위에 배치된 층간 유전체(ILD; interlayer dielectric) 층 및 ILD 층 위에 배치된 금속간 유전체(IMD; intermetal dielectric) 층을 포함한다. IMD 층은 IC 디바이스 및/또는 IC 디바이스의 컴포넌트 사이에 신호를 라우팅 및/또는 분배하도록 구성되는 전기 전도성 상호접속 구조물(예를 들어, 금속 상호접속 구조물)을 포함한다. ILD 층의 토포그래피(topography)는 디바이스 층과 같은 아래의 층(들)의 토포그래피에 따르기 때문에, 아래의 층(들)에서의 임의의 토포그래피 편차(variation)가 종종 ILD 층에 전사된다. 예를 들어, 디바이스 층에서의 토포그래피 편차를 야기하는 IC 디바이스들 사이의 높이 편차(다르게 말하자면, 디바이스 층의 일부 영역은 다른 영역보다 “더 높거나” “ 더 낮음”)로 인해, 평탄화 프로세스(예를 들어, 화학 기계적 연마 프로세스)를 수행한 후에도 ILD 층이 토포그래피 편차를 나타내게 된다. 이러한 토포그래피 편차는 IC 디바이스 성능 저하 또는 심지어 IC 디바이스 고장을 초래할 수 있다. 따라서, 기존의 IC 제조 방법이 일반적으로 그의 의도한 목적에는 충분하였지만, 모든 점에서 완전히 만족스럽지는 못하였다(예를 들어, ILD 토포그래피를 충분히 제어하는 데 있어서).
층간 유전체(ILD) 층 토포그래피(topography)를 개선하기 위한 방법 및 결과적인 집적 회로 디바이스가 여기에 개시된다. 예시적인 방법은, 웨이퍼의 제1 영역 위에 제1 두께를 갖는 제1 컨택 에칭 정지 층을 형성하는 단계, 상기 웨이퍼의 제2 영역 위에 제2 두께를 갖는 제2 컨택 에칭 정지 층을 형성하는 단계, 및 상기 제1 컨택 에칭 정지 층 및 상기 제2 컨택 에칭 정지 층 위에 ILD 층을 형성하는 단계를 포함한다. 상기 제1 영역과 상기 제2 영역 간에 제1 토포그래피 편차(topography variation)가 존재한다. 상기 제2 두께는, 상기 제1 토포그래피 편차보다 더 작은 제2 토포그래피 편차를 달성하도록 상기 제1 두께와 상이하다. 상기 제1 토포그래피 편차는, 상기 제1 영역에서 상기 웨이퍼 위에 배치된 제1 게이트 구조물과, 상기 제2 영역에서 상기 웨이퍼 위에 배치된 제2 게이트 구조물 간의 높이 차이에 의해 야기될 수 있다.
본 개시는 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않고 단지 설명을 위한 목적으로 사용된 것임을 강조한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 본 개시의 다양한 양상에 따라 집적 회로 디바이스를 제조하는 방법의 흐름도이다.
도 2a 내지 도 2l은 본 개시의 다양한 양상에 따라 부분적으로 또는 전체적으로 집적 회로 디바이스의 부분 단면도들이다.
도 3은 본 개시의 다양한 양상에 따라 부분적으로 또는 전체적으로 또다른 집적 회로 디바이스의 부분 단면도이다.
본 개시는 일반적으로 집적 회로(IC; integrated circuit) 디바이스에 관한 것으로, 보다 상세하게는 IC 디바이스의 층간 유전체 층(ILD) 토포그래피를 개선하기 위한 방법에 관한 것이다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다.
또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다. 또한, 이어지는 본 개시에서 또 다른 특징부 상의, 이에 접속되고, 그리고/또는 이에 연결되는 특징부의 형성은, 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 특징부가 직접 접촉하지 않도록 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 공간적으로 상대적인 용어, 예를 들어 “하부”, “상부”, “수평”, “수직”, “위에”, “위의”, “아래에”, “밑에”, “위로”, “아래로”, “상부”, “바닥” 등 뿐만 아니라 이들의 파생어(예컨대, “수평적으로”, “아래쪽으로”, “위쪽으로” 등)는 하나의 특징부의 또다른 특징부에 대한 관계의 설명을 용이하게 하기 위해 사용된다. 공간적으로 상대적인 용어는 특징을 포함한 디바이스의 상이한 배향을 커버하도록 의도된다.
IC 기술이 계속해서 점점 더 작은 기술 노드(예를 들어, 20 nm, 16 nm, 10 nm, 7 nm, 및 그 이하)를 향해 발전함에 따라, 새로운 기술 난제가 떠오른다. 하나의 이러한 난제는, IC 제조 동안 생기는 토포그래피 편차와 관련된다. 토포그래피 편차는, 웨이퍼의 일부 영역이 웨이퍼의 다른 영역보다 높이가 “더 클” 때(예를 들어, 더 큰 수직 높이를 가짐) 또는 반대의 경우에 발생한다. 높이가 “더 큰” 또는 “더 작은” 영역은 반도체 층, 유전체 층, 및/또는 전도성(예를 들어, 금속) 층과 같은 다양한 층을 포함할 수 있다. 토포그래피 편차가 구형 기술 세대에는 종종 영향을 미치지 않았었는데, 구형 기술 세대에 대한 IC 디바이스 크기가 토포그래피 편차를 넘는다거나 토포그래피 편차에 비교하여 충분히 컸기 때문이고, 그에 의해 토포그래피 편차로부터 어떠한 영향이나 문제도 없었다. 그리하여, 종래의 IC 제조 방법은 진보된 기술 노드에서 토포그래피 편차에 의해 야기된 난제에 대처하기 위한 만족스러운 해결책을 고안하지 못하였다.
예를 들어, IC 제조는 통상적으로, 웨이퍼(기판) 상에 다양한 IC 디바이스를 포함하는 디바이스 층을 형성한 다음, 다양한 IC 디바이스의 동작을 용이하게 하는, 디바이스 층 위의 다층 상호접속(MLI; multilayer interconnect) 특징부(feature)를 형성하는 것을 수반한다. 일부 구현에서, MLI 특징부는 디바이스 층 위에 배치된 컨택 에칭 정지 층(CESL; contact etch stop layer), CESL 층 위에 배치된 ILD 층, 및 ILD 층 위에 배치된 금속간 유전체(IMD; intermetal dielectric) 층을 포함한다. IMD 층은 IC 디바이스 및/또는 IC 디바이스의 컴포넌트 사이에 신호를 라우팅 및/또는 분배하도록 구성되는 전기 전도성 상호접속 구조물(예를 들어, 금속 상호접속 구조물)을 포함한다. CESL 층 및 ILD 층의 토포그래피는 디바이스 층과 같은 아래의 층(들)의 토포그래피에 따르기 때문에, 아래의 층(들)에서의 토포그래피 편차가 종종 ILD 층에 전사된다. 예를 들어, 디바이스 층에서의 토포그래피 편차를 야기하는 IC 디바이스 간의 높이 편차(다르게 말하자면, 디바이스 층의 일부 영역이 다른 영역보다 높이가 “더 크거나” “더 작음”)로 인해, 평탄화 프로세스를 수행한 후에도 CESL 층(통상적으로 디바이스 층의 다양한 IC 디바이스 위에 동일한 두께를 가짐) 및 ILD 층이 토포그래피 편차를 나타내게 된다. 이러한 토포그래피 편차는 IC 디바이스 성능 저하 또는 심지어 IC 디바이스 고장을 초래할 수 있다.
따라서, 본 개시는, 상이한 높이 디바이스 특징부 위의 상이한 두께 CESL을 구현함으로써, 디바이스 층의 토포그래피 편차가 ILD 층의 토포그래피 편차에 미치는 영향을 최소화하는 것을 제안한다. 상이한 높이 디바이스 상의 상이한 두께 CESL을 이용하면, 디바이스 층의 토포그래피 편차를 “평평하게 할 수(smooth)” 있으며, 그리하여 후속 형성된 ILD 층은 “보다 평평한” 토포그래피를 나타낸다. 이러한 기술을 구현함으로써 다수의 이점이 여기에 기재된다. 상이한 실시예들은 상이한 이점을 가질 수 있고, 임의의 실시예의 어떠한 특정 이점도 반드시 요구되는 것이 아니다.
도 1은 본 개시의 다양한 양상에 따라 집적 회로 디바이스를 제조하는 방법(10)의 흐름도이다. 블록 12에서, 제1 두께를 갖는 제1 컨택 에칭 정지 층이 제1 높이를 갖는 제1 게이트 구조물 위에 형성된다. 블록 14에서, 제2 두께를 갖는 제2 컨택 에칭 정지 층이 제2 높이를 갖는 제2 게이트 구조물 위에 형성된다. 제2 높이는 제1 높이보다 더 작다. 제1 두께 및 제2 두께는 토포그래피 편차를 최소화하도록 구성된다. 예를 들어, 제2 두께는 제1 두께보다 더 크다. 블록 16에서, ILD 층이 제1 컨택 에칭 정지 층 및 제2 컨택 에칭 정지 층 위에 형성된다. 블록 18에서, 방법(10)은 IC 디바이스의 제조를 완료하는 것으로 이어질 수 있다. 도 1은 본 개시의 발명의 개념을 보다 잘 이해하도록 명확하게 하기 위해 단순화되었다. 추가의 특징들이 방법(10)에 추가될 수 있고, 아래에 기재된 특징의 일부는 방법(10)의 다른 실시예에서 교체, 수정, 또는 제거될 수 있다.
도 2a 내지 도 2l은 본 개시의 다양한 양상에 따라 도 1의 방법(10)과 같은 방법의 다양한 제조 단계에서 부분적으로 또는 전체적으로 IC 디바이스(100)의 부분 단면도들이다. IC 디바이스(100)는 마이크로프로세서, 메모리, 및/또는 다른 IC 디바이스에 포함될 수 있다. 일부 구현에서, IC 디바이스(100)는, 저항, 커패시터, 인덕터, 다이오드, p-타입 FET(PFET), n-타입 FET(NFET), 금속-산화물-반도체 FET(MOSFET; metal-oxide-semiconductor FET), 상보형 MOS(CMOS; complementary MOS) 트랜지스터, BJT(bipolar junction transistor), LDMOS(laterally diffused MOS) 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 적합한 컴포넌트 또는 이들의 조합과 같은 다양한 수동 및 능동 마이크로전자 소자를 포함하는, IC 칩의 일부, SoC(system on chip), 또는 이들의 일부이다. 다양한 트랜지스터는 IC 디바이스(100)의 설계 요건에 따라 평면 트랜지스터 또는 핀형 FET(FinFET; fin-like FET)와 같은 멀티게이트 트랜지스터로서 구성된다. IC 디바이스(100)는 디바이스 영역(102), 디바이스 영역(104), 디바이스 영역(106), 및 디바이스 영역(108)을 포함한다. 디바이스 영역(102-108)의 각각은, 코어 영역(종종 로직 영역으로 지칭됨), 메모리 영역(예컨대, SRAM(static random access memory) 영역 및/또는 플래시 메모리 영역), 아날로그 영역, 주변 영역(종종 I/O 영역으로 지칭됨), 더미 영역, 다른 적합한 영역, 또는 이들의 조합을 제공하도록 구성된 다양한 능동 및/또는 수동 마이크로전자 소자를 포함한다. 예를 들어, 디바이스 영역(102)은 플래시 셀 메모리 영역(하나 이상의 플래시 메모리를 포함함)이고, 디바이스 영역(104)은 고전압 영역(하나 이상의 트랜지스터를 포함함)이고, 디바이스 영역(106)은 I/O 영역(하나 이상의 트랜지스터를 포함함), 디바이스 영역(108)은 코어 영역(하나 이상의 트랜지스터를 포함함)이다. 일부 구현에서, 고전압 영역은 일반적으로, 약 5V보다 더 큰 전압에서 동작하는 트랜지스터를 포함하는, IC 디바이스(100)의 영역을 지칭한다. 일부 구현에서, IC 디바이스(100)는, 일반적으로 약 5 V보다 작은 전압에서 동작하는 트랜지스터를 포함하는 IC 디바이스(100)의 영역을 지칭하는 저전압 영역을 포함한다. 도 2a 내지 도 2l은 본 개시의 발명의 개념을 보다 잘 이해할 수 있도록 명확하게 하기 위해 단순화되었다. 추가의 특징들이 IC 디바이스(100)에 추가될 수 있고, 아래에 기재된 특징의 일부는 IC 디바이스(100)의 다른 실시예에서 교체, 수정, 또는 제거될 수 있다.
도 2a로 가면, IC 디바이스(100)는 기판(웨이퍼)(110)을 포함한다. 도시된 실시예에서, 기판(110)은 실리콘을 포함한다. 대안으로서 또는 추가적으로, 기판(110)은, 게르마늄과 같은 또다른 원소 반도체; 실리콘 카바이드, 실리콘 인화물, 갈륨 비소화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 인듐 안티몬화물, 아연 산화물, 아연 셀렌화물, 아연 황화물, 아연 텔루라이드, 카드뮴 셀렌화물, 카드뮴 황화물, 및/또는 카드뮴 텔루라이드와 같은 화합물 반도체; SiGe, SiPC, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 합금 반도체; 또는 이들의 조합을 포함한다. 대안으로서, 기판(110)은 SOI(silicon-on-insulator) 기판, SGOI(silicon germanium-on-insulator) 기판, 또는 GOI(germanium-on-insulator) 기판과 같은 반도체-온-절연체(semiconductor-on-insulator) 기판이다. 반도체-온-절연체 기판은 SIMOX(separation by implantation of oxygen), 웨이퍼 본딩, 및/또는 다른 적합한 방법을 사용하여 제조될 수 있다. 일부 구현에서, 기판(110)은 하나 이상의 III-V족 재료를 포함한다. 일부 구현에서, 기판(110)은 하나 이상의 II-IV족 재료를 포함한다.
IC 디바이스(100)의 다양한 디바이스 영역을 격리하도록 아이솔레이션 특징부(isolation feature)(112)가 기판(110) 위에 그리고/또는 기판(110)에 배치된다. 예를 들어, 아이솔레이션 특징부(112)는 디바이스 영역(102-108)과 같은 능동 소자 영역 및/또는 수동 소자 영역을 서로 분리하고 격리시킨다. 아이솔레이션 특징부(112)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적합한 아이솔레이션 재료(예를 들어, 실리콘, 산소, 질소, 탄소, 또는 다른 적합한 아이솔레이션 구성성분을 포함함), 또는 이들의 조합을 포함한다. 아이솔레이션 특징부(112)는 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 구조물, DTI(deep trench isolation) 구조물, 및/또는 LOCOS(local oxidation of silicon) 구조물과 같이 상이한 구조물을 포함할 수 있다. 일부 구현에서, STI 특징부는, 기판(110)에 트렌치를 에칭하고(예를 들어, 건식 에칭 프로세스 및/또는 습식 에칭 프로세스를 사용함으로써) 트렌치를 절연제 재료로 채움으로써(예를 들어, 화학적 기상 증착 프로세스 또는 스핀온 글래스 프로세스를 사용함으로써), 형성될 수 있다. 과도한 절연체 재료를 제거하고 그리고/또는 아이솔레이션 특징부(112)의 상부 표면을 평탄화하도록 화학 기계적 연마(CMP; chemical mechanical polishing) 프로세스가 수행될 수 있다. 일부 구현에서, STI 특징부는, 핀을 형성한 후에 절연체 재료 층이 핀 사이의 갭(트렌치)을 채우도록 기판(110) 위에 절연체 재료를 퇴적하고, 아이솔레이션 특징부(112)를 형성하도록 절연제 재료 층을 에칭 제거함으로써, 형성될 수 있다. 일부 구현에서, 아이솔레이션 특징부(112)는, 라이너 유전체 층 위에 배치된 벌크 유전체 층과 같이, 트렌치를 채우는 다층 구조물을 포함하는데, 여기서 벌크 유전체 층 및 라이너 유전체 층은 설계 요건에 따른 재료를 포함한다(예를 들어, 열 산화물을 포함하는 라이너 유전체 층 위에 배치된, 실리콘 질화물을 포함하는 벌크 유전체 층). 일부 구현에서, 아이솔레이션 특징부(112)는 도핑된 라이너 층 위에 배치된 유전체 층(예를 들어, BSG(boron silicate glass) 또는 PSG(phosphosilicate glass)를 포함함)을 포함한다.
기판(110)은 IC 디바이스(100)의 설계 요건에 따라 구성된 다양한 도핑 영역을 포함한다. 예를 들어, 기판(110)은 도핑 영역(114), 도핑 영역(116), 도핑 영역(118), 및 도핑 영역(120)을 포함한다. 도핑 영역(114-120)의 각각은 각자의 디바이스 영역(104-108)에 배치된 디바이스의 타입에 따라 n-타입 도핑 영역(n-웰로도 지칭됨) 또는 p-타입 도핑 영역(p-웰로도 지칭됨)이다. n-타입 도핑 영역은 인, 비소, 다른 n-타입 도펀트, 또는 이들의 조합과 같은 n-타입 도펀트로 도핑된다. p-타입 도핑 영역은 붕소(예를 들어, BF2), 인듐, 다른 p-타입 도펀트, 또는 이들의 조합과 같은 p-타입 도펀트로 도핑된다. 일부 구현에서, 도핑 영역(114-120) 중의 하나 이상은 p-타입 도펀트와 n-타입 도펀트의 조합을 포함한다. 도핑 영역(114-120)은 기판(110) 바로 위에 그리고/또는 기판(110)에 형성될 수 있으며, 예를 들어 p 웰 구조, n 웰 구조, 이중-웰 구조, 상승 구조, 또는 이들의 조합을 제공할 수 있다. 도핑 영역(114-120)을 형성하도록 이온 주입 프로세스, 확산 프로세스, 및/또는 다른 적합한 도핑 프로세스가 수행될 수 있다.
게이트 구조물(124A), 게이트 구조물(124B), 게이트 구조물(124C), 게이트 구조물(124D), 및 게이트 구조물(124E)과 같은 다양한 게이트 구조물이 기판(110) 위에 배치된다. 다양한 퇴적 프로세스, 리소그래피 프로세스, 에칭 프로세스, 다른 적합한 프로세스, 또는 이들의 조합이 게이트 구조물(124A-124E)의 게이트 스택을 제조하도록 구현될 수 있다. 퇴적 프로세스는, CVD, 물리적 기상 증착(PVD; physical vapor deposition), 원자층 증착(ALD; atomic layer deposition), 고밀도 플라즈마 CVD(HDPCVD; high density plasma CVD), 금속 유기 CVD(MOCVD; metal organic CVD), 원격 플라즈마 CVD(RPCVD; remote plasma CVD), 플라즈마 강화 CVD(PECVD; plasma enhanced CVD), 저압 CVD(LPCVD; low-pressure CVD), 원자층 CVD(ALCVD; atomic layer CVD), 기압 CVD(APCVD; atmospheric pressure CVD), 도금, 다른 적합한 방법, 또는 이들의 조합을 포함한다. 리소그래피 패터닝 프로세스는, 레지스트 코팅(예를 들어, 스핀온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광-후 베이킹, 레지스트 현상, 린싱, 건조(예를 들어, 하드 베이킹), 기타 적합한 프로세스, 또는 이들의 조합을 포함한다. 대안으로서, 리소그래피 노광 프로세스는 마스크리스 포토리소그래피, 전자빔 기록, 또는 이온빔 기록과 같은 다른 방법에 의해 보조되거나 구현되거나 교체된다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 에칭 프로세스, 또는 이들의 조합을 포함한다.
게이트 구조물(124A-124E)은 IC 디바이스(100)의 설계 요건에 따라 원하는 기능을 달성하도록 구성된 게이트 스택을 포함하며, 그리하여 게이트 구조물(124A-124E)은 동일하거나 상이한 층 및/또는 재료를 포함한다. 예를 들어, 게이트 구조물(124A, 124B)은 각자의 플래시 메모리 셀의 일부를 형성하도록 구성되고, 게이트 구조물(124C-124E)은 각자의 트랜지스터의 일부를 형성하도록 구성된다. 게이트 구조물(124A, 124B)은 각각 높이 H1를 가지며, 이는 게이트 구조물(124A, 124B)의 게이트 스택의 다양한 층의 결합된 두께를 나타낸다. 높이 H1은 기판(110)의 상부 표면으로부터 게이트 구조물(124A, 124B)의 게이트 스택의 상부 표면까지 연장한다. 게이트 구조물(124C-124E)은 각각 높이 H2를 가지며, 이는 게이트 구조물(124C-124E)의 게이트 스택의 다양한 층의 결합된 두께를 나타낸다. 높이 H2는 기판(110)의 상부 표면으로부터 게이트 구조물(124C-124E)의 게이트 스택의 상부 표면까지 연장한다. 도시된 실시예에서, 높이 H1은 높이 H2보다 더 크며, 이는 디바이스 영역(102)과 디바이스 영역(104-108) 간에 토포그래피 편차 Δ1를 야기한다. 토포그래피 편차 Δ1은, 높이 H1과 높이 H2 간의 차이이다(즉, Δ1 = H1 - H2). 토포그래피 편차 Δ1은, IC 디바이스(100)의 후속 형성되는 층에 전사될 수 있으며, 이는 IC 디바이스(100)의 성능을 저하시킬 수 있다. 본 개시는 아래에 기재된 바와 같이, 이러한 토포그래피 편차에 의해 제시되는 난제를 극복하기 위한 해결책을 제공한다. 일부 구현에서, 높이 H1은 약 2,500 Å 이상이고, 높이 H2는 약 2,500 Å보다 더 작다(예를 들어, 약 1,500 Å). 일부 구현에서, 토포그래피 편차 Δ1는, 디바이스 영역(102)에서의 높이가 가장 큰 컴포넌트의 상부 표면과 디바이스 영역(104-108)에서의 높이가 가장 큰 컴포넌트의 상부 표면 간의 거리(또는 높이)이다. 일부 구현에서, 게이트 구조물(124A-124E)은 집합적으로 디바이스 층으로 지칭될 수 있는데, 디바이스 층은 높은(high) 토포그래피 영역(여기에서는, 디바이스 영역(102)) 및 낮은(low) 토포그래피 영역(여기에서는, 디바이스 영역(104-108))을 포함한다.
게이트 구조물(124A)은 터널 산화물 층(126a), 플로팅 게이트 층(128a), 유전체 층(130a), 제어 게이트 층(132a), 및 하드 마스크 층(134a)을 포함하는 게이트 스택을 갖는다. 게이트 구조물(124B)은 터널 산화물 층(126b), 플로팅 게이트 층(128b), 유전체 층(130b), 제어 게이트 층(132b), 및 하드 마스크 층(134b)을 포함하는 게이트 스택을 갖는다. 터널 산화물 층(126a, 126b)은 기판(110) 위에 배치되고, 실리콘 및/또는 산소(예를 들어, 실리콘 산화물)와 같은 임의의 적합한 재료를 포함한다. 플로팅 게이트 층(128a, 128b)은 터널 산화물 층(126a, 126b) 상에 각각 배치되고, 폴리실리콘과 같은 전기 전도성 재료를 포함한다. 일부 구현에서, 플로팅 게이트 층(128a, 128b)은 실리콘 및/또는 게르마늄과 같은 반도체 재료를 포함하는 나노아일랜드(nano-islands)를 포함할 수 있다. 유전체 층(130a, 130b)은 각각 플로팅 게이트 층(128a, 128b) 상에 배치되고, 유전체 재료를 포함한다. 일부 구현에서, 유전체 층(130a, 130b)은 산화물-질화물-산화물(ONO; oxide-nitride-oxide) 구조물과 같은 다층 구조물을 포함한다. 예를 들어, 유전체 층(130a, 130b)은, 플로팅 게이트 층(128a, 128b) 위에 배치된 제1 실리콘-및-산소-함유 층, 제1 실리콘-및-산소-함유 층 위에 배치된 실리콘-및-질소-함유 층, 및 실리콘-및-질소-함유 층 위에 배치된 제2 실리콘-및-산소-함유 층을 포함할 수 있다. 제어 게이트 층(132a, 132b)은 유전체 층(130a, 130b) 상에 각각 배치되고, 폴리실리콘과 같은 전기 전도성 재료를 포함한다. 일부 구현에서, 게이트 구조물(124a, 124b)의 게이트 스택은, 금속-산화물-질화물-산화물-실리콘(MONOS; metal-oxide-nitride-oxide-silicon), 실리콘-산화물-질화물-실리콘(SONOS; silicon-oxide-nitride-silicon), 실리콘-질화물-산화물-실리콘(SNOS; silicon-nitride-oxide-silicon), 금속-질화물-산화물-실리콘(MNOS; metal-nitride-oxide-silicon), 또는 다른 적합한 재료 조합과 같은 다양한 재료 조합을 포함할 수 있다. 하드 마스크 층(134a, 134b)은 각자의 제어 게이트 층(132a, 132b) 상에 배치되고, 실리콘, 질소, 및/또는 탄소(예를 들어, 실리콘 질화물 또는 실리콘 탄화물)과 같은 임의의 적합한 재료를 포함한다. 도시된 실시예에서, 게이트 구조물(124A, 124B)의 게이트 스택의 상부 표면은 각자의 하드 마스크 층(134a, 134b)의 상부 표면이며, 그리하여 높이 H1은 기판(110)의 상부 표면으로부터 하드 마스크 층(134a, 134b)의 상부 표면까지 연장한다.
게이트 구조물(124C)은, 계면 층(136a), 게이트 유전체(138a), 게이트 전극(140a), 및 하드 마스크 층(142a)을 포함하는 게이트 스택을 갖고, 게이트 구조물(124D)은 계면 층(138b), 게이트 유전체(138b), 게이트 전극(140b), 및 하드 마스크 층(142b)을 포함하는 게이트 스택을 갖고, 게이트 구조물(124E)은 계면 층(136c), 게이트 유전체(138c), 게이트 전극(140c), 및 하드 마스크 층(142c)을 포함하는 게이트 스택을 갖는다. 게이트 구조물(124C-124E)은 상이한 트랜지스터와 대응하므로, 게이트 구조물(124C-124E)은 계면 층(136a-136c), 게이트 유전체(138a-138c), 게이트 전극(140a-140c), 및/또는 하드 마스크 층(142a-142c)의 층들의 상이한 수, 구성, 및/또는 재료를 포함할 수 있다. 예를 들어, 디바이스 영역(104)(여기에서는, 고전압 영역)에서의 트랜지스터의 성능을 최적화하기 위해, 게이트 유전체(138a)의 두께는 게이트 유전체(138b) 및/또는 게이트 유전체(138c)의 두께보다 더 크다. 게이트 구조물(124C-124E)의 게이트 스택은 게이트 라스트(gate last) 프로세스, 게이트 퍼스트(gate first) 프로세스, 또는 하이브리드(hybrid) 게이트 라스트/게이트 퍼스트 프로세스에 따라 제조된다. 게이트 라스트 프로세스 구현에서, 게이트 구조물(124C-124E) 중의 하나 이상은, 추후에 금속 게이트 스택으로 교체되는 더미 게이트 스택을 포함한다. 더미 게이트 스택은 예를 들어 계면 층(예를 들어, 실리콘 산화물을 포함함) 및 더미 게이트 전극 층(예를 들어, 폴리실리콘을 포함함)을 포함한다. 이러한 구현에서, 더미 게이트 전극 층은, 게이트 유전체(138a-138c) 및/또는 게이트 전극(140a-140c)이 추후에 형성되는 개구(트렌치)를 형성하도록 제거된다.
계면 층(136a-136c)은 기판(110) 상에 배치되고, 실리콘 및/또는 산소(예를 들어, 실리콘 산화물)와 같은 임의의 적합한 재료를 포함한다. 게이트 유전체(138a-138c)는 각자의 계면 층(136a-136c) 및 각자의 게이트 스택 정의 표면 상에 컨포멀하게(conformally) 배치되며, 그리하여 게이트 유전체(138a-138c)는 실질적으로 균일한 두께를 갖는다. 게이트 유전체(138a-138c)는 실리콘 산화물, 하이 k 유전체 재료, 다른 적합한 유전체 재료, 또는 이들의 조합과 같은 유전체 재료를 포함한다. 하이 k 유전체 재료는 일반적으로, 예를 들어 실리콘 산화물의 유전 상수(k
Figure 112018119656663-pat00001
3.9)보다 더 큰 높은 유전 상수를 갖는 유전체 재료를 지칭한다. 예시적인 하이 k 유전체 재료는, 하프늄, 알루미늄, 지르코늄, 란타늄, 탄탈럼, 티타늄, 이트륨, 산소, 질소, 다른 적합한 구성성분, 또는 이들의 조합을 포함한다. 일부 구현에서, 게이트 유전체(138a-138c)는 예를 들어, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, HfO2-Al2O3,　TiO2, Ta2O5,　La2O3,　Y2O3, 다른 적합한 하이 k 유전체 재료, 또는 이들의 조합을 포함하는 하이 k 유전체 재료를 포함할 수 있다. 게이트 전극(140a-140c)은 각자의 게이트 유전체(138a-138c) 상에 배치된다. 게이트 전극(140a-140c)은 전기 전도성 재료를 포함한다. 일부 구현에서, 게이트 전극(140a-140c)은 하나 이상의 캐핑 층, 일함수 층, 글루/배리어 층, 및/또는 금속 충진(또는 벌크) 층과 같은 복수의 층을 포함한다. 캐핑 층은, 게이트 유전체(138a-138c)와 게이트 구조물(124C-124E)의 다른 층 간의 구성성분의 확산 및/또는 반응을 막거나 없애는 재료를 포함할 수 있다. 일부 구현에서, 캐핑 층은 금속과 질소, 예컨대 티타늄 질화물(TiN), 탄탈 질화물(TaN), 텅스텐 질화물(W2N), 티타늄 실리콘 질화물(TiSiN), 탄탈 실리콘 질화물(TaSiN), 또는 이들의 조합을 포함한다. 일함수 층은 n-타입 일함수 재료 및/또는 p-타입 일함수 재료와 같은 원하는 일함수(예컨대, n-타입 일함수 또는 p-타입 일함수)를 갖도록 튜닝된 전도성 재료를 포함한다. p-타입 일함수 재료는 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 p-타입 일함수 재료, 또는 이들의 조합을 포함한다. n-타입 일함수 재료는 Ti, Al, Ag, Mn, Zr, TiAl, TiAlC, TaC, TaCN, TaSiN, TaAl, TaAlC, TiAlN, 다른 n-타입 일함수 재료, 또는 이들의 조합을 포함한다. 글루/배리어 층은 일함수 층 및 금속 충진 층과 같은 인접한 층들 간의 접착을 촉진시키는 재료 및/또는 일함수 층 및 금속 충진 층과 같은 게이트 층들 간의 확산을 차단 및/또는 감소시키는 재료를 포함할 수 있다. 예를 들어, 글루/배리어 층은 금속(예를 들어, W, Al, Ta, Ti, Ni, Cu, Co, 다른 적합한 재료, 또는 이들의 조합), 금속 산화물, 금속 질화물(예를 들어, TiN), 또는 이들의 조합을 포함한다. 금속 충진 층은 Al, W, 및/또는 Cu와 같은 적합한 전도성 재료를 포함할 수 있다. 하드 마스크 층(142a-142c)은 각자의 게이트 유전체(138a-138c) 및 각자의 게이트 전극(140a-140c) 상에 배치된다. 하드 마스크 층(142a-142c)은 실리콘, 질소, 및/또는 탄소(예를 들어, 실리콘 질화물 또는 실리콘 탄화물)과 같은 임의의 적합한 재료를 포함한다. 도시된 실시예에서, 게이트 구조물(124C-124E)의 게이트 스택의 상부 표면은 각자의 하드 마스크 층(142a- 142c)의 상부 표면이며, 그리하여 높이 H2는 기판(110)의 상부 표면으로부터 하드 마스크 층(142a-142c)의 상부 표면까지 연장한다.
게이트 구조물(124A-124E)은 게이트 스페이서(144a), 게이트 스페이서(144b), 게이트 스페이서(144c), 게이트 스페이서(144c), 게이트 스페이서(144d), 및 게이트 스페이서(144e)와 같은 각자의 게이트 스페이서를 더 포함한다. 게이트 스페이서(144a-144e)는 각자의 게이트 스택에 인접하게(예를 들어, 측벽을 따라) 배치된다. 게이트 스페이서(144a-144e)는 임의의 적합한 프로세스에 의해 형성되고 유전체 재료를 포함한다. 유전체 재료는 실리콘, 산소, 탄소, 질소, 다른 적합한 재료, 또는 이들의 조합(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 탄화물)을 포함할 수 있다. 예를 들어, 도시된 실시예에서, 실리콘 질화물 층과 같이 실리콘 및 질소를 포함하는 유전체 층이 기판(110) 및 게이트 구조물(124A-124E)의 게이트 스택 위에 퇴적되고 그 후에 게이트 스페이서(144a-144e)를 형성하도록 이방성 에칭될 수 있다. 일부 구현에서, 게이트 스페이서(144a-144e)는, 실리콘 질화물을 포함하는 제1 유전체 층 및 실리콘 산화물을 포함하는 제2 유전체 층과 같은 다층 구조물을 포함한다. 일부 구현에서, 게이트 스페이서(144a-144e)는 게이트 스택에 인접하게 형성되는, 시일(seal) 스페이서, 오프셋 스페이서, 희생 스페이서, 더미 스페이서, 및/또는 메인 스페이서와 같이 하나보다 많은 스페이서 세트를 포함한다. 이러한 구현에서, 다양한 스페이서 세트는 상이한 에칭 속도를 갖는 재료를 포함할 수 있다. 예를 들어, 실리콘 및 산소를 포함하는 제1 유전체 층이 기판(110) 위에 퇴적되고 그 후에 게이트 스택에 인접한 제1 스페이서 세트를 형성하도록 이방성 에칭될 수 있으며, 실리콘 및 질소를 포함하는 제2 유전체 층이 기판(110) 위에 퇴적되고 그 후에 제1 스페이서 세트에 인접한 제2 스페이서 세트를 형성하도록 이방성 에칭될 수 있다. 일부 구현에서, 게이트 스페이서(144a-144e)는 IC 디바이스(100)의 설계 요건에 따라 동일하거나 상이한 재료, 층, 세트 및/또는 구성을 포함한다.
다양한 소스/드레인 특징부(146)가 기판(110)에 배치된다. 도시된 실시예에서, 게이트 구조물(124A-124E)의 각각이 기판(110) 위에 배치되며, 그리하여 게이트 구조물(124A-124E)의 각각은 소스/드레인 특징부(146) 사이에 개재된다. 기판(110)에 배치된 채널 영역은 게이트 구조물(124A-124E)의 각각 아래의 소스/드레인 특징부(146) 사이에 이어질 수 있으며, 그리하여 동작 동안 전류가 각자의 소스/드레인 특징부(146) 사이에 흐를 수 있다. 소스/드레인 특징부(146)는, 게이트 스페이서(144a-144e)를 형성하기 전에 그리고/또는 그 후에 형성될 수 있는, 저농도 도핑된 소스 및 드레인(LDD; lightly doped source and drain) 특징부 및/또는 고농도 도핑된 소스 및 드레인(HDD; heavily doped source and drain) 특징부를 포함한다. 일부 구현에서, 소스/드레인 특징부(146)는, 원하는 트랜지스터 구성에 따라(예를 들어, PMOS 또는 NMOS), n-타입 도펀트, p-타입 도펀트, 또는 이들의 조합을 기판(110) 안으로 주입 및/또는 확산시킴으로써 형성된다. 소스/드레인 특징부(146)의 도펀트를 활성화하도록 금속 열 어닐링(RTA; rapid thermal annealing) 및/또는 레이저 어닐링과 같은 어닐링 프로세스가 수행될 수 있다. 소스/드레인 특징부(146)는 기판(110) 상에 그리고/또는 기판(110)에 배치된 에피텍셜 소스/드레인 특징부를 더 포함할 수 있다. 예를 들어, 반도체 재료가 기판(110) 상에 에피텍셜 성장되며, 그리하여 에피텍셜 소스/드레인 특징부가 완전히 매립되거나 부분적으로 매립된다(예를 들어, 기판(110)의 상부 표면보다 더 높은 상부 표면을 가짐). 에피텍시 프로세스는 CVD 퇴적 기술(예를 들어, 기상 에피텍시(VPE; vapor-phase epitaxy), 초고진공 CVD(UHV-CVD; ultra-high vacuum CVD), LPCVD, 및/또는 PECVD), 분자 빔 에피텍시, 다른 적합한 SEG 프로세스, 또는 이들의 조합을 구현할 수 있다. 에피텍시 프로세스는 기판(110)의 조성과 상호작용하는 기체상 및/또는 액상 전구체를 사용할 수 있다. 에피텍셜 소스/드레인 특징부는 실리콘 및/또는 게르마늄과 같은 임의의 적합한 재료를 포함할 수 있고, n-타입 도펀트 및/또는 p-타입 도펀트를 포함할 수 있다. 일부 구현에서, 에피텍셜 소스/드레인 특징부는, 붕소, 탄소, 다른 p-타입 도펀트, 또는 이들의 조합으로 도핑된 실리콘-및-게르마늄-함유 층을 포함할 수 있다(예를 들어, Si:Ge:B 에피텍셜 층 또는 Si:Ge:C 에피텍셜 층). 일부 구현에서, 에피텍셜 소스/드레인 특징부는, 인, 비소, 다른 n-타입 도펀트, 또는 이들의 조합으로 도핑된 실리콘--함유 또는 실리콘-탄소-함유 층층을 포함할 수 있다(예를 들어, Si:P 에피텍셜 층, Si:C 에피텍셜 층, 또는 Si:C:P 에피텍셜 층). 일부 구현에서, 에피텍셜 소스/드레인 특징부는 채널 영역에서 원하는 인장 응력 및/또는 압축 응력을 달성하는 재료 및/또는 도펀트를 포함한다. 일부 구현에서, 에피텍셜 소스/드레인 특징부는 에피텍시 프로세스의 소스 재료에 불순물을 첨가함으로써 퇴적 동안 도핑된다. 일부 구현에서, 에피텍셜 소스/드레인 특징부는 퇴적 프로세스 다음에 이온 주입 프로세스에 의해 도핑된다.
실리사이드 층(148)이 소스/드레인 특징부(146) 상에 형성된다. 일부 구현에서, 실리사이드 층(148)은 소스/드레인 특징부(146) 위에 금속 층을 퇴적함으로써 형성된다. 금속 층은 니켈, 플래티늄, 팔라듐, 바나듐, 티타늄, 코발트, 탄탈럼, 이터븀, 지르코늄, 다른 적합한 금속, 또는 이들의 조합과 같이 실리사이드 형성을 촉진시키기에 적합한 임의의 재료를 포함한다. 그 다음, 소스/드레인 특징부(146)의 구성성분(예를 들어, 실리콘 및/또는 게르마늄)을 금속과 반응시키도록 IC 디바이스(100)가 가열된다(예를 들어, 어닐링 프로세스를 가함). 따라서 실리사이드 층(148)은 금속 및 소스/드레인 특징부(146)의 구성성분(예를 들어, 실리콘 및/또는 게르마늄)을 포함한다. 일부 구현에서, 실리사이드 층(148)은 니켈 실리사이드, 티타늄 실리사이드, 또는 코발트 실리사이드를 포함한다. 금속 층의 남은 부분과 같은 임의의 반응하지 않은 금속은 에칭 프로세스와 같은 임의의 적합한 프로세스에 의해 선택적으로 제거된다.
도 2b로 가면, 컨택 에칭 정지 층(CESL; contact etch stop layer)(150)이 IC 디바이스(100) 위에, 특히 디바이스 영역(102-108)에서의 게이트 구조물(124A-124E) 위에 형성된다. 일부 구현에서, CESL(150)은 게이트 구조물(124A-124E) 위에 컨포멀하게 퇴적되며, 그리하여 CESL(150)은 게이트 구조물(124A-124E) 및 아이솔레이션 특징부(112) 및/또는 소스/드레인 특징부(146)와 같은 다양한 다른 IC 특징부 위에 실질적으로 동일한 두께를 갖는다. 도시된 실시예에서, CESL(150)은 게이트 구조물(124A-124E) 위에 두께 C1을 갖는다. 일부 구현에서, 두께 C1은 약 600 Å 내지 약 700 Å이다(예를 들어, 약 650 Å). CESL(150)의 다른 두께 프로파일이 본 개시에 의해 고려된다. 예를 들어, 일부 구현에서, 게이트 구조물(124A-124E)의 게이트 스택의 상부 표면 상에 배치된 CESL(150)의 두께는, 스페이서(144a-144e)의 상부 표면 상에 배치된 CESL(150)의 두께보다 더 크다. CESL(150)은, 하드 마스크 층(134a, 134b), 하드 마스크 층(142a-142c), 게이트 스페이서(144a-144e), 및/또는 후속 형성되는 ILD와 같은, IC 디바이스(100)의 다른 특징부와 상이한 에칭 특성을 갖는 재료를 포함한다. 일부 구현에서, CESL(150)은 실리콘, 산소, 질소, 탄소, 다른 적합한 CESL 구성성분, 또는 이들의 조합을 포함한다. 예를 들어, CESL(150)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 또는 다른 적합한 CESL 재료를 포함한다. 도시된 실시예에서, CESL(150)은 실리콘 및 질소, 예컨대 실리콘 질화물을 포함한다. 일부 구현에서, CESL(150)은, CESL(150)이 그 위에 IC 디바이스(100)에서 남게 될 트랜지스터 타입에 따라, 인장 응력 또는 압축 응력과 같은 원하는 응력을 달성하도록 구성된 재료를 포함한다. 일부 구현에서, CESL(150)은 예를 들어 하나보다 더 많은 재료 층을 포함하는 다층 구조물을 갖는다. CESL(150)은 CVD, PECVD, SACVD(sub-atmospheric CVD), LPCVD, ALD, 플라즈마 강화 ALD(PEALD; plasma enhanced ALD), 분자층 증착(MLD; molecular layer deposition), 플라즈마 임펄스 CVD(PICVD; plasma impulse CVD), 다른 적합한 방법, 또는 이들의 조합에 의해 형성된다.
도 2c로 가면, 마스크 층(160)이 IC 디바이스(100)의 높은 토포그래피 영역에서의 CESL(150) 위에 형성된다. 예를 들어, 마스크 층(160)은 높이 H1를 갖는 게이트 구조물(124A, 124B)을 포함하는 디바이스 영역(102)을 덮는다. 마스크(160)의 개구(162)는, 높이 H2를 갖는 게이트 구조물(124C-124E)을 포함하는 디바이스 영역(104-108)과 같은, IC 디바이스(100)의 낮은 토포그래피 영역에서의 CESL(150)을 노출시킨다. 마스크 층(160)은, IC 디바이스(100)의 낮은 토포그래피 영역으로부터 CESL(150)을 제거하는 데에 사용되는 CESL 컷 마스크로서 기능한다. 도시된 실시예에서, 마스크 층(160)은 레지스트 층이며, 이는 포토레지스트 층, 감광 층, 이미징 층, 패터닝 층, 및/또는 방사선 감지 층으로도 지칭된다. 따라서, 마스크 층(160)은 DUV 방사선 EUV 방사선, e-빔 방사선, 이온 빔 방사선, 및/또는 다른 적합한 방사선과 같이 리소그래피 노광 프로세스 동안 사용되는 방사선에 민감한 재료를 포함한다. 대안으로서, 일부 구현에서, 마스크 층(160)은, 실리콘, 비정질 실리콘, 반도체 산화물(예를 들어, 실리콘 산화물(SiO2)), 반도체 질화물(예를 들어, 실리콘 질화물(SiN)), 반도체 산질화물(예를 들어, 실리콘 산질화물(SiON)), 및/또는 반도체 탄화물(예를 들어, 실리콘 탄화물(SiC)), 다른 반도체 재료, 및/또는 다른 유전체 재료와 같이, CESL(150)과 상이한 에칭 특성을 갖는 재료를 포함한다. 일부 구현에서, 마스크 층(160)은 다층 구조물을 갖는다. 예를 들어, 마스크 층(160)은 CESL(150) 위에 배치된 마스크 배리어 층, 및 마스크 배리어 층 위에 배치된 마스크 층을 포함할 수 있다. 마스크 배리어 층은, 티타늄 및 질소를 포함한 재료(예를 들어, TiN)와 같이, 원하는 에칭 선택도(예를 들어, 마스크 배리어 층과 마스크 층 간에)를 달성하는 높은 내에칭성(etch resistance)을 갖는 재료를 포함할 수 있고, 마스크 층은 원하는 에칭 선택도(예를 들어, 마스크 층과 CESL(150) 간에)를 달성하는 재료를 포함할 수 있다.
마스크 층(160)은 리소그래피 프로세스에 의해 형성된다. 예를 들어, 일부 구현에서, 마스크 층(160)은 CESL(150)에 액상 레지스트 재료를 스핀 코팅함으로써 형성된다. 액상 레지스트 재료를 스핀 코팅한 후에(하지만 노광 프로세스를 수행하기 전에), 예를 들어 용매를 증발시키고 CESL(150) 위에 형성된 액상 레지스트 재료를 치밀화하도록, 마스크 층(160)에 대해 프리베이크(pre-bake) 프로세스가 수행될 수 있다. 일부 구현에서, 마스크 층(160)을 형성하기 전에, ARC 층이 CESL(150) 위에 형성되며, 그리하여 마스크 층(160)이 ARC 층 위에 형성된다. ARC 층은 질소가 없는 ARC(NFARC; nitrogen-free ARC) 층일 수 있으며, 이는 실리콘 산화물, 실리콘 산소 탄화물, PECVD 실리콘 산화물, 다른 적합한 재료, 또는 이들의 조합과 같은 재료를 포함한다. 일부 구현에서, 하나보다 많은 층(하나 이상의 ARC 층을 포함함)이 마스크 층(160)과 CESL(150) 사이에 형성될 수 있다. 그 다음, 노광 프로세스에 의해 개구(162)가 형성된다. 노광 프로세스 동안, 마스크 층(160)은 방사선(예컨대, UV 광, DUV 광, 또는 EUV 광)으로 조사되는데, 마스크는 마스크 및/또는 마스크 타입(예를 들어, 이진 마스크, 위상 변이 마스크, 또는 EUV 마스크)의 마스크 패턴에 따라 마스크 층(160)에의 방사선을 차단, 전달, 및/또는 반사시키고, 그리하여 이미지가 마스크 패턴에 대응하여 마스크 층(160)으로 투사된다. 도시된 실시예에서, 방사선은 CESL 컷 패턴이 정의되어 있는 마스크를 사용하여 패터닝되며, 그리하여 패터닝된 방사선은 마스크 층(160) 상에 CESL 컷 패턴의 이미지를 형성한다. 마스크 층(160)은 방사선에 민감하므로, 마스크 층(160)의 노출된 부분이 노광 프로세스에 대응하여 물리적으로 그리고/또는 화학적으로 변하며, 그리하여 노출된 부분의 현상제에 대한 용해성이 증가하거나 감소한다. 일부 구현에서, 노광 프로세스 후에, 마스크 층(160)에 대해, 노광-후 베이킹(PEB; post-exposure baking) 프로세스가 수행된다. 그 다음, 마스크 층(160)의 특성 및 현상 프로세스에 사용되는 현상 용액의 특성에 따라 마스크 층(160)의 노출된(또는 노출되지 않은) 부분을 용해시키도록 현상 프로세스가 수행된다. 일부 구현에서, 현상 프로세스 후에, 예를 들어 IC 디바이스(100)로부터 임의의 잔여물 및/또는 입자를 제거하도록 린싱 프로세스가 수행된다. 일부 구현에서, 마스크 층(160)에 대해, 현상-후 베이킹(PDB; post-development baking) 프로세스가 수행된다. 대안으로서, 노광 프로세스는 마스크리스 포토리소그래피, 전자빔 기록, 이온빔 기록, 및/또는 나노임프린트 기술과 같은 다른 방법에 의해 구현되거나 교체될 수 있다. 이러한 구현에서, CESL 컷 패턴에 따라 방사선을 직접 변조(modulate)함으로써 이미지가 마스크 층(160)에 투사될 수 있다.
도 2d로 가면, IC 디바이스(100)의 낮은 토포그래피 영역으로부터 CESL(150)이 제거된다. 예를 들어, CESL(150)은 높이 H2를 갖는 게이트 구조물(124C-124E)을 포함하는 디바이스 영역(104-108)으로부터 제거되며, 그리하여 게이트 구조물(124C-124E)을 노출시킨다. 도시된 실시예에서, CESL(150)을 제거하도록 에칭 프로세스가 수행되는데, 마스크 층(160)은 에칭 프로세스 동안 IC 디바이스(100)의 높은 토포그래피 영역에서의 CESL(150)을 보호하는 에칭 마스크로서 작용한다. 에칭 프로세스는 습식 에칭 프로세스, 건식 에칭 프로세스, 다른 적합한 에칭 프로세스, 또는 이들의 조합이다. 일부 구현에서, 에칭 프로세스는, 마스크 층(160), 실리사이드 층(148), 게이트 스페이서(144c-144e), 및/또는 하드 마스크 층(142a-142c)을 실질적으로 에칭하지 않고서 CESL(150)을 선택적으로 에칭한다.
도 2e로 가면, IC 디바이스(100)의 높은 토포그래피 영역으로부터 마스크 층(160)이 제거된다. 예를 들어, 마스크 층(160)은 레지스트 스트리핑 프로세스에 의해 제거되며, 그리하여 디바이스 영역(102) 위에, 구체적으로 게이트 구조물(124A, 124B) 위에 배치된 CESL(150)을 노출시킨다. 일부 구현에서, 마스크 층(160)은 에칭 프로세스, 다른 적합한 프로세스, 또는 이들의 조합에 의해 제거된다. 남은 CESL(150)은 IC 디바이스(100)의 표면 토폴로지를 변경한다. 도시된 실시예에서, CESL(150)이 IC 디바이스(100)의 높은 토포그래피 영역 위에 남아 있으므로, CESL(150)은 디바이스 영역(102)과 디바이스 영역(104-108) 간의 토포그래피 편차를 증가시킨다. 예를 들어, 디바이스 영역(102)과 디바이스 영역(104-108) 간의 토포그래피 편차 Δ2는 토포그래피 편차 Δ1보다 더 크다. 토포그래피 편차 Δ2는, 게이트 구조물(124A, 124B)의 높이 H1과 게이트 구조물(124A, 124B) 위에 배치된 두께 C1의 합과, 게이트 구조물(124C-124E)의 높이 H2 간의 차이다(즉, Δ2 = (H1 + C1) - H2). 따라서, 토포그래피 편차 Δ2는, 디바이스 영역(102)에서의 CESL(150)의 상부 표면과 디바이스 영역(104-108)에서의 하드 마스크 층(142a-142c)의 상부 표면 간의 거리(또는 높이)이다. 일부 구현에서, 토포그래피 편차 Δ2는, 디바이스 영역(102)에서의 높이가 가장 큰 컴포넌트의 상부 표면과 디바이스 영역(104-108)에서의 높이가 가장 큰 컴포넌트의 상부 표면 간의 거리(또는 높이)이다.
도 2f로 가면, CESL(170)이 IC 디바이스(100) 위에, 구체적으로 디바이스 영역(102-108)에서의 게이트 구조물(124A-124E) 위에 형성된다. 도시된 실시예에서, CESL(170)은 디바이스 영역(102)에서의 CESL(150) 위에 형성된다. 일부 구현에서, CESL(170)은 IC 디바이스(100)의 IC 특징부 위에 컨포멀하게 퇴적되며, 그리하여 CESL(170)은 CESL(150), 게이트 구조물(124C-124E) 및 아이솔레이션 특징부(112) 및/또는 소스/드레인 특징부(146)와 같은 다양한 다른 IC 특징부 위에 실질적으로 동일한 두께를 갖는다. 도시된 실시예에서, CESL(170)은 게이트 구조물(124C-124E) 위에 두께 C2를 갖는다. 두께 C2는 디바이스 영역(102)과 디바이스 영역(104-108) 간의 토포그래피 편차를 최소화하도록 구성된다. 예를 들어, 도시된 실시예에서, 두께 C2는 두께 C1보다 더 크다. 일부 구현에서, 두께 C2는 약 700 Å 내지 약 850 Å이다(예를 들어, 약 750 Å). CESL(170)의 다른 두께 프로파일이 본 개시에 의해 고려된다. 예를 들어, 일부 구현에서, 게이트 구조물(124C-124E) 및/또는 CESL(150)의 상부 표면 상에 배치된 CESL(170)의 두께는, 스페이서(144a-144e)의 상부 표면 상에 배치된 CESL(170)의 두께보다 더 크다. CESL(170)은, 하드 마스크 층(134a, 134b), 하드 마스크 층(142a-142c), 게이트 스페이서(144a-144e), CESL(150), 및/또는 후속 형성되는 ILD와 같은, IC 디바이스(100)의 다른 특징부와 상이한 에칭 특성을 갖는 재료를 포함한다. 일부 구현에서, CESL(170)은 실리콘, 산소, 질소, 탄소, 다른 적합한 CESL 구성성분, 또는 이들의 조합을 포함한다. 예를 들어, CESL(170)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 또는 다른 적합한 CESL 재료를 포함한다. 일부 구현에서, CESL(170)은 CESL(150)과 동일한 재료를 포함한다. 일부 구현에서, CESL(170)은 CESL(150)과 상이한 재료를 포함한다. 도시된 실시예에서, CESL(170)은 실리콘 및 질소, 예컨대 실리콘 질화물을 포함한다. 일부 구현에서, CESL(170)은, 그 위에 CESL(170)이 IC 디바이스(100)에서 남게 될 트랜지스터 타입에 따라 인장 응력 또는 압축 응력과 같은 원하는 응력을 달성하도록 구성된 재료를 포함한다. 일부 구현에서, CESL(170)은 예를 들어 하나보다 더 많은 재료 층을 포함하는 다층 구조물을 갖는다. CESL(170)은 CVD, PECVD, SACVD, LPCVD, ALD, PEALD, MLD, PICVD, 다른 적합한 방법, 또는 이들의 조합에 의해 형성된다.
도 2g로 가면, IC 디바이스(100)의 낮은 토포그래피 영역에서의 CESL(150) 위에 마스크 층(180)이 형성된다. 예를 들어, 마스크 층(180)은 높이 H2를 갖는 게이트 구조물(124C-124E)을 포함하는 디바이스 영역(104-108)을 덮는다. 마스크(180)의 개구(182)는, 높이 H2를 갖는 게이트 구조물(124A, 124B)을 포함하는 디바이스 영역(102)과 같은, IC 디바이스(100)의 높은 토포그래피 영역에서의 CESL(170)을 노출시킨다. 마스크 층(180)은, IC 디바이스(100)의 높은 토포그래피 영역으로부터 CESL(170)을 제거하는 데에 사용되는 CESL 컷 마스크로서 기능한다. 도시된 실시예에서, 마스크 층(180)은 레지스트 층이다. 따라서, 마스크 층(180)은 DUV 방사선 EUV 방사선, e-빔 방사선, 이온 빔 방사선, 및/또는 다른 적합한 방사선과 같이 리소그래피 노광 프로세스 동안 사용되는 방사선에 민감한 재료를 포함한다. 대안으로서, 일부 구현에서, 마스크 층(180)은, 실리콘, 비정질 실리콘, 반도체 산화물(예를 들어, SiO2), 반도체 질화물(예를 들어, SiN), 반도체 산질화물(예를 들어, SiON), 및/또는 반도체 탄화물(예를 들어, SiC), 다른 반도체 재료, 및/또는 다른 유전체 재료와 같은, CESL(170)과 상이한 에칭 특성을 갖는 재료를 포함한다. 일부 구현에서, 마스크 층(180)은 다층 구조물을 갖는다. 예를 들어, 마스크 층(180)은 CESL(170) 위에 배치된 마스크 배리어 층, 및 마스크 배리어 층 위에 배치된 마스크 층을 포함할 수 있다. 마스크 배리어 층은, 티타늄 및 질소를 포함한 재료(예를 들어, TiN)와 같이, 원하는 에칭 선택도(예를 들어, 마스크 배리어 층과 마스크 층 간에)를 달성하는 높은 내에칭성을 갖는 재료를 포함할 수 있고, 마스크 층은 원하는 에칭 선택도(예를 들어, 마스크 층과 CESL(180) 간에)를 달성하는 재료를 포함할 수 있다.
마스크 층(180)은 리소그래피 프로세스에 의해 형성된다. 예를 들어, 일부 구현에서, 마스크 층(180)은 CESL(170) 위에 액상 레지스트 재료를 스핀 코팅함으로써 형성된다. 액상 레지스트 재료를 스핀 코팅한 후에(하지만 노광 프로세스를 수행하기 전에), 예를 들어 용매를 증발시키고 CESL(170) 위에 형성된 액상 레지스트 재료를 치밀화하도록, 마스크 층(180)에 대해 프리베이크 프로세스가 수행될 수 있다. 일부 구현에서, 마스크 층(180)을 형성하기 전에, ARC 층이 CESL(170) 위에 형성되며, 그리하여 마스크 층(180)이 ARC 층 위에 형성된다. ARC 층은, SiO2, SOC, PECVD-SiO2, 다른 적합한 재료, 또는 이들의 조합과 같은 재료를 포함하는 NFARC 층일 수 있다. 일부 구현에서, 하나보다 많은 층(하나 이상의 ARC 층을 포함함)이 마스크 층(180)과 CESL(170) 사이에 형성될 수 있다. 그 다음, 개구(182)가 노광 프로세스에 의해 형성된다. 노광 프로세스 동안, 마스크 층(180)은 방사선(예컨대, UV 광, DUV 광, 또는 EUV 광)으로 조사되는데, 마스크는 마스크 및/또는 마스크 타입(예를 들어, 이진 마스크, 위상 변이 마스크, 또는 EUV 마스크)의 마스크 패턴에 따라 마스크 층(180)에의 방사선을 차단, 전달, 및/또는 반사시키고, 그리하여 이미지가 마스크 패턴에 대응하는 마스크 층(180)으로 투사된다. 도시된 실시예에서, 방사선은 CESL 컷 패턴이 정의되어 있는 마스크를 사용하여 패터닝되며, 그리하여 패터닝된 방사선은 마스크 층(180) 상의 CESL 컷 패턴의 이미지를 형성한다. 마스크 층(180)은 방사선에 민감하므로, 마스크 층(180)의 노출된 부분이 노광 프로세스에 대응하여 물리적으로 그리고/또는 화학적으로 변하며, 그리하여 노출된 부분의 현상제에 대한 용해성이 증가하거나 감소한다. 일부 구현에서, 노광 프로세스 후에, 마스크 층(180)에 대해 PEB 프로세스가 수행된다. 그 다음, 마스크 층(180)의 특성 및 현상 프로세스에 사용되는 현상 용액의 특성에 따라 마스크 층(180)의 노출된(또는 노출되지 않은) 부분을 용해시키도록 현상 프로세스가 수행된다. 일부 구현에서, 현상 프로세스 후에, 예를 들어 IC 디바이스(100)로부터 임의의 잔여물 및/또는 입자를 제거하도록 린싱 프로세스가 수행된다. 일부 구현에서, 마스크 층(180)에 대해 PDB 프로세스가 수행된다. 대안으로서, 노광 프로세스는 마스크리스 포토리소그래피, 전자빔 기록, 이온빔 기록, 및/또는 나노임프린트 기술과 같은 다른 방법에 의해 구현되거나 교체될 수 있다. 이러한 구현에서, CESL 컷 패턴에 따라 방사선을 직접 변조함으로써 이미지가 마스크 층(180)에 투사될 수 있다.
도 2h로 가면, IC 디바이스(100)의 높은 토포그래피 영역으로부터 CESL(170)이 제거된다. 예를 들어, CESL(170)은 높이 H1를 갖는 게이트 구조물(124A, 124B)을 포함하는 디바이스 영역(102)으로부터 제거되며, 그리하여 CESL(150)을 노출시킨다. 도시된 실시예에서, CESL(170)을 제거하도록 에칭 프로세스가 수행되는데, 마스크 층(180)은 에칭 프로세스 동안 IC 디바이스(100)의 낮은 토포그래피 영역에서의 CESL(170)을 보호하는 에칭 마스크로서 작용한다. 에칭 프로세스는 습식 에칭 프로세스, 건식 에칭 프로세스, 다른 적합한 에칭 프로세스, 또는 이들의 조합이다. 일부 구현에서, 에칭 프로세스는 마스크 층(180) 및/또는 CESL(150)을 실질적으로 에칭하지 않고서 CESL(170)을 선택적으로 에칭한다.
도 2i로 가면, IC 디바이스(100)의 낮은 토포그래피 영역으로부터 마스크 층(180)이 제거된다. 예를 들어, 마스크 층(180)은 레지스트 스트리핑 프로세스에 의해 제거되며, 그에 의해 디바이스 영역(104-108) 위에, 구체적으로 게이트 구조물(124C-124E) 위에 배치된 CESL(170)을 노출시킨다. 일부 구현에서, 마스크 층(180)은 에칭 프로세스, 다른 적합한 프로세스, 또는 이들의 조합에 의해 제거된다. 남은 CESL(170)은 IC 디바이스(100)의 표면 토폴로지를 변경한다. 도시된 실시예에서, CESL(170)이 IC 디바이스(100)의 낮은 토포그래피 영역 위에 남아 있고 CESL(170)이 두께 C2(두께 C1보다 더 큼)를 가지므로, CESL(170)은 디바이스 영역(102)과 디바이스 영역(104-108) 간의 토포그래피 편차를 감소시킨다. 예를 들어, 디바이스 영역(102)과 디바이스 영역(104-108) 간의 토포그래피 편차 Δ3는 토포그래피 편차 Δ2보다 더 작다. 토포그래피 편차 Δ3는, 게이트 구조물(124A, 124B)의 높이 H1와 게이트 구조물(124A, 124B) 위에 배치된 CESL(150)의 두께 C1의 합과, 게이트 구조물(124C-124E)의 높이 H2와 게이트 구조물(124C-124E) 위에 배치된 CESL(170)의 두께 C2의 합 간의 차이다(즉, Δ3 = (H1 + C1) - (H2 + C2)). 따라서, 토포그래피 편차 Δ3는, 디바이스 영역(102)에서의 CESL(150)의 상부 표면과 디바이스 영역(104-108)에서의 CESL(170)의 상부 표면 간의 거리(또는 높이)이다. 일부 구현에서, 디바이스 층이 후속 형성되는 층, 예컨대 후속 형성되는 ILD 층에서의 토포그래피 편차를 최소화(또는 제거)할 토포그래피를 나타냄을 보장하기 위해, 두께 C1 및 두께 C2는 약 10% 이하인 토포그래피 편차 Δ3을 달성하도록 구성된다. 일부 구현에서, CESL(170)의 두께 C2는, 디바이스 영역(102)과 디바이스 영역(104-108) 간의 임의의 토포그래피 편차를 제거하도록 구성된다(예를 들어, Δ3 = 0). 일부 구현에서, 토포그래피 편차 Δ3는, 디바이스 영역(102)에서의 높이가 가장 큰 컴포넌트의 상부 표면과 디바이스 영역(104-108)에서의 높이가 가장 큰 컴포넌트의 상부 표면 간의 거리(또는 높이)이다.
도 2j로 가면, IC 디바이스(100) 위에, 구체적으로 CESL(150) 및 CESL(170) 위에 ILD 층(190)이 형성된다. 일부 구현에서, ILD 층(190)의 두께는 약 5,000 Å 내지 약 6,000 Å이다. ILD 층(190)은 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, TEOS 형성된 산화물, PSG, BPSG, 로우 k 유전체 재료, 다른 적합한 유전체 재료, 또는 이들의 조합을 포함하는 유전체 재료를 포함한다. 예시적인 로우 k 유전체 재료는, FSG, 탄소 도핑된 실리콘 산화물, Black Diamond®(Applied Materials of Santa Clara, California), Xerogel, Aerogel, 비정질 플루오로화 탄소, BCB, SiLK®(Dow Chemical, Midland, Michigan), 폴리이미드, 다른 로우 k 유전체 재료, 또는 이들의 조합을 포함한다. 도시된 실시예에서, ILD 층(190)은 로우 k 유전체 재료(일반적으로 로우 k 유전체 층으로 지칭됨)를 포함한다. 일부 구현에서, 로우 k 유전체 재료는 일반적으로 약 3보다 작은 유전 상수(k)를 갖는 재료를 지칭한다. 일부 구현에서, ILD 층(190)은 복수의 유전체 재료를 갖는 다층 구조물을 갖는다. ILD 층(190)은 CESL(150) 및 CESL(170) 위에, CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 다른 적합한 퇴적 프로세스, 또는 이들의 조합과 같은 퇴적 프로세스에 의해 형성된다. 일부 구현에서, ILD 층(190)은, 예를 들어 CESL(150) 및 CESL(170) 위에 (액상 컴파운드와 같은) 유동 재료를 퇴적하고, 유동 재료를 열 어닐링 및/또는 자외선 방사선 처리와 같은 적합한 기술에 의해 고체 재료로 변환하는 것을 포함하는 유동 CVD(FCVD; flowable CVD) 프로세스에 의해 형성된다.
ILD 층(190)의 상부 표면(192)은 표면 프로파일(194)을 나타낸다. ILD 층(190)의 토포그래피는 그 아래의 디바이스 층의 토포그래피를 따르므로, 높은 토포그래피 영역(여기에서는, 디바이스 영역(102))과 낮은 토포그래피 영역(여기에서는, 디바이스 영역(104))의 계면 영역(196)에서의 ILD 층(190)의 토포그래피 편차 Δ4가 최소화되는데, 제안하는 방법은 디바이스 층에서의 토포그래피 편차를 “평평하게 하도록” 상이한 높이 디바이스 특징부 상의 상이한 두께 CESL(여기에서는, 게이트 구조물(124A, 124B) 상의 두께 C1 및 게이트 구조물(124C-124E) 상의 두께 C2)을 이용하기 때문이다. 따라서, ILD 층(190)은, 상이한 높이 디바이스 특징부 위에 동일 두께를 갖는 CESL 위에 형성된 ILD 층에 비교하여, “더 평평한” 토포그래피를 나타낸다. 일부 구현에서, 두께 C1 및 두께 C2는 토포그래피 편차를 최소화하고 다음에 의해 주어지는 ILD 토포그래피 비율을 달성하도록 구성된다:
Figure 112018119656663-pat00002
여기에서, D1은 게이트 구조물(124A, 124B)의 게이트 스택의 상부 표면 위의 ILD 층(190)의 두께이고, D2는 게이트 구조물(124C-124E)의 게이트 스택의 상부 표면 위의 ILD 층(190)의 두께이다. 두께 C1의 범위 및 두께 C2의 범위는 CESL(150) 및 CESL(170)의 토포그래피 편차 최소화 기능을 용이하게 하도록 특별히 구성된다는 것을 유의하여야 한다. 다르게 말하자면, 두께 C1의 값 및/또는 두께 C2의 값이 너무 높거나 너무 낮으면, CESL(150) 및/또는 CESL(170)은 디바이스 영역(102)과 디바이스 영역(104-108) 간의 토포그래피 편차를 감소(또는 제거)하는 것에 관련하여 원하는 효율을 달성하지 못할 수 있다. 일부 구현에서, 토포그래피 편차 Δ3을 최소화하도록 CSEL(150)의 두께 C1 및 CESL(170)의 두께 C2를 구성하는 것은, 계면(196)에서 ILD 층(190)의 파손(breakage) 가능성을 감소시키며, IC 디바이스(100)의 무결성(integrity)을 유지한다. 예를 들어, ILD 층이 게이트 구조물(124A-124E) 위에 동일 두께를 갖는 CESL 층 위에 형성되는 종래의 제조 방법에서, 디바이스 영역(102)과 디바이스 영역(104) 사이의 ILD 층에서 “브레이크(break)”가 발생할 수 있으며, 그리하여 ILD 층은 비연속적이다. 이는, 예를 들어, 게이트 구조물(124B)과 게이트 구조물(124C) 사이의 토포그래피 편차 때문에 게이트 구조물(124B) 상의 CESL의 상부 코너 부분 상에 ILD 층이 형성되지 않을 경우의 결과일 수 있다. 게이트 구조물(124B) 상의 CESL의 상부 코너 부분 상에 ILD 층이 없으면 CESL 및/또는 게이트 구조물(124B)의 원치않는 에칭을 초래할 수 있다. 또한, 원치않는 에칭은 게이트 구조물(124B)에 대해 추후 퇴적되는 전도성 재료의 의도치않은 커플링을 야기할 수 있으며, 이는 결국 디바이스 고장을 초래할 수 있다. 이러한 문제는 아래의 디바이스 층의 토포그래피 편차를 최소화하도록 두께 C1 및 두께 C2를 구성함으로써 없어진다(또는 실질적으로 감소됨).
도 2k로 가면, ILD 층(190)이 실질적으로 평면 표면을 갖도록 ILD 층(190)의 상부 표면(192)을 평탄화하기 위한 CMP 프로세스 및/또는 다른 평탄화 프로세스가 수행된다. 일부 구현에서, 토포그래피 편차 Δ4를 최소화함으로써, 상부 표면(192)의 표면 프로파일(198)은 실질적으로 평평하고 임의의 토포그래피 편차가 최소한으로 된다. 따라서 상이한 높이 디바이스 상의 상이한 두께 CESL을 이용하는 것은 또한, CMP 균일도를 개선하고 그리고/또는 IC 디바이스(100)의 에지로부터의 ILD 손실을 감소시킬 수 있다.
도 2l로 가면, ILD 층(190), CESL(150), 및 CESL(170)은 기판(110) 위에 배치된 다층 상호접속(MLI) 특징부(200)의 일부인데, 프로세싱은 MLI 특징부(200)의 다양한 특징부를 형성하도록 이어진다. MLI 특징부(200)는, 다양한 디바이스 및/또는 컴포넌트가 IC 디바이스(100)의 설계 요건에 의해 지정된 대로 동작할 수 있도록, IC 디바이스(100)의 다양한 디바이스 및/또는 컴포넌트를 전기적으로 커플링한다. MLI 특징부(200)는 다양한 상호접속 구조물을 형성하도록 구성된 유전체 층 및 전기 전도성 층(예를 들어, 금속 층)의 조합을 포함한다. 전도성 층은 컨택 및/또는 비아와 같은 수직 상호접속 특징부, 및/또는 전도성 라인과 같은 수평 상호접속 특징부를 형성하도록 구성된다. 수직 상호접속 특징부는 통상적으로 MLI 특징부(200)의 상이한 층(또는 상이한 평면)에 있는 수평 상호접속 특징부를 접속시킨다. IC 디바이스(100)의 동작 동안, 상호접속 특징부는 IC 디바이스(100)의 디바이스 및/또는 컴포넌트 간에 신호를 라우팅하고 그리고/또는 IC 디바이스(100)의 디바이스 및/또는 컴포넌트에 신호(예를 들어, 클록 신호, 전압 신호, 및/또는 접지 신호)를 분배하도록 구성된다. MLI 특징부(200)가 주어진 수의 유전체 층 및 전도성 층으로 도시되어 있지만, 본 개시는 더 많거나 더 적은 유전체 층 및/또는 전도성 층을 갖는 MLI 특징부(200)를 고려한다는 것을 유의하여야 한다.
MLI 특징부(200)의 금속간 유전체(IMD) 층(210)이 ILD 층(190) 위에 형성된다. IMD 층(210)은 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, TEOS 형성된 산화물, PSG, BPSG, 로우 k 유전체 재료, 다른 적합한 유전체 재료, 또는 이들의 조합을 포함하는 유전체 재료를 포함한다. 예시적인 로우 k 유전체 재료는, FSG, 탄소 도핑된 실리콘 산화물, Black Diamond®(Applied Materials of Santa Clara, California), Xerogel, Aerogel, 비정질 플루오로화 탄소, BCB, SiLK®(Dow Chemical, Midland, Michigan), 폴리이미드, 다른 로우 k 유전체 재료, 또는 이들의 조합을 포함한다. 도시된 실시예에서, IMD 층(210)은 로우 k 유전체 재료를 포함한다. IMD 층(210)은 다층 구조물을 포함할 수 있다. IMD 층(210)은 CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 다른 적합한 퇴적 프로세스, 또는 이들의 조합과 같은 퇴적 프로세스에 의해 형성될 수 있다. 일부 구현에서, IMD 층(210)은 FCVD 프로세스에 의해 형성된다. 일부 구현에서, IMD 층(210)과 ILD 층(190) 사이에 CESL이 배치된다.
상호접속 구조물을 형성하도록, 컨택(220A-220E) 및 전도성 라인(230A-230C)(MLI 특징부(200)의 금속 1(M1) 층으로도 총칭됨)이, ILD 층(190) 및/또는 IMD 층(210)과 같은 MLI 특징부(200)의 하나 이상의 유전체 층에 배치된다. 컨택(220A-220E)은 게이트 구조물(124A-124E)의 게이트 스택 및/또는 소스/드레인 특징부(146)와 같은 IC 디바이스 특징부를 전도성 라인(230A-230C)에 전기적으로 커플링하고 그리고/또는 물리적으로 커플링한다. 컨택(220A-220E) 및 전도성 라인(230A-230C)은 Ta, Ti, Al, Cu, Co, W, TiN, TaN, 다른 적합한 전도성 재료, 또는 이들의 조합과 같은 임의의 적합한 전기 전도성 재료를 포함한다. 배리어 층, 접착 층, 라이너 층, 벌크 층, 다른 적합한 층, 또는 이들의 조합과 같은 다양한 층을 갖는 컨택(220A-220E) 및 전도성 라인(230A-230C)을 제공하도록 다양한 전도성 재료가 결합될 수 있다. 일부 구현에서, 컨택(220A-220E)은 Ti, TiN, W, 및/또는 Co를 포함하고, 전도성 라인(230A-230C)은 Cu, Co, 및/또는 Ru를 포함한다. 컨택(220A-220E) 및 전도성 라인(230A-230C)은 ILD 층(190) 및/또는 IMD 층(210)을 패터닝함으로써 형성된다. ILD 층(190) 및/또는 IMD 층(210)을 패터닝하는 것은, 각자의 ILD 층(190) 및/또는 IMD 층(210)에 컨택 개구, 라인 개구, 및/또는 비아 개구와 같은 개구(트렌치)를 형성하기 위한 리소그래피 프로세스 및/또는 에칭 프로세스를 포함할 수 있다. 일부 구현에서, 리소그래피 프로세스는, ILD 층(190) 및/또는 IMD 층(210) 위에 레지스트 층을 형성하고, 패터닝된 방사선에 레지스트 층을 노출시키며, 노출된 레지스트 층을 현상함으로써, ILD 층(190) 및/또는 IMD 층(210)에 개구(들)를 에칭하기 위한 마스킹 요소로서 사용될 수 있는 패터닝된 레지스트 층을 형성하는 것을 포함한다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 에칭 프로세스, 또는 이들의 조합을 포함한다. 그 후에, 개구(들)는 하나 이상의 전도성 재료로 채워진다. 전도성 재료(들)는 PVD, CVD, ALD, 전해도금, 무전해 도금, 다른 적합한 퇴적 프로세스, 또는 이들의 조합에 의해 퇴적될 수 있다. 그 후에, 임의의 과도한 전도성 재료(들)가 CMP 프로세스와 같은 평탄화 프로세스에 의해 제거될 수 있으며, 그에 의해 ILD 층(190), IMD 층(210), 컨택(220A-220E), 및/또는 전도성 라인(230A-230C)의 상부 표면을 평탄화할 수 있다.
도 3은, 부분적으로 또는 전체적으로, 본 개시의 다양한 양상에 따라 도 1의 방법(10)과 같은, 여기에 기재된 방법을 사용하여 제조될 수 있는, IC 디바이스(300)의 부분 단면도이다. IC 디바이스(300)는 많은 점에서 IC 디바이스(100)와 유사하다. 따라서 명확하고 단순하게 하기 위해 도 3과 도 2a 내지 도 2l에서의 유사한 특징부는 동일한 참조 번호로 식별된다. 도 3에서, IC 디바이스(300)는, CESL(150)이 디바이스 영역(104-108)과 같은 낮은 토포그래피 영역으로부터 제거되지 않는다는 점을 제외하고는, IC 디바이스(100)와 유사하게 제조된다. 이러한 구현에서, 도 2c 내지 도 2e와 연관된 프로세싱이 생략되고, 도 2f 내지 도 2l과 연관된 프로세싱으로 진행된다. 따라서, CESL(150)은 디바이스 영역(102)에서의 게이트 구조물(124A, 124B) 위에 배치되고, CESL(150) 및 CESL(170)은 디바이스 영역(104-108)에서의 게이트 구조물(124C-124E) 위에 배치된다. CESL(150) 및 CESL(170)의 두께는 ILD 층(190)의 토포그래피 편차를 최소화하기 위해 토포그래피 편차 Δ3을 최소화하도록 구성된다. 도 3은 본 개시의 발명의 개념을 보다 잘 이해하도록 명확하게 하기 위해 단순화되었다. 추가의 특징들이 IC 디바이스(300)에 추가될 수 있고, 아래에 기재된 특징의 일부는 IC 디바이스(300)의 다른 실시예에서 교체, 수정, 또는 제거될 수 있다.
본 개시는 많은 상이한 실시예를 제공한다. ILD 층 토포그래피를 개선하기 위한 방법 및 결과적인 집적 회로 디바이스가 여기에 개시된다. 여기에 개시된 방법은 임의의 다양한 디바이스 유형에 구현될 수 있다. 예를 들어, 본 개시의 양상은, 평면 전계 효과 트랜지스터(FET), 핀형 FET(FinFET) 디바이스와 같은 멀티게이트 트랜지스터(평면 또는 수직형), GAA(gate-all-around) 디바이스, 오메가-게이트(Ω-gate) 디바이스, 또는 파이-게이트(Π-gate) 디바이스 뿐만 아니라, 변형된(strained) 반도체 디바이스, SOI(silicon-on-insulator) 디바이스, 부분 공핍(parially-depleted) SOI 디바이스, 완전 공핍(fully-depleted) SOI 디바이스, 또는 다른 디바이스에 적합한 ILD 층을 형성하도록 구현될 수 있다. 본 개시는, 통상의 지식을 가진 자라면 여기에 기재된 ILD 층 토포그래피를 개선하는 방법으로부터의 이점을 가질 수 있는 다른 집적 회로 디바이스를 인지할 수 있다고 고려한다.
예시적인 방법은, 웨이퍼의 제1 영역 위에 제1 컨택 에칭 정지 층을 형성하는 단계, 상기 웨이퍼의 제2 영역 위에 제2 컨택 에칭 정지 층을 형성하는 단계, 및 상기 제1 컨택 에칭 정지 층 및 상기 제2 컨택 에칭 정지 층 위에 층간 유전체(ILD; interlayer dielectric) 층을 형성하는 단계를 포함한다. 상기 제1 영역과 상기 웨이퍼의 제2 영역 간에 제1 토포그래피 편차(topography variation)가 존재하고, 상기 제1 컨택 에칭 정지 층은 제1 두께를 갖는다. 상기 제2 컨택 에칭 정지 층은, 상기 제1 토포그래피 편차를 상기 제1 영역과 상기 제2 영역 간의 제2 토포그래피 편차로 감소시키도록, 상기 제1 두께와 상이한 제2 두께를 갖는다. 일부 구현에서, 상기 제2 토포그래피 편차는, 상기 제1 영역에서의 상기 제1 컨택 에칭 정지 층의 최상부 표면의 높이와, 상기 제2 영역에서의 상기 제2 컨택 에칭 정지 층의 최상부 표면의 높이와의 차이이고, 상기 차이는 약 10% 이하이다. 일부 구현에서, 제1 높이를 갖는 제1 게이트 구조물이 상기 제1 영역에서 상기 웨이퍼 위에 배치되고, 제2 높이를 갖는 제2 게이트 구조물이 상기 제2 영역에서 상기 웨이퍼 위에 배치되며, 상기 제1 토포그래피 편차는 상기 제1 높이가 상기 제2 높이와 상이함으로써 야기된다. 일부 구현에서, 상기 제2 토포그래피 편차는, 상기 제1 높이와 상기 제1 두께의 제1 합과, 상기 제2 높이와 상기 제2 두께의 제2 합 간의 임의의 차이에 의해 야기된다.
일부 구현에서, 상기 방법은, 상기 ILD 층 위에 금속간 유전체 층을 형성하는 단계를 더 포함한다. 일부 구현에서, 상기 제1 컨택 에칭 정지 층은, 상기 제1 영역 및 상기 제2 영역 위에 상기 제1 컨택 에칭 정지 층을 퇴적하고, 상기 제2 영역 위로부터 상기 제1 컨택 에칭 정지 층을 에칭함으로써, 형성된다. 일부 구현에서, 상기 제2 컨택 에칭 정지 층은, 상기 제1 영역 및 상기 제2 영역 위에 상기 제2 컨택 에칭 정지 층을 퇴적하고, 상기 제1 영역 위로부터 상기 제2 컨택 에칭 정지 층을 에칭함으로써, 형성된다. 일부 구현에서, 상기 제1 컨택 에칭 정지 층을 형성하는 단계는, 상기 제1 영역 위의 상기 제1 컨택 에칭 정지 층 위에 제1 마스크 층을 형성하도록 제1 리소그래피 프로세스를 수행하는 단계와, 상기 제2 영역 위로부터 상기 제1 컨택 에칭 정지 층을 에칭한 후에 상기 제1 마스크 층을 제거하는 단계를 더 포함한다. 일부 구현에서, 상기 제2 컨택 에칭 정지 층을 형성하는 단계는, 상기 제2 영역 위의 상기 제2 컨택 에칭 정지 층 위에 제2 마스크 층을 형성하도록 제2 리소그래피 프로세스를 수행하는 단계와, 상기 제1 영역 위로부터 상기 제2 컨택 에칭 정지 층을 에칭한 후에 상기 제2 마스크 층을 제거하는 단계를 더 포함한다. 일부 구현에서, 상기 제1 컨택 에칭 정지 층 및 상기 제2 컨택 에칭 정지 층은 상이한 재료를 포함한다. 일부 구현에서, 상기 제1 컨택 에칭 정지 층 및 상기 제2 컨택 에칭 정지 층은 동일한 재료를 포함한다.
또다른 예시적인 방법은, 제1 높이를 갖는 제1 게이트 구조물 위에 제1 컨택 에칭 정지 층을 형성하는 단계, 상기 제1 높이보다 더 작은 제2 높이를 갖는 제2 게이트 구조물 위에 제2 컨택 에칭 정지 층을 형성하는 단계, 및 상기 제1 컨택 에칭 정지 층 및 상기 제2 컨택 에칭 정지 층 위에 층간 유전체(ILD) 층을 형성하는 단계를 포함한다. 상기 제1 컨택 에칭 정지 층은 제1 두께를 갖고, 상기 제2 컨택 에칭 정지 층은 상기 제1 두께보다 더 큰 제2 두께를 갖는다. 일부 구현에서, 상기 제1 높이와 상기 제1 두께의 제1 합과, 상기 제2 높이와 상기 제2 두께의 제2 합 간의 차이는 약 10 % 이하이다. 일부 구현에서, 상기 제1 컨택 에칭 정지 층은 상기 제2 컨택 에칭 정지 층 전에 형성된다. 일부 구현에서, 상기 제1 컨택 에칭 정지 층은 상기 제2 컨택 에칭 정지 층 후에 형성된다. 일부 구현에서, 상기 ILD 층을 형성하는 단계는, 상기 제1 컨택 에칭 정지 층 및 상기 제2 컨택 에칭 정지 층 위에 로우 k 유전체 재료를 퇴적하는 단계, 및 상기 로우 k 유전체 재료에 대해 평탄화 프로세스를 수행함으로써, 상기 로우 k 유전체 재료의 상부 표면을 평탄화하는 단계를 포함한다.
일부 구현에서, 상기 제1 게이트 구조물 위에 상기 제1 컨택 에칭 정지 층을 형성하는 단계 및 상기 제2 게이트 구조물 위에 상기 제2 컨택 에칭 정지 층을 형성하는 단계는, 상기 제1 게이트 구조물 및 상기 제2 게이트 구조물 위에 상기 제1 두께를 갖는 제1 재료 층을 퇴적하는 단계, 상기 제2 게이트 구조물 위의 상기 제1 재료 층을 에칭하는 단계, 상기 제2 게이트 구조물 및 상기 제1 게이트 구조물 위의 상기 제1 재료 층 위에 상기 제2 두께를 갖는 제2 재료 층을 퇴적하는 단계, 및 상기 제1 재료 층 위의 상기 제2 재료 층을 에칭하는 단계를 포함한다. 일부 구현에서, 상기 제1 재료 층의 에칭 동안 상기 제1 게이트 구조물 위의 상기 제1 재료 층을 덮는 제1 마스크 층을 형성하도록 제1 리소그래피 프로세스가 수행된다. 일부 구현에서, 상기 제2 재료 층의 에칭 동안 상기 제2 게이트 구조물 위의 상기 제2 재료 층을 덮는 제2 마스크 층을 형성하도록 제2 리소그래피 프로세스가 수행된다. 일부 구현에서, 상기 제1 마스크 층 및 상기 제2 마스크 층은 패터닝된 레지스트 층을 형성함으로써 형성된다. 일부 구현에서, 상기 제1 게이트 구조물 위에 상기 제1 컨택 에칭 정지 층을 형성하는 단계 및 상기 제2 게이트 구조물 위에 상기 제2 컨택 에칭 정지 층을 형성하는 단계는, 상기 제1 게이트 구조물 및 상기 제2 게이트 구조물 위에 제1 재료 층을 퇴적하는 단계, 상기 제1 재료 층 위에 제2 재료 층을 퇴적하는 단계, 및 상기 제1 재료 층이 상기 제1 게이트 구조물 위에 상기 제1 두께를 갖는 상기 제1 컨택 에칭 정지 층을 형성하고 상기 제1 재료 층과 상기 제2 재료 층이 상기 제2 게이트 구조물 위의 상기 제2 컨택 에칭 정지 층을 형성하도록, 상기 제1 게이트 구조물 위로부터 상기 제2 재료 층을 제거하는 단계를 포함한다.
예시적인 집적 회로 디바이스는, 제1 영역에서 기판 위에 배치된 제1 높이를 갖는 제1 게이트 구조물, 제2 영역에서 상기 기판 위에 배치된 제2 높이를 갖는 제2 게이트 구조물, 상기 제1 게이트 구조물 위에 배치된 제1 컨택 에칭 정지 층, 상기 제2 게이트 구조물 위에 배치된 제2 컨택 에칭 정지 층, 및 상기 제1 컨택 에칭 정지 층 및 상기 제2 컨택 에칭 정지 층 위에 배치된 층간 유전체 층을 포함한다. 상기 제2 높이는 상기 제1 높이보다 더 작다. 상기 제1 컨택 에칭 정지 층은 제1 두께를 갖고, 상기 제2 컨택 에칭 정지 층은 상기 제1 두께보다 더 큰 제2 두께를 갖는다. 상기 제1 컨택 에칭 정지 층과 상기 제2 컨택 에칭 정지 층은 상기 제1 영역과 상기 제2 영역의 계면에서 중첩한다. 일부 구현에서, 상기 제1 높이와 상기 제1 두께의 합과, 상기 제2 높이와 상기 제2 두께의 합 간의 차이는 약 10 % 이하이다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 방법에 있어서,
웨이퍼의 제1 영역 위에 제1 컨택 에칭 정지 층을 형성하는 단계로서, 상기 제1 영역과 상기 웨이퍼의 제2 영역 간에 제1 토포그래피 편차(topography variation)가 존재하고, 상기 제1 컨택 에칭 정지 층은 제1 두께를 갖는 것인, 상기 제1 컨택 에칭 정지 층을 형성하는 단계;
상기 웨이퍼의 상기 제2 영역 위에 제2 컨택 에칭 정지 층을 형성하는 단계로서, 상기 제2 컨택 에칭 정지 층은, 상기 제1 토포그래피 편차를 상기 제1 영역과 상기 제2 영역 간의 제2 토포그래피 편차로 감소시키도록, 상기 제1 두께와 상이한 제2 두께를 갖는 것인, 상기 제2 컨택 에칭 정지 층을 형성하는 단계; 및
상기 제1 컨택 에칭 정지 층 및 상기 제2 컨택 에칭 정지 층 위에 층간 유전체(ILD; interlayer dielectric) 층을 형성하는 단계를 포함하는 방법.
실시예 2. 실시예 1에 있어서, 상기 제2 토포그래피 편차는, 상기 제1 영역에서의 상기 제1 컨택 에칭 정지 층의 최상부 표면의 높이와, 상기 제2 영역에서의 상기 제2 컨택 에칭 정지 층의 최상부 표면의 높이와의 차이이고, 상기 차이는 약 10% 이하인 것인 방법.
실시예 3. 실시예 1에 있어서,
상기 제1 컨택 에칭 정지 층을 형성하는 단계는,
상기 제1 영역 및 상기 제2 영역 위에 상기 제1 컨택 에칭 정지 층을 퇴적하는 단계와,
상기 제2 영역 위로부터 상기 제1 컨택 에칭 정지 층을 에칭하는 단계를 포함하고,
상기 제2 컨택 에칭 정지 층을 형성하는 단계는,
상기 제1 영역 및 상기 제2 영역 위에 상기 제2 컨택 에칭 정지 층을 퇴적하는 단계와,
상기 제1 영역 위로부터 상기 제2 컨택 에칭 정지 층을 에칭하는 단계를 포함하는 것인 방법.
실시예 4. 실시예 3에 있어서,
상기 제1 컨택 에칭 정지 층을 형성하는 단계는,
상기 제1 영역 위의 상기 제1 컨택 에칭 정지 층 위에 제1 마스크 층을 형성하도록 제1 리소그래피 프로세스를 수행하는 단계와,
상기 제2 영역 위로부터 상기 제1 컨택 에칭 정지 층을 에칭한 후에 상기 제1 마스크 층을 제거하는 단계를 더 포함하고,
상기 제2 컨택 에칭 정지 층을 형성하는 단계는,
상기 제2 영역 위의 상기 제2 컨택 에칭 정지 층 위에 제2 마스크 층을 형성하도록 제2 리소그래피 프로세스를 수행하는 단계와,
상기 제1 영역 위로부터 상기 제2 컨택 에칭 정지 층을 에칭한 후에 상기 제2 마스크 층을 제거하는 단계를 더 포함하는 것인 방법.
실시예 5. 실시예 1에 있어서, 제1 높이를 갖는 제1 게이트 구조물이 상기 제1 영역에서 상기 웨이퍼 위에 배치되고, 제2 높이를 갖는 제2 게이트 구조물이 상기 제2 영역에서 상기 웨이퍼 위에 배치되며, 상기 제1 토포그래피 편차는 상기 제1 높이가 상기 제2 높이와 상이함으로써 야기되는 것인 방법.
실시예 6. 실시예 5에 있어서, 상기 제2 토포그래피 편차는, 상기 제1 높이와 상기 제1 두께의 제1 합과, 상기 제2 높이와 상기 제2 두께의 제2 합 간의 임의의 차이에 의해 야기되는 것인 방법.
실시예 7. 실시예 1에 있어서, 상기 제1 컨택 에칭 정지 층 및 상기 제2 컨택 에칭 정지 층은 상이한 재료를 포함하는 것인 방법.
실시예 8. 실시예 1에 있어서, 상기 제1 컨택 에칭 정지 층 및 상기 제2 컨택 에칭 정지 층은 동일한 재료를 포함하는 것인 방법.
실시예 9. 실시예 1에 있어서, 상기 ILD 층 위에 금속간 유전체 층을 형성하는 단계를 더 포함하는 방법.
실시예 10. 방법에 있어서,
제1 높이를 갖는 제1 게이트 구조물 위에 제1 두께를 갖는 제1 컨택 에칭 정지 층을 형성하는 단계;
상기 제1 높이보다 더 작은 제2 높이를 갖는 제2 게이트 구조물 위에, 상기 제1 두께보다 더 큰 제2 두께를 갖는 제2 컨택 에칭 정지 층을 형성하는 단계; 및
상기 제1 컨택 에칭 정지 층 및 상기 제2 컨택 에칭 정지 층 위에 층간 유전체(ILD) 층을 형성하는 단계를 포함하는 방법.
실시예 11. 실시예 10에 있어서, 상기 제1 높이와 상기 제1 두께의 제1 합과, 상기 제2 높이와 상기 제2 두께의 제2 합 간의 차이는 약 10 % 이하인 것인 방법.
실시예 12. 실시예 10에 있어서, 상기 제1 컨택 에칭 정지 층은 상기 제2 컨택 에칭 정지 층 전에 형성되는 것인 방법.
실시예 13. 실시예 10에 있어서, 상기 제1 컨택 에칭 정지 층은 상기 제2 컨택 에칭 정지 층 후에 형성되는 것인 방법.
실시예 14. 실시예 10에 있어서, 상기 제1 게이트 구조물 위에 상기 제1 컨택 에칭 정지 층을 형성하는 단계 및 상기 제2 게이트 구조물 위에 상기 제2 컨택 에칭 정지 층을 형성하는 단계는,
상기 제1 게이트 구조물 및 상기 제2 게이트 구조물 위에 상기 제1 두께를 갖는 제1 재료 층을 퇴적하는 단계;
상기 제2 게이트 구조물 위의 상기 제1 재료 층을 에칭하는 단계;
상기 제2 게이트 구조물 및 상기 제1 게이트 구조물 위의 상기 제1 재료 층 위에 상기 제2 두께를 갖는 제2 재료 층을 퇴적하는 단계; 및
상기 제1 재료 층 위의 상기 제2 재료 층을 에칭하는 단계를 포함하는 것인 방법.
실시예 15. 실시예 14에 있어서,
상기 제1 재료 층의 에칭 동안 상기 제1 게이트 구조물 위의 상기 제1 재료 층을 덮는 제1 마스크 층을 형성하도록 제1 리소그래피 프로세스를 수행하는 단계; 및
상기 제2 재료 층의 에칭 동안 상기 제2 게이트 구조물 위의 상기 제2 재료 층을 덮는 제2 마스크 층을 형성하도록 제2 리소그래피 프로세스를 수행하는 단계를 더 포함하는 방법.
실시예 16. 실시예 15에 있어서, 상기 제1 마스크 층을 형성하는 것과 상기 제2 마스크 층을 형성하는 것은 각각, 패터닝된 레지스트 층을 형성하는 것을 포함하는 것인 방법.
실시예 17. 실시예 10에 있어서, 상기 제1 게이트 구조물 위에 상기 제1 컨택 에칭 정지 층을 형성하는 단계 및 상기 제2 게이트 구조물 위에 상기 제2 컨택 에칭 정지 층을 형성하는 단계는,
상기 제1 게이트 구조물 및 상기 제2 게이트 구조물 위에 제1 재료 층을 퇴적하는 단계;
상기 제1 재료 층 위에 제2 재료 층을 퇴적하는 단계; 및
상기 제1 재료 층이 상기 제1 게이트 구조물 위에 상기 제1 두께를 갖는 상기 제1 컨택 에칭 정지 층을 형성하고 상기 제1 재료 층과 상기 제2 재료 층이 상기 제2 게이트 구조물 위의 상기 제2 컨택 에칭 정지 층을 형성하도록, 상기 제1 게이트 구조물 위로부터 상기 제2 재료 층을 제거하는 단계를 포함하는 것인 방법.
실시예 18. 실시예 10에 있어서, 상기 ILD 층을 형성하는 단계는,
상기 제1 컨택 에칭 정지 층 및 상기 제2 컨택 에칭 정지 층 위에 로우 k 유전체 재료를 퇴적하는 단계; 및
상기 로우 k 유전체 재료에 대해 평탄화 프로세스를 수행함으로써, 상기 로우 k 유전체 재료의 상부 표면을 평탄화하는 단계를 포함하는 것인 방법.
실시예 19. 집적 회로 디바이스에 있어서,
제1 영역에서 기판 위에 배치된 제1 높이를 갖는 제1 게이트 구조물;
제2 영역에서 상기 기판 위에 배치된 제2 높이를 갖는 제2 게이트 구조물로서, 상기 제2 높이는 상기 제1 높이보다 더 작은 것인, 상기 제2 게이트 구조물;
상기 제1 게이트 구조물 위에 배치된, 제1 두께를 갖는 제1 컨택 에칭 정지 층;
상기 제2 게이트 구조물 위에 배치된 제2 컨택 에칭 정지 층으로서, 상기 제2 컨택 에칭 정지 층은 상기 제1 두께보다 더 큰 제2 두께를 갖고, 상기 제1 컨택 에칭 정지 층과 상기 제2 컨택 에칭 정지 층은 상기 제1 영역과 상기 제2 영역의 계면에서 중첩하는 것인, 상기 제2 컨택 에칭 정지 층; 및
상기 제1 컨택 에칭 정지 층 및 상기 제2 컨택 에칭 정지 층 위에 배치된 층간 유전체 층을 포함하는 집적 회로 디바이스.
실시예 20. 실시예 19에 있어서, 상기 제1 높이와 상기 제1 두께의 합과, 상기 제2 높이와 상기 제2 두께의 합 간의 차이는 약 10 % 이하인 것인 집적 회로 디바이스.

Claims (10)

  1. 방법에 있어서,
    웨이퍼의 제1 영역 위에 제1 컨택 에칭 정지 층을 형성하는 단계로서, 상기 제1 영역과 상기 웨이퍼의 제2 영역 간에 제1 토포그래피 편차(topography variation)가 존재하고, 상기 제1 컨택 에칭 정지 층은 제1 두께를 갖는 것인, 상기 제1 컨택 에칭 정지 층을 형성하는 단계;
    상기 웨이퍼의 상기 제2 영역 위에 제2 컨택 에칭 정지 층을 형성하는 단계로서, 상기 제2 컨택 에칭 정지 층은, 상기 제1 토포그래피 편차를 상기 제1 영역과 상기 제2 영역 간의 제2 토포그래피 편차로 감소시키도록, 상기 제1 두께와 상이한 제2 두께를 갖는 것인, 상기 제2 컨택 에칭 정지 층을 형성하는 단계; 및
    상기 제1 컨택 에칭 정지 층 및 상기 제2 컨택 에칭 정지 층 위에 층간 유전체(ILD; interlayer dielectric) 층을 형성하는 단계를 포함하는 방법.
  2. 청구항 1에 있어서, 상기 제2 토포그래피 편차는, 상기 제1 영역에서의 상기 제1 컨택 에칭 정지 층의 최상부 표면의 높이와, 상기 제2 영역에서의 상기 제2 컨택 에칭 정지 층의 최상부 표면의 높이와의 차이이고, 상기 차이는 10% 이하인 것인 방법.
  3. 청구항 1에 있어서,
    상기 제1 컨택 에칭 정지 층을 형성하는 단계는,
    상기 제1 영역 및 상기 제2 영역 위에 상기 제1 컨택 에칭 정지 층을 퇴적하는 단계와,
    상기 제2 영역 위로부터 상기 제1 컨택 에칭 정지 층을 에칭하는 단계를 포함하고,
    상기 제2 컨택 에칭 정지 층을 형성하는 단계는,
    상기 제1 영역 및 상기 제2 영역 위에 상기 제2 컨택 에칭 정지 층을 퇴적하는 단계와,
    상기 제1 영역 위로부터 상기 제2 컨택 에칭 정지 층을 에칭하는 단계를 포함하는 것인 방법.
  4. 청구항 3에 있어서,
    상기 제1 컨택 에칭 정지 층을 형성하는 단계는,
    상기 제1 영역 위의 상기 제1 컨택 에칭 정지 층 위에 제1 마스크 층을 형성하도록 제1 리소그래피 프로세스를 수행하는 단계와,
    상기 제2 영역 위로부터 상기 제1 컨택 에칭 정지 층을 에칭한 후에 상기 제1 마스크 층을 제거하는 단계를 더 포함하고,
    상기 제2 컨택 에칭 정지 층을 형성하는 단계는,
    상기 제2 영역 위의 상기 제2 컨택 에칭 정지 층 위에 제2 마스크 층을 형성하도록 제2 리소그래피 프로세스를 수행하는 단계와,
    상기 제1 영역 위로부터 상기 제2 컨택 에칭 정지 층을 에칭한 후에 상기 제2 마스크 층을 제거하는 단계를 더 포함하는 것인 방법.
  5. 청구항 1에 있어서, 제1 높이를 갖는 제1 게이트 구조물이 상기 제1 영역에서 상기 웨이퍼 위에 배치되고, 제2 높이를 갖는 제2 게이트 구조물이 상기 제2 영역에서 상기 웨이퍼 위에 배치되며, 상기 제1 토포그래피 편차는 상기 제1 높이가 상기 제2 높이와 상이함으로써 야기되는 것인 방법.
  6. 청구항 1에 있어서, 상기 제1 컨택 에칭 정지 층 및 상기 제2 컨택 에칭 정지 층은 상이한 재료를 포함하는 것인 방법.
  7. 청구항 1에 있어서, 상기 제1 컨택 에칭 정지 층 및 상기 제2 컨택 에칭 정지 층은 동일한 재료를 포함하는 것인 방법.
  8. 청구항 1에 있어서, 상기 ILD 층 위에 금속간 유전체 층을 형성하는 단계를 더 포함하는 방법.
  9. 방법에 있어서,
    제1 높이를 갖는 제1 게이트 구조물 위에 제1 두께를 갖는 제1 컨택 에칭 정지 층을 형성하는 단계;
    상기 제1 높이보다 더 작은 제2 높이를 갖는 제2 게이트 구조물 위에, 상기 제1 두께보다 더 큰 제2 두께를 갖는 제2 컨택 에칭 정지 층을 형성하는 단계; 및
    상기 제1 컨택 에칭 정지 층 및 상기 제2 컨택 에칭 정지 층 위에 층간 유전체(ILD) 층을 형성하는 단계를 포함하는 방법.
  10. 집적 회로 디바이스에 있어서,
    제1 영역에서 기판 위에 배치된 제1 높이를 갖는 제1 게이트 구조물;
    제2 영역에서 상기 기판 위에 배치된 제2 높이를 갖는 제2 게이트 구조물로서, 상기 제2 높이는 상기 제1 높이보다 더 작은 것인, 상기 제2 게이트 구조물;
    상기 제1 게이트 구조물 위에 배치된, 제1 두께를 갖는 제1 컨택 에칭 정지 층;
    상기 제2 게이트 구조물 위에 배치된 제2 컨택 에칭 정지 층으로서, 상기 제2 컨택 에칭 정지 층은 상기 제1 두께보다 더 큰 제2 두께를 갖고, 상기 제1 컨택 에칭 정지 층과 상기 제2 컨택 에칭 정지 층은 상기 제1 영역과 상기 제2 영역의 계면에서 중첩하는 것인, 상기 제2 컨택 에칭 정지 층; 및
    상기 제1 컨택 에칭 정지 층 및 상기 제2 컨택 에칭 정지 층 위에 배치된 층간 유전체 층을 포함하는 집적 회로 디바이스.
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