KR20030056809A - 금속-절연체-금속 캐패시터의 제조방법 - Google Patents

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KR20030056809A KR1020010087110A KR20010087110A KR20030056809A KR 20030056809 A KR20030056809 A KR 20030056809A KR 1020010087110 A KR1020010087110 A KR 1020010087110A KR 20010087110 A KR20010087110 A KR 20010087110A KR 20030056809 A KR20030056809 A KR 20030056809A
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Abstract

전극 내부에 씨임(seam)을 제거하고, 캐패시터와 접합 영역을 연결하는 콘택 플러그의 산화를 방지할 수 있는 금속-절연체-금속(Metal-Insulator-Metal: 이하 MIM) 캐패시터 제조방법을 개시한다. 개시된 MIM 캐패시터의 제조방법은 먼저, 반도체 기판상에 도전 플러그를 포함하는 층간 절연막을 형성한다. 다음, 상기 층간 절연막 상부에 도전 플러그와 콘택되도록 제 1 도전층을 형성하고, 상기 제 1 도전층 상부에 소정 폭을 갖는 산화막 기둥을 형성한다. 그 후, 상기 산화막 기둥을 마스크로 하여 제 1 도전층을 패터닝한다음, 상기 층간 절연막 및 산화막 기둥 표면에 제 2 도전층을 증착한다. 이어서, 상기 제 2 도전층이 산화막 기둥 양측벽에 잔류하도록 제 2 도전층을 식각하여, 제 1 및 제 2 도전층으로 구성된 하부 전극을 형성한다. 여기서, 제 1 도전층은 PVD 방식으로 형성함이 바람직하다.

Description

금속-절연체-금속 캐패시터의 제조방법{Method for manufacturing metal - Insulator - Metal capacitor}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는, 전극 내부에 씨임(seam)을 제거하고, 캐패시터와 접합 영역을 연결하는 콘택 플러그의 산화를 방지할 수 있는 금속-절연체-금속(Metal-Insulator-Metal: 이하 MIM) 캐패시터 제조방법에 관한 것이다.
최근, 반도체 소자의 집적도가 증가함에 따라, 칩내에서 소자가 차지하는 면적이 감소되고 있다. DRAM 소자의 정보를 저장하는 캐패시터의 경우에도 역시, 더욱 좁아진 면적에서 이전과 동일한 또는 그 이상의 캐패시턴스를 가질 것이 요구되고 있다. 이에따라, 캐패시터의 하부 전극을 실린더(cylinder)형, 핀(fin)형 등으로 3차원 형태로 형성하거나, 하부 전극의 표면에 반구형 그레인을 피복시켜 표면적을 넓히는 방안, 유전막의 두께를 얇게 하는 방안, 또는 높은 유전 상수를 가지는 고유전 물질 또는 강유전 물질을 유전막으로 사용하는 방안이 제안되었다.
여기서, 높은 유전 상수를 가지는 물질, 예컨대, Ta2O5나 BST((Ba,Sr)TiO3)와 같은 물질을 유전막으로 사용하는 경우, 기존에 전극으로 사용되던 폴리실리콘막을 캐패시터 전극으로 사용하기 어렵다. 이는, 유전막의 두께가 감소되면, 터널링의 발생으로 누설 전류가 발생되기 때문이다. 이에따라, 고유전막 또는 강유전막을 유전막으로 사용하는 경우, 일함수가 매우 높은 백금(Pt), 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 오스뮴(Os)등과 같은 귀금속이 캐패시터 전극 물질로 이용되고 있다. 특히, 루테늄은 산소를 포함한 플라즈마에 의하여 쉽게 식각되는 특징을 지니므로, MIM 캐패시터의 전극으로 주로 이용되고 있다.
여기서, 도 1a 및 도 1b를 참조하여, 루테늄을 전극으로 이용한 종래의 MIM 캐패시터 제조방법을 설명하도록 한다.
도 1a에 도시된 바와 같이, 반도체 기판(10) 상부에 콘택 플러그(14)를 포함하는 층간 절연막(12)을 형성한다. 층간 절연막(12) 상부에 몰드 산화막(16)을 증착한다. 다음, 콘택 플러그(14)의 소정 부분이 노출되도록 몰드 산화막(16)을 식각하여, 하부 전극이 형성될 영역(17: 이하, 하부 전극 영역)을 한정한다. 그 후, 몰드 산화막(16) 상부에 하부 전극 영역(17)이 충분히 매립되도록, MOCVD(metal organic chemical vapor deposition) 방식으로 루테늄층(18)을 증착한다.
다음, 도 1b에서와 같이, 루테늄층(18)을 몰드 산화막(16) 표면이 노출되도록 연마하여, 몰드 산화막(16) 내부에 매립시킨다. 이에따라, 하부 전극(18a)이 형성되고, 잔류하는 몰드 산화막(16)을 제거한다. 그 후, 하부 전극(18a) 상부에 유전막(22)을 형성하고, 이웃하는 하부 전극들(도시되지 않음) 사이의 공간이 충분히 매립되도록 상부 전극(25)을 형성한다.
그러나, 종래의 MIM 캐패시터는 다음과 같은 문제점이 있다.
먼저, 반도체 소자의 집적 밀도가 증가함에 따라, 하부 전극 영역(17)으로 한정된 공간 역시 미세해진다. 이로 인하여, 루테늄층(18) 증착시, 반도체 기판 구조물의 어스펙트비(즉, 몰드 산화막의 높이로 인한 어스펙트 비)가 증대되어, 하부 전극 영역(17) 내부에 루테늄층(18)이 완전히 매립되지 않고, 하부 전극(18a) 내부에 비교적 큰 씨임(seam:20, 도 1a 및 도 1b)이 발생된다. 이와 같이, 하부 전극(18a) 내부에 씨임(20)이 발생되면, 캐패시터의 전기적 특성이 불안정해진다. 이를 보다 자세히 설명하면 다음과 같다. 이후 루테늄층(18)을 식각하여 스토리지 전극을 형성하고, 유전막 및 플레이트 전극을 형성하여 캐패시터를 완성한다. 이때, 하부 전극 내부에는 비교적 큰 씨임이 존재하므로, 약간의 충격에 의하여도 형상변형이 쉽게 발생된다. 이와 같이 하부 전극의 형상이 변형되면 하부 전극을 피복하고 있는 유전막(도시되지 않음)에 크랙(crack)이 발생되어, 캐패시터의 전기적 특성이 열악해진다.
또한, 종래에는 하부 전극 물질인 루테늄층(18)을 MOCVD 방식으로 형성하고 있다. 이때, 이러한 MOCVD 방식에 의한 금속층 증착은 증착시에 산소가 제공되므로, 노출된 콘택 플러그(14)를 산화시키기 쉽다. 이에 대하여 자세히 설명하면, MOCVD 방식으로 루테늄층(18)을 증착하는 경우, 루테늄의 소스로는 RuC가 이용된다. 이때, RuC의 Ru-C 결합은 산소(O)에 의하여 끊어지므로, MOCVD 방식으로 루테늄층을 증착하는 경우 반드시 산소가 제공되는 것이다. 그러나, 루테늄층 증착시 제공되는 산소는 루테늄층(18) 하부에 위치하는 콘택 플러그(14)를 산화시키게 되어, 소자의 신호 전달 특성을 저하시킨다.
또한, 하부 전극(18a) 내부의 씨임을 제거하기 위하여, 종래의 다른 방법으로는 도 2에 도시된 바와 같이, 루테늄층(18) 증착 후, 고온 열처리를 진행하여 리플로우(reflow) 시키는 방법이 제안되었다. 이와같이, 루테늄층(18)을 증착한 후, 고온 열처리를 수행하면, 씨임 부분이 채워지도록 루테늄층이 리플로우된다.
그러나, 상기한 씨임을 제거하기 위한 리플로우 방법은, 고온의 열처리시, 콘택 플러그(14)와 접하고 있는 하부 루테늄층(18)이 씨임(20)부분으로 흘러들어가기 쉽다. 그러므로, 도 2에 도시된 바와 같이, 루테늄층(18)이 일부 들뜨게 되어, 콘택 플러그(14)와 루테늄층(18)간의 접촉 특성이 열악해지는 문제점이 있다. 도 2에서 "A"부분은 루테늄층(18)이 들떠있는 부분을 도시하고 있다. 또한, 상기와 같이 플로우 공정을 실시하여도, 여전히 콘택 플러그(14)의 산화 문제는 해결하기 어렵다.
또한, 도 2의 "A" 부분에서와 같이, 루테늄층(18)이 들떠있게되면, 이후 스토리지 전극 형성후 몰드 산화막(16) 제거시, 몰드 산화막(16) 식각액이 층간 절연막(12)으로 침입하게 된다. 이에, 층간 절연막(12)이 유실되고, 심할 경우 스토리지 전극이 지지되지 않아 파손되는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 제 1 기술적 과제는, 하부 전극 내부의 씨임을 제거함과 동시에, 콘택 플러그와 하부 전극 사이의 접촉 특성을 개선할 수 있는 MIM 캐패시터의 제조방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 제 2 기술적 과제는 하부 전극의 증착시 콘택 플러그의 산화를 방지할 수 있는 MIM 캐패시터의 제조방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 제 3 기술적 과제를 달성하기 위한 제 3 기술적 과제는, 하부 전극 내부의 씨임을 제거하면서, 하부 전극과 콘택 플러그간의 접촉 특성을 개선하는 동시에, 하부 전극 증착시 콘택 플러그의 산화를 방지할 수 있는 MIM 캐패시터의 제조방법을 제공하는 것이다.
도 1a 및 도 1b는 루테늄을 전극으로 이용한 종래의 MIM 캐패시터 제조방법을 설명하기 위한 단면도이다.
도 2는 종래의 다른 방법에 따른 MIM 캐패시터 제조방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3e는 본 발명의 실시예 1에 따른 각 공정별 단면도이다.
도 4a 및 도 4e는 본 발명의 실시예 2에 따른 각 공정별 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100,200 - 반도체 기판 126,236 - 산화막 기둥
135,250 - 하부 전극 215,230,231,240,241 - 접착층
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다.
상기한 본 발명의 이루고자 하는 기술적 과제를 달성하기 위한 MIM 캐패시터의 제조방법은 다음과 같다. 먼저, 반도체 기판상에 콘택 플러그를 포함하는 층간절연막을 형성한다. 다음, 상기 층간 절연막 상부에 콘택 플러그와 콘택되도록 제 1 도전층을 형성하고, 상기 제 1 도전층 상부에 소정 폭을 갖는 산화막 기둥을 형성한다. 그 후, 상기 산화막 기둥을 마스크로 하여 제 1 도전층을 패터닝한다음, 상기 층간 절연막 및 산화막 기둥 표면에 제 2 도전층을 증착한다. 이어서, 상기 제 2 도전층이 산화막 기둥 양측벽에 잔류하도록 제 2 도전층을 식각하여, 제 1 및 제 2 도전층으로 구성된 하부 전극을 형성한다.
여기서, 제 1 도전층은 PVD 방식으로 형성하고, 제 2 도전층은 CVD 방식으로 형성한다. 또한, 상기 제 1 및 제 2 도전층으로는 백금(Pt), 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 오스뮴(Os) 중 선택되는 하나가 이용될 수 있다.
또한, 본 발명의 이루고자 하는 다른 기술적 과제를 달성하기 위한, 본 발명에 따른 MIM 캐패시터의 제조방법은 다음과 같다. 먼저, 반도체 기판상에 표면에 제 1 접착층을 가지며, 내부에는 콘택 플러그를 포함하는 층간 절연막을 형성한다.상기 제 1 접착층 및 콘택 플러그 상부에 제 1 도전층을 형성한다음, 상기 제 1 도전층 상부에 제 2 접착층을 형성한다. 이어서, 상기 제 2 접착층의 소정 부분 상부에 소정 폭을 갖는 산화막 기둥을 형성하고, 상기 산화막 기둥을 마스크로 하여 제 2 접착층을 패터닝한다. 그 후, 제 1 도전층 및 산화막 기둥 표면에 제 3 접착층을 형성하고, 상기 제 3 접착층을 비등방성 식각하여, 상기 산화막 기둥 양측벽에 잔류시킨다. 이어서, 제 1 접착층, 제 3 접착층 및 산화막 기둥 표면에 제 2 도전층을 증착한다음, 상기 제 2 도전층을 상기 제 3 접착층 양측벽에 존재하도록 식각하여, 하부 전극을 형성한다.
본 발명에 의하면, 콘택 플러그가 형성된 하부 전극 영역에, 콘택 플러그와 콘택되는 제 1 도전층을 포함하는 산화막 기둥을 형성한다. 이어서, 산화막 기둥 측벽에 제 1 도전층과 콘택되도록 제 2 도전층을 형성하므로써, 씨임없는 제 1 및 제 2 도전층으로 구성된 하부 전극을 형성한다. 아울러, 본 실시예에서는 콘택 플러그와 콘택되는 제 1 도전층을 PVD 방식으로 형성함으로써, 콘택 플러그의 산화를 방지할 수 있다. 이에따라, 캐패시터의 전기적 특성을 개선할 수 있다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예들을 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
(실시예 1)
첨부한 도면 도 3a 내지 도 3e는 본 발명의 실시예 1에 따른 각 공정별 단면도이다.
먼저, 도 3a에 도시된 바와 같이, 반도체 기판(100), 바람직하게는 모스 트랜지스터가 구비되어 있는 반도체 기판(100) 상부에 층간 절연막(110)을 증착한다. 그 후, 반도체 기판(100)의 도전 영역(도시되지 않음)이 노출되도록 층간 절연막(110)의 소정 부분을 식각하여, 콘택홀을 형성한다. 그리고 나서, 콘택홀내에 도전 물질, 예를들어 티타늄 나이트라이드(TiN) 물질을 매립시켜 콘택 플러그(115)를 형성한다. 층간 절연막(110) 및 콘택 플러그(115) 상부에 하부 전극용 제 1 루테늄층(120)을 증착한다. 이때, 제 1 루테늄층(120)은 증착시 산소가 제공되지 않는 PVD(physical vapor deposition) 즉, 스퍼터링(sputtering) 방식으로 증착한다. 이때, 콘택 플러그(115)를 갖는 층간 절연막(110) 표면은 표면 토폴로지를 갖지 않으므로, PVD 방식에 의하여 균일한 두께로 제 1 루테늄층(120)을 형성할 수 있다. 제 1 루테늄층(120) 상부에 몰드 산화막(125)을 형성한다. 몰드 산화막(125)은 예정된 하부 전극의 높이 정도의 두께를 갖도록 형성함이 바람직하다.
도 3b에 도시된 바와 같이, 몰드 산화막(125) 및 제 1 루테늄층(120)을 하부 전극 예정 영역에 존재하도록 식각하여, 산화막 기둥(126)을 형성한다. 여기서, 도면 부호 121은 패터닝된 제 1 루테늄층을 나타낸다.
도 3c를 참조하여, 산화막 기둥(126)이 형성된 층간 절연막(110) 표면에 하부 전극용 제 2 루테늄층(130)을 증착한다. 이때, 제 2 루테늄층(130)은 산화막 기둥(126) 표면에 고르게 증착될 수 있도록 CVD 방식, 예를 들어, 스텝 커버리지(step coverage) 특성이 우수한 MOCVD 방식 또는 ALD(atomic layer deposition)으로 증착한다. 여기서, MOCVD 방식에 의하여 루테늄층을 증착하면 공정중 산소가 제공될 수 있다. 그러나, 이미 콘택 플러그(115)는 제 1 루테늄층(121)에 의하여 차폐되었으므로, 비록 증착시 산소가 제공되더라도 콘택 플러그(115)와 산소와의 반응이 차단된다.
다음, 도 3d에서와 같이, 제 2 루테늄층(130)을 산화막 기둥(126) 표면 및 층간 절연막(110) 표면이 노출되도록 에치백(etch-back)하여, 산화막 기둥(126) 측벽에 제 2 루테늄층(126)을 잔류시킨다. 이에따라, 제 1 및 제 2 루테늄층(121,131)으로 구성된 하부 전극(135)이 완성된다.
그 후에, 도 3e에 도시된 바와 같이, 하부 전극(135) 표면에 유전막(140)을 형성한다. 유전막으로는 고유전막, 예를 들어, Ta2O5막, (Ba,Sr)TiO3(BST)막, PbTiO3막, Pb(Zr,Ti)O3(PZT), SrBi2Ta2O5(SBT)막, (Pb,La)(Zr,Ti)O3막, Bi4Ti3O12막 및 BaTiO3(BTO)막으로 구성된 군에서 선택된 어느 하나가 사용될 수 있다. 유전막(140) 표면에 상부 전극(145)을 형성하여, 캐패시터(150)를 형성한다. 여기서, 상부 전극(145)은 상기와 같은 고유전막을 사용하였을 때, 누설 전류가 발생되지 않는 도전층, 예를들어, 백금(Pt), 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 오스뮴(Os)이 사용될 수 있다.
본 발명에 의하면, 하부 전극 영역에 하부에 루테늄층을 포함하는 산화막 기둥을 형성한다음, 산화막 기둥 측벽에 루테늄층을 형성하여, 씨임없는 하부 전극을 형성한다. 아울러, 콘택 플러그와 접하는 산화막 기둥 하부의 루테늄층을 PVD 방식으로 형성함으로써, 콘택 플러그의 산화를 방지할 수 있다.
(실시예 2)
첨부한 도면 도 4a 및 도 4e는 본 발명의 실시예 2에 따른 각 공정별 단면도이다.
먼저, 도 4a를 참조하여, 반도체 기판(200), 바람직하게는 모스 트랜지스터가 구비되어 있는 반도체 기판(200) 상부에 층간 절연막(210) 및 제 1 접착층(215)을 순차적으로 증착한다. 제 1 접착층(215)으로는 탄탈륨 산화막(TaOx), 티타늄 산화막(TiOx) 및 알루미늄 산화막(AlOx) 중 어느 하나가 이용될 수 있다. 그 후, 반도체 기판(200)의 도전 영역(도시되지 않음)이 노출되도록 층간 절연막(210) 및 제 1 접착층(215)을 소정 부분을 식각하여, 콘택홀을 형성한다. 그리고 나서, 콘택홀내에 도전 물질, 예를들어 티타늄 나이트라이드(TiN) 물질을 매립시켜 콘택 플러그(220)를 형성한다. 제 1 접착층(215) 및 콘택 플러그(220) 상부에, 하부 전극용 제 1 루테늄층(225) 및 제 2 접착층(230)을 순차적으로 증착한다. 이때, 제 1 루테늄층(225)은 상술한 실시예 1과 마찬가지로, 증착시 산소가 제공되지 않는 PVD(physical vapor deposition) 즉, 스퍼터링(sputtering) 방식으로 증착한다. 아울러, 제 2 접착층(230)은 제 1 접착층(215)과 동일한 물질로 형성될 수 있다. 그 다음, 제 2 접착층(230) 상부에 몰드 산화막(235)을 형성한다. 몰드 산화막(125)은 예정된 하부 전극의 높이 정도의 두께를 갖도록 형성함이 바람직하다. 여기서, 제 1 및 제 2 접착층(215,230)은 산화 물질과 도전 물질의 접착 특성을 개선하는 역할을 한다.
도 4b에 도시된 바와 같이, 몰드 산화막(235) 및 제 2 접착층(230)을 하부전극의 형태로 패터닝하여, 산화막 기둥(236)을 형성한다. 여기서, 도면 부호 231은 패터닝된 제 2 접착층을 나타낸다. 다음으로, 산화막 기둥(236) 표면 및 제 1 루테늄층(225) 표면에 제 3 접착층(240)을 피복한다. 제 3 접착층(240) 역시 제 1 및 제 2 접착층(215,230)과 동일한 물질로 형성할 수 있다.
도 4c를 참조하여, 제 3 접착층(240)을 비등방성 식각하여, 산화막 기둥(236) 상부 표면에 존재하는 제 1 접착층(240)과 제 1 루테늄층(225) 상부에 있는 제 1 접착층을 제거한다. 그 후, 잔류하는 제 3 접착층(241) 및 산화막 기둥(236)을 마스크로 하여 제 1 루테늄층(225)을 패터닝한다.
그 후, 도 4d에 도시된 바와 같이, 반도체 기판(200) 결과물 상부에 제 2 루테늄층(245)을 증착한다. 제 2 루테늄층(245)은 산화막 기둥(236) 표면에 고르게 증착될 수 있도록 CVD 방식, 예를 들어, 스텝 커버리지 특성이 우수한 MOCVD 또는 ALD 방식으로 증착한다.
도 4e에서와 같이, 제 2 루테늄층(245)을 비등방성 에치백 식각하여, 산화막 기둥(236) 상부 및 제 1 접착층(215) 상부에 형성되어 있는 제 2 루테늄층(245)을 제거한다. 이에따라, 산화막 기둥(236)의 측벽에 제 2 루테늄층(246)이 잔류되고, 제 1 및 제 2 루테늄층(226,246)으로 구성된 하부 전극(250)이 완성된다.
그 후, 제 1 접착층(215), 하부 전극(250) 및 산화막 기둥(236) 표면에 유전막(255)을 형성한다. 유전막으로는 실시예 1과 마찬가지로 Ta2O5막, (Ba,Sr)TiO3(BST)막, PbTiO3막, Pb(Zr,Ti)O3(PZT), SrBi2Ta2O5(SBT)막,(Pb,La)(Zr,Ti)O3막, Bi4Ti3O12막 및 BaTiO3(BTO)막으로 구성된 군에서 선택된 어느 하나가 사용될 수 있다. 이어서, 유전막(255) 상부에 상부 전극(260)을 형성하여, 캐패시터(270)를 형성한다.
본 실시예에 의하면, 하부 전극(250)과, 층간 절연막(210) 및 산화막 기둥(236)사이에 접착 특성을 개선하기 위하여 접착층을 더 형성하였다. 그러므로, 씨임이 발생되지 않고, 콘택 플러그의 산화를 방지할 수 있는 동시에 하부 전극(250)과 절연막(210,236)들간의 접착 특성을 개선시킬 수 있다.
본 발명은 상술한 실시예들에 국한되는 것은 아니다.
본 실시예에서는 예를들어, 하부 전극을 형성하는 물질로 루테늄을 사용하였지만, 여기에 국한하지 않고 백금(Pt), 이리듐(Ir), 로듐(Rh), 오스뮴(Os)등과 같이 고유전막을 사용하여도 누설 전류를 발생시키지 않는 도전물이면 모두 사용할 수 있다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 콘택 플러그가 형성된 하부 전극 영역에, 도전플러그와 콘택되는 제 1 도전층을 포함하는 산화막 기둥을 형성한다. 이어서, 산화막 기둥 측벽에 제 1 도전층과 콘택되도록 제 2 도전층을 형성하므로써, 씨임없는 제 1 및 제 2 도전층으로 구성된 하부 전극을 형성한다. 아울러, 본 실시예에서는 콘택 플러그와 콘택되는 제 1 도전층을 PVD 방식으로 형성함으로써, 콘택 플러그의 산화를 방지할 수 있다. 이에따라, 캐패시터의 전기적 특성을 개선할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (11)

  1. 반도체 기판상에 콘택 플러그를 포함하는 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상부에 콘택 플러그와 콘택되도록 제 1 도전층을 형성하는 단계;
    상기 제 1 도전층 상부에 소정 폭을 갖는 산화막 기둥을 형성하는 단계;
    상기 산화막 기둥을 마스크로 하여 제 1 도전층을 패터닝하는 단계;
    상기 층간 절연막 및 산화막 기둥 표면에 제 2 도전층을 증착하는 단계; 및
    상기 제 2 도전층이 산화막 기둥 양측벽에 잔류하도록 제 2 도전층을 식각하여, 제 1 및 제 2 도전층으로 구성된 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1 도전층은 PVD 방식으로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  3. 제 1 항에 있어서,
    상기 제 2 도전층은 CVD 방식으로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  4. 제 1 항에 있어서,
    상기 제 2 도전층은 MOCVD 방식 또는 APD 방식으로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  5. 제 2 항, 제 3 항 및 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 도전층은 백금(Pt), 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 오스뮴(Os) 중 선택되는 하나인 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  6. 반도체 기판상에 표면에 제 1 접착층을 가지며, 내부에는 콘택 플러그를 포함하는 층간 절연막을 형성하는 단계;
    상기 제 1 접착층 및 콘택 플러그 상부에 제 1 도전층을 형성하는 단계;
    상기 제 1 도전층 상부에 제 2 접착층을 형성하는 단계;
    상기 제 2 접착층의 소정 부분 상부에 소정 폭을 갖는 산화막 기둥을 형성하는 단계;
    상기 산화막 기둥을 마스크로 하여 제 2 접착층을 패터닝하는 단계;
    상기 제 1 도전층 및 산화막 기둥 표면에 제 3 접착층을 형성하는 단계;
    상기 제 3 접착층을 비등방성 식각하여, 상기 산화막 기둥 양측벽에 잔류시키는 단계;
    상기 제 1 접착층, 제 3 접착층 및 산화막 기둥 표면에 제 2 도전층을 증착하는 단계;
    상기 제 2 도전층을 상기 제 3 접착층 양측벽에 존재하도록 식각하여, 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  7. 제 6 항에 있어서,
    상기 제 1 도전층은 PVD 방식으로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  8. 제 6 항에 있어서,
    상기 제 2 도전층은 CVD 방식으로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  9. 제 6 항에 있어서,
    상기 제 2 도전층은 MOCVD 방식 또는 APD 방식으로 형성하는 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  10. 제 7 항, 제 8 항 및 제 9 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 도전층은 백금(Pt), 루테늄(Ru), 이리듐(Ir), 로듐(Rh)및 오스뮴(Os) 중 선택되는 하나인 것을 특징으로 하는 MIM 캐패시터의 제조방법.
  11. 제 6 항에 있어서,
    상기 접착층은 탄탈륨 산화막(TaOx), 티타늄 산화막(TiOx) 및 알루미늄 산화막(AlOx) 중 선택되는 하나인 것을 특징으로 하는 MIM 캐패시터의 제조방법.
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