CN1716574A - Soi晶圆上的半导体组件的制造方法 - Google Patents

Soi晶圆上的半导体组件的制造方法 Download PDF

Info

Publication number
CN1716574A
CN1716574A CNA2004100880402A CN200410088040A CN1716574A CN 1716574 A CN1716574 A CN 1716574A CN A2004100880402 A CNA2004100880402 A CN A2004100880402A CN 200410088040 A CN200410088040 A CN 200410088040A CN 1716574 A CN1716574 A CN 1716574A
Authority
CN
China
Prior art keywords
insulating barrier
soi wafer
layer
insulating
active regions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100880402A
Other languages
English (en)
Other versions
CN100353530C (zh
Inventor
廖忠志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN1716574A publication Critical patent/CN1716574A/zh
Application granted granted Critical
Publication of CN100353530C publication Critical patent/CN100353530C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H01L29/78687—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys with a multilayer structure or superlattice structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02046—Dry cleaning only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02052—Wet cleaning only

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种防止在绝缘层上覆硅(silicon on insulator，SOI)晶圆的主动区侧壁下方形成底切(undercut)的方法。先在已定义的主动区域上沉积一层绝缘层，然后蚀刻此绝缘层，使其在主动区的侧壁形成间隙壁。并选择执行或不执行回火步骤以致密化此绝缘层。

Description

SOI晶圆上的半导体组件的制造方法
技术领域
本发明涉及一种半导体组件的制程，特别是涉及使用SOI(silicon oninsulator)晶圆来制造金氧半场效晶体管(MOSFETs)的制程。
背景技术
随着半导体工业的快速发展，缩减组件的特征尺寸来增加积集度及减少芯片尺寸大小已成为渴望的需求。当组件尺寸越小，需要越好的电性隔离效果。
SOI晶圆的结构分为三层，最底层为底材，最上层为用来制造半导体组件的磊晶层，并在中间夹有一层深埋绝缘层。其中磊晶层的材料可为硅、硅锗(SiGe)或应变硅(strained silicon)。以此种结构的SOI晶圆来制造半导体组件可有效解决漏电(leakage)与闭锁(latch-up)现象等电性问题，并允许在晶圆上做更高积集度的电路设计。在深次微米技术(deep sub-microntechnology)中，使用SOI晶圆制造出来的金氧半场效晶体管(MOSFETs)，便被应用在要求低耗能、低漏电、高运算速度的产品上。这些特性对于90纳米或更先进的技术极具吸引力。但在SOI晶圆上进行半导体组件制造时，会因部分制程使SOI晶圆产生如导电物质残留等问题，造成漏电或减低电性绝缘效果。
此处以使用SOI基材来制作金氧半场效晶体管为例，说明传统SOI晶圆的半导体制程可能发生的问题。请参考图1A，先对磊晶层进行微影蚀刻步骤以定义出主动区106，并暴露出位于相邻主动区之间的深埋绝缘层104。使得每个晶体管都将在各自的主动区106上制造，完全与相邻的晶体管与主体底材102隔绝。
图1A中，暴露出的深埋绝缘层104容易在后续任何等向性蚀刻制程中，如使用氢氟酸浸泡(wet dip step(HF))来清洗晶圆时，因化学蚀刻剂对深埋绝缘层的横向蚀刻作用，而使得主动区106的侧壁下方产生底切(undercut)108现象。
若使用上述有底切108的SOI晶圆来进行后续标准制程，如回火、移除牺牲氧化层、基材掺杂、形成闸介电层、多晶硅导电层布图等，底切108将对后续沉积导电性物质并微影蚀刻的结果产生不良影响。例如当沉积一层导电层110于基材上，其材料可为多晶硅或金属硅化合物等，随后对导电层110进行微影蚀刻的步骤，则可能得到如图1B所绘示的结构剖面图的结果。在主动区下方的底切108处会存留导电残留物112，而让半导体组件产生漏电或其它电性问题。
因此，在深埋绝缘层104被后续所沉积的材料完全覆盖以前，相邻主动区106之间所暴露出的深埋绝缘层104易受含有化学药剂的湿式蚀刻或湿式清洗等制程损害而产生底切问题。随后又会因底切而影响SOI晶圆的电性绝缘能力，造成组件的电性问题，如短路或漏电等等。故需一种改良制程，其在以SOI晶圆来制造半导体组件的过程中，能有效防止主动区下方发生底切现象，且此改良方法可简易地安插至现有的标准制程中。
发明内容
本发明的目的在于提供一种半导体组件的制造方法，其能避免在SOI晶圆上制造半导体组件的过程中进行各项清洗或湿蚀刻步骤时在主动区侧壁下方产生底切。
本发明的另一目的在于解决传统制程中在主动区侧壁下方的底切处产生导电物残留的问题。
根据上述目的，本发明提出一种SOI晶圆的半导体组件的制造方法。
本发明包含下述步骤：提供一SOI晶圆，此SOI晶圆的结构分为三层，最底层为底材，最上层为用来制造半导体组件的磊晶层，并在中间夹有一层深埋绝缘层；利用在磊晶层上沉积一层罩幕层，并图案化此罩幕层来保护预定义的主动区域；再根据此图案化的罩幕层来非等向性蚀刻磊晶层以定义出主动区，并暴露出部分的深埋绝缘层；随后在主动区与深埋绝缘层的暴露面上形成一层绝缘层，并非等向性蚀刻此绝缘层以在各主动区侧壁上形成绝缘间隙壁。此绝缘间隙壁用来改善后续湿式蚀刻或湿式清洗步骤对暴露出来的深埋绝缘层的侧向蚀刻速度，以避免在各主动区侧壁下方的该深埋绝缘层中形成底切缺口。
根据上述目的，本发明提出一种SOI组件的整合制程。
本发明包含下述步骤：提供一SOI晶圆，此SOI晶圆的结构分为三层，最底层为底材，最上层为用来制造半导体组件的磊晶层，并在中间夹有一层深埋绝缘层；随后沉积一层罩幕层在SOI晶圆上，并图案化此罩幕层；根据图案化的罩幕层来图案化该磊晶层以定义出主动区，并暴露出部分的深埋绝缘层与主动区侧壁；沉积一层绝缘层覆盖在主动区与深埋绝缘层的暴露面上，并对此绝缘层执行非等向蚀刻步骤以在主动区侧壁上形成绝缘间隙壁。
根据上述目的，本发明提出一种微电子组件，其具有底材、深埋绝缘层与主动区。其中深埋绝缘层位于底材上方，而主动区位于深埋绝缘层上方。并且主动区侧壁上具有绝缘间隙壁。以及在主动区上方具有半导体组件。
本发明的优点在于借着在主动区侧壁上形成一道间隙壁，以改善后续各种等向性蚀刻或化学液/气体浸泡步骤对暴露出来的深埋绝缘层产生侧向蚀刻。进而避免在主动区的侧壁下方形成底切缺口。
本发明的另一优点在于避免导电物残留在底切处而影响电性阻绝效果。
附图说明
图1A绘示现有制程的SOI晶圆的剖面图，说明传统制程步骤会在SOI晶圆的主动区下方产生底切现象。
图1B绘示现有制程的SOI晶圆的剖面图，说明传统制程会在主动区下方的底切位置产生导电物残留。
图2A至图2D绘示本发明一较佳实施例的制造流程剖面图。
图3绘示本发明另一较佳实施例的剖面图。
图4A至图4B绘示本发明的又一较佳实施例的制造流程剖面图，用来表示本发明的制造方法的变化应用。
图5A至图5C绘示本发明的次一较佳实施例的制造流程剖面图，用来表示本发明的制造方法的变化应用。
图6A至图6C绘示本发明的再次一较佳实施例的制造流程剖面图，用来表示本发明的制造方法的变化应用。
图7绘示一流程图，用来说明本发明方法应用于传统制程中的整合制程。
具体实施方式
下述的较佳实施例用来帮助了解本发明的各种特点与制造方法。
实施例一
请参照图2A至图2D，其绘示本发明一较佳实施例的制造流程剖面图，用来说明本发明制造方法的特征及其优点。请参考图2A，本发明提供一SOI晶圆，此晶圆具有三层结构，分别为最底层的底材202，最上层的磊晶层200，以及在两层中间夹有一层深埋绝缘层204a。磊晶层的材料可以是各种半导体材料，例如硅、硅锗、应变硅或上述材料的任意组合，且厚度范围可介于100至1000之间。
请参考图2B，以现有的微影及蚀刻技术在磊晶层200上定义出主动区206，并暴露出位于相邻主动区之间的深埋绝缘层204a。例如，可如现有技术，先沉积一层罩幕层在磊晶层上，并图案化此罩幕层以保护预定义的主动区域，在根据图案化的罩幕层来非等向性蚀刻磊晶层以定义出主动区。完成主动区的定义后，可使用如化学气相沉积法(CVD)或其它现有方法来形成一层绝缘层210a覆盖在主动区206与深埋绝缘层204a的暴露面上。绝缘层210a的厚度可介于100至1500之间。
请参考图2C，在完成绝缘层的沉积动作之后，对此绝缘层210a进行非等向性蚀刻，便可在主动区206的侧壁上产生绝缘间隙壁210b。并可视后续制程需要的间隙壁厚度来调整绝缘层的沉积厚度。上述用来制造绝缘间隙壁210b的绝缘层210a的材料可以是各种介电材料，例如氧化物、氮化物或上述材料的任意组合。绝缘层材料可视后续的湿式清洗或湿式蚀刻步骤对主动区侧壁以及侧壁下方的深埋绝缘层的侧向蚀刻速度来做不同选择。
请参考图2D，完成间隙壁210b后，便可进行如离子掺杂来调整半导体组件如MOSFET的临界电压，或是防止接面击穿效应(punch-through-effect)等标准制程。并使用湿式清洗或湿式蚀刻来除去主动区上的牺牲氧化层或原生氧化物。当晶圆经过湿式蚀刻或湿式清洗等步骤时，例如氢氟酸(HF)、磷酸(H3PO4)或水等清洗步骤，深埋绝缘层204a会受到化学药剂的蚀刻，而成为图2D所示的深埋绝缘层204b。间隙壁210b受化学药剂的侧向蚀刻而变薄，成为图2D中的间隙壁210c。但因间隙壁210c保护主动区206与深埋绝缘层204a的界面，且可视间隙壁材料的不同来调整蚀刻剂或湿式清洗的化学药剂对间隙壁与深埋绝缘层的侧向蚀刻速度，进而预防主动区206侧壁下方因深埋绝缘层204a的蚀刻速度较间隙壁210a快而产生底切现象。
完成上述间隙壁的制作后，便可用湿式清洗来除去主动区表面上的原生氧化物。并且可如传统程序以热氧化法(thermal oxidation)于主动区206的表面上形成新的闸介电层212。随后在基材上沉积第一导电物214，例如多晶硅，再于第一导电物214上沉积第二导电物216，此第二导电物可以是WSix、TiSl2、MoSi2与CoSi2等金属硅化物。经过微影技术与干蚀刻此第一导电物214与第二导电物216，便可在主动区上制作闸极。由于改良制程在主动区206的侧壁形成具有保护作用的间隙壁210c，使得在主动区206的侧壁下方不会产生底切现象，因此也不会有导电物残留于底切处的问题发生。
实施例二
可根据第一较佳实施例加以变化出第二较佳实施例。请参考图3，其为第二较佳实施例完成并经过湿式清洗或湿式蚀刻后的结构。制造过程在沉积用来制作间隙壁310的绝缘层之前，先在主动区306的表面上制造一层牺牲氧化层318作为保护。例如以热氧化法成长出致密的牺牲氧化层318。并可选择执行一道回火步骤，使此牺牲氧化层318更为致密。牺牲氧化层318可保护主动区不在后续一些制程(如离子掺杂步骤或非等向性蚀刻步骤)中受到物理性或化学性的损伤，同时强化间隙壁310对主动区306侧壁的保护效果。
完成此道牺牲氧化层318来保护主动区306后，便可使用如化学气相沉积法(CVD)或其它现有方法来形成一层绝缘层均匀地覆盖在主动区306与深埋绝缘层304的暴露面上。此绝缘层的厚度可介于100至1500之间，且材料可以是各种介电材料，例如氧化物、氮化物或上述材料的任意组合。随后对此绝缘层进行非等向性蚀刻以在主动区306的侧壁上产生一道绝缘间隙壁310。当完成此间隙壁310的晶圆经过湿式清洗或湿式蚀刻后，即会成为如图3所绘示的结构。后续制程则如第1较佳实施例中所叙述，不在此赘述。
实施例三
可根据第一较佳实施例加以变化出第三较佳实施例。请参考图4A，第三较佳实施例根据第一较佳实施例所示范的本发明方法来完成绝缘间隙壁410a后，再执行一道回火步骤，而成为如图4B所示的质地更为致密的间隙壁410b。用来强化间隙壁410a在湿式清洗或湿式蚀刻步骤中对蚀刻剂的侧向蚀刻的抵抗力。后续制程如第1较佳实施例中所做的叙述，故不在此赘述。
实施例四
可根据第一较佳实施例加以变化出第四较佳实施例。请参考图5A，第四较佳实施例根据第一较佳实施例所示范的本发明方法来完成主动区506的定义并使用如化学气相沉积法(CVD)或其它现有方法来形成绝缘层510a覆盖在主动区506与深埋绝缘层504的暴露面上。绝缘层510a的厚度可介于100至1500之间，且材料可以是各种介电材料，例如氧化物、氮化物或上述材料的任意组合。
请参考图5B，在完成绝缘层510a后，可先选择性地执行一道回火步骤来使绝缘层510a成为较致密的绝缘层510b。随后再对绝缘层510b进行非等向性蚀刻以产生间隙壁510c，如图5C所示。间隙壁510c用来保护主动区506与暴露出来的深埋绝缘层504的界面，以预防在等向性蚀刻中，主动区506下方发生侧向蚀刻而产生底切问题。后续制程如第1较佳实施例中所做的叙述，故不在此赘述。
实施例五
综合以上较佳实施例可再加以变化出第五较佳实施例。参考图6A，先如第二较佳实施例的方式，在材料为硅的以定义的主动区606的整个表面上制造一层牺牲氧化层618，例如以热氧化法成长出致密的牺牲氧化层。并选择执行一道回火步骤，使此牺牲氧化层618更为致密作为保护主动区用。
完成此道牺牲氧化层618后，便可使用如化学气相沉积法(CVD)或其它现有方法来形成一层绝缘层均匀地覆盖在主动区606与深埋绝缘层604的暴露面上。此绝缘层的厚度可约介于100至1500之间，且材料可以是各种介电材料，例如氧化物、氮化物或上述材料的任意组合。
请参考图6A，完成绝缘层后，可如第三较佳实施例所示范的，先对绝缘层进行非等向性蚀刻以产生间隙壁610a。随后选择性执行一道回火步骤来使间隙壁610a成为图6B中的质地较致密的间隙壁610b。
或如第四较佳实施例所示范的，在完成绝缘层后，先选择性地执行一道回火步骤来致密化绝缘层。随后再对已致密化的绝缘层进行非等向性蚀刻步骤，而产生如图6B所示的间隙壁610b。
在完成变化的间隙壁610b后，可用各种一般技术人员所熟知的方式来移除主动区606表面上未被间隙壁610b覆盖的牺牲氧化层618，留下图6B中的牺牲氧化层618c。之后可采用传统制程，如湿浸泡来清洗硅晶圆或移除原生氧化物等步骤。此时，间隙壁610b对主动区606发生保护作用，使得主动区606下方不会产生底切现象。随后在主动区606的表面上可以利用如热氧化法来产生新的闸介电层612。完成闸介电层之后，便可用上述的传统制程进行第一导电层616与第二导电层614的布图来制作闸极。此制作闸极的技术为熟悉此类技术者所熟知，便不在此加以赘述。
实施例六
本发明制程可整合在传统半导体组件制程，例如金氧半场效晶体管。此处以图7的流程图来说明本发明方法整合至传统半导体制程中的应用。参考图7，提供一SOI晶圆，并在晶圆的磊晶层上形成一层牺牲氧化层，如步骤702所示。此磊晶层的材料可为硅、硅锗或应变硅。随后，参考步骤704，沉积一层罩幕层于牺牲氧化层上，并可如步骤706所示，用现有的微影蚀刻技术将此罩幕层图案化。参考步骤708，根据图案化后的罩幕层，来非等向性蚀刻磊晶层以定义出主动区。
完成主动区的定义后，根据本发明方法形成一绝缘层覆盖在主动区与深埋绝缘层的暴露面上，如步骤710所示。之后可视需要来决定如步骤711，先非等向性蚀刻此绝缘层以在主动区侧壁产生间隙壁后，再执行步骤712以回火步骤来致化间隙壁。或是可先执行步骤713的回火步骤来致密化绝缘层后，再执行步骤714以非等向性蚀刻此绝缘层以在主动区侧壁产生间隙壁。
完成间隙壁后，执行步骤716以移除罩幕层。随后可以湿式清洗或湿式蚀刻来除去主动区表面上的原生氧化物或牺牲氧化层，如步骤718所示。最后便可进行传统的半导体制程，如步骤720所示般，在主动区上产生闸氧化层，并进行闸极与源/汲极的制作。
上述各较佳实施例的间隙壁制作，可采反复执行沉积绝缘层与非等向性蚀刻步骤来产生多层结构的间隙壁。此反复沉积与蚀刻的步骤均为现有技艺者所熟悉。
上述各较佳实施例的回火步骤可以是高温炉管回火步骤(hightemperature furnace anneal)、快速回火步骤(RTA anneal)、氧化步骤(oxidationstep)或上述步骤的任意组合。
此处虽以闸极制作来举例说明本发明方法制作的间隙壁可以预防底切，并避免导电物残留在底切处。但本发明方法亦可适用于各种利用SOI晶圆制造半导体组件的制程中。在深埋绝缘层未被保护材料完全覆盖以前，对于任何制程中会有等向性蚀刻或湿式清洗产生底切可能的步骤，皆适合用本发明方法的改良制程来加以预防。又在深埋绝缘层未被后续所沉积的材料完全覆盖以前，任何导电物的布图步骤，亦可因为使用本发明方法来预防底切产生。也由于预防了底切的产生，故可避免导电物残留在底切处。
本发明上述的较佳实施例与较佳实施例的变化应用，可以个别应用或是将所有变化整合起来应用。并且本发明的改良制程可安插在传统制程的深埋绝缘层未被保护材料覆盖以前的任何步骤中。能有效消除或预防主动区侧壁下的深埋绝缘层因受等向性蚀刻或是化学浸泡步骤而产生的底切现象。本发明提供一种有效率、并极为可行的改良制程，来调整利用SOI晶圆来制造半导体组件的传统制程。

Claims (20)

1、一种SOI晶圆上的半导体组件的制造方法，其特征在于，该制造方法至少包括以下步骤：
提供一SOI晶圆，其中该SOI晶圆由下至上至少依序包含-底材、一深埋绝缘层与一磊晶层；
图案化该磊晶层以形成若干个主动区，并暴露出位于该磊晶层下的该深埋绝缘层；
形成一第一绝缘层覆盖在这些主动区与该深埋绝缘层的暴露面上；以及
非等向性蚀刻该第一绝缘层，以在这些主动区的侧壁上形成至少一第一绝缘间隙壁，以避免后续湿式蚀刻或湿式清洗步骤因侧向蚀刻而在这些主动区下方形成底切缺口。
2、根据权利要求1所述的SOI晶圆上的半导体组件的制造方法，其特征在于：该磊晶层的材料至少包含硅、硅锗或应变硅。
3、根据权利要求1所述的SOI晶圆上的半导体组件的制造方法，其特征在于：该第一绝缘层的厚度为100至1500，且材料选自于由氧化物、氮化物或上述的任意组合所构成的群组中。
4、根据权利要求1所述的SOI晶圆上的半导体组件的制造方法，其特征在于：在形成这些第一绝缘间隙壁之后还至少包括一湿式清洗步骤。
5、根据权利要求1所述的SOI晶圆上的半导体组件的制造方法，其特征在于：于图案化该磊晶半导体层的步骤与形成该第一绝缘层的步骤之间，还包含形成一牺牲绝缘层于这些主动区的表面上，且该湿式清洗步骤还包含去除该牺牲绝缘层。
6、根据权利要求5所述的SOI晶圆上的半导体组件的制造方法，其特征在于：于形成该牺牲绝缘层的步骤与形成该第一绝缘层的步骤之间还包含一回火步骤，且该回火步骤为高温炉管回火步骤、快速回火步骤、氧化步骤或上述步骤的任意组合。
7、根据权利要求1所述的SOI晶圆上的半导体组件的制造方法，其特征在于：完成该第一绝缘间隙壁与该湿式清洗步骤之间，还至少包括形成一第二绝缘层覆盖在这些主动区、这些第一绝缘间隙壁与该深埋绝缘层的暴露面上，并还至少包括非等向性蚀刻该第二绝缘层，以在这些第一绝缘间隙壁上形成至少一第二绝缘间隙壁。
8、根据权利要求1所述的SOI晶圆上的半导体组件的制造方法，其特征在于：在形成该第一绝缘层的步骤与非等向性蚀刻该第一绝缘层的步骤之间，还包含一回火步骤，且该回火步骤为高温炉管回火步骤、快速回火步骤、氧化步骤或上述步骤的任意组合。
9、根据权利要求1所述的SOI晶圆上的半导体组件的制造方法，其特征在于：于非等向性蚀刻该第一绝缘层的步骤与该湿式清洗步骤之间还包含一回火步骤，且该回火步骤为高温炉管回火步骤、快速回火步骤、氧化步骤或上述步骤的任意组合。
10、根据权利要求1、4、5、6、7、8或9所述的SOI晶圆上的半导体组件的制造方法，其特征在于：于该湿式清洗步骤之后还包含：
形成若干个闸介电层分别于这些主动区之上；
形成若干个闸极分别于这些主动区的部分区域上；以及
形成若干个源极/汲极分别于这些闸极两侧的这些主动区内。
11、一种SOI组件的整合制造方法，其特征在于，该方法至少包括：
提供一SOI晶圆，其中该SOI晶圆由下至上至少依序包含一底材、一深埋绝缘层与一磊晶层；
沉积一罩幕层在该SOI晶圆上；
图案化该罩幕层；
根据图案化后的该罩幕层来图案化该磊晶层以定义出若干个主动区，并暴露出位于该磊晶层下的该深埋绝缘层；以及
沉积一第一绝缘层覆盖在这些主动区与这些深埋绝缘层的暴露面上，并且非等向性蚀刻该第一绝缘层以在这些主动区侧壁上形成至少一第一绝缘间隙壁。
12、根据权利要求11所述的SOI组件的整合制造方法，其特征在于：该第一绝缘层厚度在100至1500。
13、根据权利要求11所述的SOI组件的整合制造方法，其特征在于：该方法至少包括在沉积该罩幕层之前，形成一牺牲氧化层在该SOI晶圆上。
14、根据权利要求11所述的SOI组件的整合制造方法，其特征在于：完成该第一绝缘间隙壁后，至少包括形成一第二绝缘层覆盖在这些主动区、这些第一绝缘间隙壁与该深埋绝缘层的暴露面上，并还至少包括非等向性蚀刻该第二绝缘层，以在这些第一绝缘间隙壁上形成至少一第二绝缘间隙壁。
15、根据权利要求11所述的SOI组件的整合制造方法，其特征在于：在形成该第一绝缘层与非等向性蚀刻该第一绝缘层步骤之间至少包括一回火步骤，且该回火步骤为高温炉管回火步骤、快速回火步骤、氧化步骤或上述步骤的任意组合。
16、根据权利要求11所述的SOI组件的整合制造方法，其特征在于：在非等向性蚀刻该第一绝缘层与移除该罩幕层的步骤之间，至少包含一回火步骤，且该回火步骤为高温炉管回火步骤、快速回火步骤、氧化步骤或上述步骤的任意组合。
17、根据权利要求11所述的SOI组件的整合制造方法，其特征在于：形成这些第一绝缘间隙壁或这些第二绝缘间隙壁并完成回火步骤后，至少包括一移除罩幕层的步骤，且该移除罩幕层的步骤至少包括使用磷酸、氢氟酸、水或上述的任意组合来移除该罩幕层。
18、根据权利要求17所述的SOI组件的整合制造方法，其特征在于：于移除该罩幕层步骤后至少包含：
湿式清洗这些主动区的表面，以去除其上的原生氧化物，且该湿式清洗步骤包含去除该牺牲绝缘层。；
形成若干个闸介电层分别于这些主动区之上；
形成若干个闸极分别于这些主动区的部分区域上；以及
形成若干个源极/汲极分别于这些闸极两侧的这些主动区内。
19、一种微电子组件，其特征在于，其至少包括：
一底材；
一深埋绝缘层，该深埋绝缘层位于该底材上方；
一主动区，该主动区位于该深埋绝缘层的部分区域上；
至少一绝缘间隙壁位于主动区侧壁；以及
一半导体组件位在该主动区的部分区域上。
20、根据权利要求19所述的微电子组件，其特征在于：该主动区的材料至少包括硅、硅锗或应变硅，该绝缘间隙壁的材料选自于由氧化物、氮化物或上述的任意组合所构成的群组中。
CNB2004100880402A 2003-10-16 2004-10-18 Soi晶圆上的半导体组件的制造方法 Active CN100353530C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/687,424 US7119023B2 (en) 2003-10-16 2003-10-16 Process integration of SOI FETs with active layer spacer
US10/687,424 2003-10-16

Publications (2)

Publication Number Publication Date
CN1716574A true CN1716574A (zh) 2006-01-04
CN100353530C CN100353530C (zh) 2007-12-05

Family

ID=34520968

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100880402A Active CN100353530C (zh) 2003-10-16 2004-10-18 Soi晶圆上的半导体组件的制造方法

Country Status (2)

Country Link
US (1) US7119023B2 (zh)
CN (1) CN100353530C (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101373724B (zh) * 2007-08-20 2010-05-19 中芯国际集成电路制造(上海)有限公司 半导体器件栅极底切尺寸是否符合要求的确定方法
CN104952886A (zh) * 2015-06-12 2015-09-30 宁波时代全芯科技有限公司 绝缘层覆硅结构及其制备方法
CN107026127A (zh) * 2015-12-09 2017-08-08 格罗方德半导体公司 Fdsoi技术的外延分面高度一致性改进
CN108346570A (zh) * 2018-01-24 2018-07-31 中芯集成电路（宁波）有限公司 一种半导体器件的制作方法
CN108598260A (zh) * 2018-05-03 2018-09-28 中芯集成电路（宁波）有限公司 半导体结构及其形成方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7585716B2 (en) * 2007-06-27 2009-09-08 International Business Machines Corporation High-k/metal gate MOSFET with reduced parasitic capacitance
US8269312B2 (en) * 2008-06-05 2012-09-18 Rohm Co., Ltd. Semiconductor device with resistive element
US9698044B2 (en) * 2011-12-01 2017-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Localized carrier lifetime reduction
US8883584B2 (en) * 2012-07-03 2014-11-11 Institute of Microelectronics, Chinese Academy of Sciences Method of manufacturing semiconductor device with well etched spacer
US11634702B2 (en) * 2018-11-06 2023-04-25 Arizona Board Of Regents On Behalf Of Arizona State University Cell signaling pathway activation by local AC electric field
WO2022226174A1 (en) * 2021-04-21 2022-10-27 Entegris, Inc. Silicon precursor compounds and method for forming silicon-containing films

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63237569A (ja) * 1987-03-26 1988-10-04 Nec Corp Ｍｉｓ型半導体装置の製造方法
US5039621A (en) * 1990-06-08 1991-08-13 Texas Instruments Incorporated Semiconductor over insulator mesa and method of forming the same
US6979840B1 (en) * 1991-09-25 2005-12-27 Semiconductor Energy Laboratory Co., Ltd. Thin film transistors having anodized metal film between the gate wiring and drain wiring
US5219783A (en) * 1992-03-20 1993-06-15 Texas Instruments Incorporated Method of making semiconductor well structure
US5482871A (en) * 1994-04-15 1996-01-09 Texas Instruments Incorporated Method for forming a mesa-isolated SOI transistor having a split-process polysilicon gate
US5610083A (en) * 1996-05-20 1997-03-11 Chartered Semiconductor Manufacturing Pte Ltd Method of making back gate contact for silicon on insulator technology
US6004835A (en) * 1997-04-25 1999-12-21 Micron Technology, Inc. Method of forming integrated circuitry, conductive lines, a conductive grid, a conductive network, an electrical interconnection to anode location and an electrical interconnection with a transistor source/drain region
KR100257517B1 (ko) * 1997-07-01 2000-06-01 윤종용 고속 바이폴라 트랜지스터 및 그 제조방법
US6150286A (en) * 2000-01-03 2000-11-21 Advanced Micro Devices, Inc. Method of making an ultra thin silicon nitride film
US6465296B1 (en) * 2000-02-22 2002-10-15 Chartered Semiconductor Manufacturing Ltd Vertical source/drain contact semiconductor
JP2001313396A (ja) * 2000-05-01 2001-11-09 Hitachi Ltd 半導体装置およびその製造方法
US6657261B2 (en) * 2001-01-09 2003-12-02 International Business Machines Corporation Ground-plane device with back oxide topography
US6555442B1 (en) 2002-01-08 2003-04-29 Taiwan Semiconductor Manufacturing Company Method of forming shallow trench isolation with rounded corner and divot-free by using disposable spacer
US6905941B2 (en) * 2003-06-02 2005-06-14 International Business Machines Corporation Structure and method to fabricate ultra-thin Si channel devices

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101373724B (zh) * 2007-08-20 2010-05-19 中芯国际集成电路制造(上海)有限公司 半导体器件栅极底切尺寸是否符合要求的确定方法
CN104952886A (zh) * 2015-06-12 2015-09-30 宁波时代全芯科技有限公司 绝缘层覆硅结构及其制备方法
CN107026127A (zh) * 2015-12-09 2017-08-08 格罗方德半导体公司 Fdsoi技术的外延分面高度一致性改进
CN108346570A (zh) * 2018-01-24 2018-07-31 中芯集成电路（宁波）有限公司 一种半导体器件的制作方法
CN108346570B (zh) * 2018-01-24 2020-09-04 中芯集成电路（宁波）有限公司 一种半导体器件的制作方法
CN108598260A (zh) * 2018-05-03 2018-09-28 中芯集成电路（宁波）有限公司 半导体结构及其形成方法
CN108598260B (zh) * 2018-05-03 2022-03-15 中芯集成电路（宁波）有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
CN100353530C (zh) 2007-12-05
US20050085081A1 (en) 2005-04-21
US7119023B2 (en) 2006-10-10

Similar Documents

Publication Publication Date Title
US9330980B2 (en) Semiconductor process
CN1172357C (zh) 近环绕栅极及制造具有该栅极的硅半导体器件的方法
US9076817B2 (en) Epitaxial extension CMOS transistor
CN1768419A (zh) 形成鳍状场效应晶体管器件中的结构的方法
CN106920771B (zh) 金属栅晶体管源漏区接触塞的制作方法
KR101447320B1 (ko) 다중 게이트 유전체 계면에 대한 더미 구조 및 방법
EP2463895A1 (en) Isolation for semiconductor devices
CN1708858A (zh) 双栅极及三栅极金属氧化物半导体场效应晶体管装置及其制造方法
CN102460661A (zh) 具有引发应力的源极/漏极形成用间隔件的鳍式场效晶体管结构及用以制造该鳍式场效晶体管结构的方法
CN1645577A (zh) FinFET的制作方法以及至少包含一个FinFET的集成电路
CN1276502C (zh) 用场效应管和双极基极多晶硅层制造多晶硅电容器的方法
CN1716574A (zh) Soi晶圆上的半导体组件的制造方法
US7517779B2 (en) Recessed drain extensions in transistor device
CN106531797A (zh) 半导体器件及其形成方法
CN1146034C (zh) 下埋式微细金属连线的制造方法
CN110581101B (zh) 半导体器件及其形成方法
US10043675B2 (en) Semiconductor device and method for fabricating the same
CN110504218B (zh) 半导体器件的制造方法和形成cmos器件的方法
CN103000688B (zh) 鳍式场效应管的结构及形成方法
CN1894783A (zh) 形成半导体装置的矩形间隔物的方法
US20120126337A1 (en) Source/drain-to-source/drain recessed strap and methods of manufacture of same
CN115863411B (zh) 一种屏蔽栅功率器件及其制备方法
CN102956701B (zh) 鳍式场效应管的结构及形成方法
CN1231949C (zh) 形成栅极结构的方法、自对准接触孔结构及其形成方法
US20150137242A1 (en) Insulation wall between transistors on soi

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant