CN101373724B - 半导体器件栅极底切尺寸是否符合要求的确定方法 - Google Patents
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Abstract
本发明提供了一种半导体器件栅极底切尺寸是否符合要求的确定方法，涉及半导体制造的检测领域。该确定方法首先建立栅极底切图形的模拟模块，其建立过程如下：取底切尺寸为零时半导体器件的电性参数值为标准值；取若干不同的底切尺寸值，分别测试半导体器件的电性参数值，建立底切尺寸与电性参数值的关系曲线；设定电性参数值的最大允许范围。然后提取蚀刻窗口以及蚀刻工艺数据，输入模拟模块内。接着根据输入数据，模拟模块模拟出底切图形，输出底切尺寸。根据建立的关系曲线，计算电性参数值，确认输出电性参数值是否在电性参数的最大允许范围内。与现有技术相比，采用本发明确定方法，可快速确认栅极底切尺寸是否在规格范围内，提高产品的良率。
Description
技术领域
本发明涉及半导体制造的检测领域，特别涉及一种检测半导体器件栅极底切尺寸是否符合要求的确定方法。
背景技术
一般的半导体器件包括半导体衬底、栅氧化层和栅极。在栅极两侧的半导体衬底内形成有源漏极。在栅极的制作过程中，通常首先在栅氧化层上形成一层多晶硅层，然后在多晶硅层上镀光刻胶，根据需要的电路图形，进行曝光、显影、蚀刻步骤，将未被光刻胶覆盖的多晶硅层蚀刻掉，最终形成需要的栅极。
但是在蚀刻步骤中，尤其是在湿法蚀刻过程中，常常会发生栅极底切的现象。随着半导体制造技术的飞速发展，半导体器件如CMOS晶体管朝向更高的集成度方向发展，尺寸也越做越小，半导体器件的沟道长度愈来愈短，对制作工艺的要求也越来越严格。在半导体器件的临界尺寸进入65nm以后，在蚀刻工艺中，栅极的底切对半导体器件的性能如驱动电流、漏电流等的影响变得越来越严重。因此，必须严格栅极的蚀刻工艺，虽然不能完全消除底切现象，但需要控制在合理的尺寸范围内。
另外，不仅栅极的形状、尺寸不同，多晶硅蚀刻速率的不同，影响栅极底切的尺寸，而且蚀刻时间或者温度控制的不同，也会影响栅极底切的尺寸。也就是说，栅极底切的尺寸是不确定的，导致无法设定统一的误差标准对栅极底切的形状和尺寸进行控制。
发明内容
本发明解决的技术问题是提供一种方便且可提高产品良率的半导体器件栅极底切尺寸是否符合要求的确定方法。
为解决上述技术问题，本发明提供了一种半导体器件栅极底切尺寸是否符合要求的确定方法，该确定方法包括如下步骤：
a.建立栅极底切图形的模拟模块，该模拟模块的建立包括如下子步骤：a1.设定栅极底切在半导体器件长度方向的尺寸为L，栅极底切在栅极厚度方向的尺寸为H，尺寸H、L定义为底切尺寸；a2.底切尺寸为零时，测试半导体器件的电性参数值，且定义为标准值；a3.取若干不同组的底切尺寸值，分别测试半导体器件的电性参数值，并且建立底切尺寸与电性参数值的关系曲线；a4.设定半导体器件的电性参数值的最大允许范围；
b.提取蚀刻窗口以及蚀刻工艺数据，输入步骤a建立的模拟模块；
c.根据输入数据，模拟模块模拟出蚀刻栅极的底切模拟图形，并输出底切尺寸；
d.利用输出的底切尺寸，根据子步骤a3建立的关系曲线，计算电性参数值，然后确认输出电性参数值是否在电性参数的最大允许范围内。
与现有技术相比，采用本发明的确定方法，可以快速、准确确认栅极底切尺寸是否在规格范围内，方便对栅极蚀刻工艺进行控制，进而有效地提高产品的良率。
附图说明
图1是本发明确定方法的流程图。
图2为栅极底切的结构示意图。
图3为栅极底切尺寸与Vthlin的关系曲线图。
图4为栅极底切尺寸与Idsat的关系曲线图。
具体实施方式
本发明提供了一种半导体器件栅极底切尺寸是否符合要求的确定方法，如图1所示。该确定方法包括如下步骤：
步骤S100，首先建立栅极底切图形的模拟模块，该模拟模块的建立包括如下子步骤：
子步骤S101，设定栅极底切在半导体器件长度方向的尺寸为L，栅极底切在栅极厚度方向的尺寸为H，尺寸H、L定义为底切尺寸；
子步骤S102，底切尺寸为零时，测试半导体器件的电性参数值，且定义为标准值；
子步骤S103，取若干不同的底切尺寸值，分别测试半导体器件的电性参数值，并且建立底切尺寸与电性参数值的关系曲线；
子步骤S104，设定半导体器件的电性参数值的最大允许范围；
步骤S200，提取蚀刻窗口以及蚀刻工艺数据，输入S100步骤建立的模拟模块；
步骤S300，根据输入数据，模拟模块出待蚀刻栅极的底切模拟图形，并输出模拟的底切尺寸值；
步骤S400，根据子步骤S103建立的关系曲线，计算出对应的电性参数值，然后确认输出电性参数值是否在电性参数的最大允许范围内。
以下部分针对本发明确定方法的其中一实施例进行描述，以期进一步理解本发明的目的、具体结构特征和优点。本实施例提及的半导体器件均是指90nm的NMOS晶体管。
图2为栅极底切的结构示意图，半导体衬底10上面形成有薄的栅氧化层11，所述栅极12位于栅氧化层11上，栅极12两侧的半导体衬底10上形成有源漏极(未标示)。在形成栅极12的蚀刻工艺中，由于蚀刻工艺、设备等等因素的影响，栅极12的底部常常形成有底切13，而且底切13外边缘呈弧形。在本实施例的子步骤S101中，底切13呈近似正三角形状，为了简化计算，将底切13在半导体器件长度方向的尺寸L定义为等于底切13在栅极厚度方向的尺寸H。但是半导体器件的底切形状并不全是正三角形，也有H大于或者小于L的情况。
根据子步骤S102，计算底切尺寸为零(H＝0，L＝0)时半导体器件的电性参数值，作为后续进行比较的标准值。另外，所述半导体器件的电性参数包括阀值电压(Vthlin)、驱动电流(Idsat)、增益(Gainsat)、漏电流(Ioff)等等，本实施例中仅以Vthlin、Idsat两个电性参数为例，图3、图4中显示，Vthlin、Idsat的标准值分别为5.14E-01V、4.70E+02uA/nm。
根据子步骤S103，本实施例取了10个不同的底切尺寸，H等于L分别为1nm、2nm、3nm、5nm、7nm、11nm、13nm、15nm、17nm、19nm，采用检测装置，测出每个底切尺寸对应的Vthlin、Idsat，建立底切尺寸与Vthlin、Idsat的关系曲线，如图3、图4所示。可以理解的是，图3、图4仅是对于90nm的NMOS晶体管的关系曲线，对于其他类型的半导体器件，如65nm的NMOS晶体管、PMOS晶体管，该关系曲线是均不同的。
根据子步骤S104，确定半导体器件的电性参数值的最大允许范围。一般情况下，Idsat偏离标准值的±5％可以接受的。通过表1数据显示，底切尺寸在2nm情况下可以满足实际需要。表1中底切尺寸单位是nm，Vthlin单位是mV。
表1
| 底切尺寸 | 1 | 2 | 3 | 5 | 7 | 11 | 13 | 15 | 17 | 19 |
| Idsat变化的百分比 | -2.60％ | -4.30％ | -6.20％ | -8.50％ | -7.70％ | -31.50％ | -45.10％ | -55.30％ | -79.70％ | -85.90％ |
| Vthlin变化量 | 4.08 | 8.65 | 11.23 | 16.05 | 30.28 | 43.18 | 80.33 | 130.96 | 349.28 | 445.65 |
根据步骤S200，在进行栅极蚀刻工艺中，首先提取蚀刻窗口信息如蚀刻窗口的尺寸以及预定采用的蚀刻工艺的各项参数如蚀刻速率、时间等等，然后将这些蚀刻信息输入在S100步骤建立的模拟模块中。根据步骤S300，图形模拟模块对这些输入信息进行处理，输出栅极底切的模拟图形，且输出底切尺寸。根据步骤S400，利用模拟模块中建立的关系曲线，计算半导体器件的电性参数值，然后进行比较，确认模拟输出的电性参数值是否在电性参数的最大允许范围内。如果在最大允许范围内，则确定栅极底切在合理尺寸范围内。无需对现有蚀刻工艺进行调整；如果不在允许范围内，则确定栅极底切的尺寸不能接受，需要修改蚀刻工艺。
采用本发明的确定方法，可以快速、准确确认栅极底切尺寸是否在规格范围内。如果采用本确定方法认为符合要求的栅极尺寸，但在后续实际栅极蚀刻步骤后，测试得到的半导体器件的某些参数不在规格范围内，我们可以很容易的判定，半导体器件的电性参数不符合规格，不是栅极底切造成的，需要从其他方面着手找出问题所在。采用本发明的确定方法，可有效地对栅极底切尺寸进行控制，进而有效地提高产品的良率。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (6)
1.一种半导体器件栅极底切尺寸是否符合要求的确定方法，其特征在于，该确定方法包括如下步骤：
a.建立栅极底切图形的模拟模块，该模拟模块的建立包括如下子步骤：
a1.设定栅极底切在半导体器件长度方向的尺寸为L，栅极底切在栅极厚度方向的尺寸为H，尺寸H、L定义为底切尺寸；
a2.底切尺寸为零时，测试半导体器件的电性参数值，且定义为标准值；
a3.取若干不同组的底切尺寸值，分别测试半导体器件的电性参数值，并且建立底切尺寸与电性参数值的关系曲线；
a4.设定半导体器件的电性参数值的最大允许范围；
b.提取蚀刻窗口以及蚀刻工艺数据，输入步骤a建立的模拟模块；
c.根据输入数据，模拟模块模拟出蚀刻栅极的底切模拟图形，并输出底切尺寸；
d.利用输出的底切尺寸，根据子步骤a3建立的关系曲线，计算电性参数值，然后确认输出电性参数值是否在电性参数的最大允许范围内。
2.如权利要求1所述的确定方法，其特征在于：在子步骤a1中，H等于L。
3.如权利要求1所述的确定方法，其特征在于：在子步骤a1中，H大于L。
4.如权利要求1所述的确定方法，其特征在于：在子步骤a1中，H小于L。
5.如权利要求1所述的确定方法，其特征在于：在子步骤a4中，半导体器件的电性参数值的最大允许范围是1±5％×标准值。
6.如权利要求1所述的确定方法，其特征在于：在子步骤a3中，在建立底切尺寸与电性参数的关系曲线的过程中，取至少四组H、L的不同尺寸。
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