CN101739470B - Mos晶体管多尺寸器件的工艺偏差模型的建立方法 - Google Patents

Mos晶体管多尺寸器件的工艺偏差模型的建立方法 Download PDF

Info

Publication number
CN101739470B
CN101739470B CN2008100439189A CN200810043918A CN101739470B CN 101739470 B CN101739470 B CN 101739470B CN 2008100439189 A CN2008100439189 A CN 2008100439189A CN 200810043918 A CN200810043918 A CN 200810043918A CN 101739470 B CN101739470 B CN 101739470B
Authority
CN
China
Prior art keywords
process deviation
model
threshold voltage
grid
consistent
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2008100439189A
Other languages
English (en)
Other versions
CN101739470A (zh
Inventor
周天舒
武洁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Hua Hong NEC Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Hua Hong NEC Electronics Co Ltd filed Critical Shanghai Hua Hong NEC Electronics Co Ltd
Priority to CN2008100439189A priority Critical patent/CN101739470B/zh
Publication of CN101739470A publication Critical patent/CN101739470A/zh
Application granted granted Critical
Publication of CN101739470B publication Critical patent/CN101739470B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种MOS晶体管多尺寸器件的工艺偏差模型的建立方法，采用以下步骤建立工艺偏差模型：第一步，选取TOXE、LINT、WINT、VTHO、LPEO、K3、PVTHO和VSAT作为工艺偏差模型参数；第二步，调整工艺偏差模型参数。本发明建立的MOS晶体管多尺寸器件的工艺偏差模型，采用全局模型，又可以覆盖多个尺寸器件，能够完整地反映MOS晶体管多个尺寸器件的工艺偏差指标。

Description

MOS晶体管多尺寸器件的工艺偏差模型的建立方法
技术领域
本发明涉及一种半导体器件的建模方法，具体涉及一种MOS晶体管多尺寸器件的工艺偏差模型的建立方法。
背景技术
随着半导体集成电路工艺的特征尺寸的不断减少，工艺偏差对半导体器件的影响愈加显著。为了增加设计公司的设计成品率，芯片代加工厂(foundry)往往需要向设计公司提供可靠的半导体器件工艺偏差指标及相应的SPICE模型。芯片代加工厂目前提供的工艺偏差模型(corner model)，可分为两类：一种是采用全局模型(global model)，同时工艺偏差模型只覆盖一个关键器件的工艺偏差指标；另一种则能覆盖多个器件的工艺偏差指标，但所采用的模型多为分块模型(binning model)。目前，业界还缺少一种采用全局模型，又可以覆盖多个器件工艺偏差指标的工艺偏差模型。
发明内容
本发明所要解决的技术问题是提供一种MOS晶体管多尺寸器件的工艺偏差模型的建立方法，采用本方法所建立的MOS晶体管多尺寸器件的工艺偏差模型，可以完整地反映MOS晶体管多尺寸器件的工艺偏差指标。
为解决上述技术问题，本发明MOS晶体管多尺寸器件的工艺偏差模型的建立方法的技术解决方案为：
采用以下步骤建立工艺偏差模型：
第一步，选取工艺偏差模型参数；
选取以下参数作为工艺偏差模型参数：
组1：TOXE，LINT和WINT；
组2：VTH0，LPE0，K3，PVTH0和VSAT。
第二步，调整工艺偏差模型参数；
调整工艺偏差模型参数包括以下步骤：
a、根据栅氧化层厚度的工艺统计数据，直接设置TOXE的工艺偏差范围；
b、根据多晶硅栅长的工艺统计数据，直接设置LINT的工艺偏差范围；
c、调整VTH0的工艺偏差范围，使第一器件A阈值电压的仿真结果与其工艺偏差指标保持一致；
d、调整LPE0的工艺偏差范围，使第二器件B阈值电压的仿真结果与其工艺偏差指标保持一致；
e、调整K3的工艺偏差范围，使第三器件C阈值电压的仿真结果与其工艺偏差指标保持一致；
f、调整PVTH0的工艺偏差范围，使第四器件D阈值电压的仿真结果与其工艺偏差指标保持一致；
g、调整VSAT的工艺偏差范围，使第二器件B饱和电流的仿真结果与其工艺偏差指标保持一致；
h、调整WINT的工艺偏差范围，使第四器件D饱和电流的仿真结果与其工艺偏差指标保持一致。
本发明可以达到的技术效果是：
本发明建立的MOS晶体管多尺寸器件的工艺偏差模型，采用全局模型，又可以覆盖多个尺寸器件，能够完整地反映MOS晶体管多个尺寸器件的工艺偏差指标。
本发明在建立工艺偏差模型的过程中，考虑了工艺对器件氧化层厚度和栅长的影响，同时基于对关键BSIM4模型参数的研究分析，选用并按顺序调整六个不同的MOS晶体管工艺偏差模型参数，使工艺偏差模型的仿真结果能准确地反映多尺寸器件的工艺偏差指标。
符号说明
TOXE器件等效的氧化层电学厚度，
LINT栅长的尺寸偏差系数，
WINT栅宽的尺寸偏差系数，
VTH0器件阈值电压的常数项，
LPE0有关横向非均匀掺杂的阈值电压系数，
K3窄栅宽器件的阈值电压系数，
PVTH0小尺寸器件的阈值电压系数，
VSAT载流子饱和速度，
VT阈值电压，
ION饱和电流，
BSIM4(Berkeley Short-channel IGFET Model伯克利短沟道绝缘栅场效应管模型)，
Lmin设计规则中最小的沟道长度，
Wmin设计规则中最小的沟道宽度。
具体实施方式
本发明MOS晶体管多尺寸器件的工艺偏差模型的建立方法，包括以下步骤：
1、选取工艺偏差模型参数；
在工业界所采用的MOS晶体管BSIM4模型中，理论上有许多模型参数可用来作为工艺偏差模型参数。但工业界在进行MOS晶体管的工艺偏差模型参数的选取时，一般有严格的要求，所选取的工艺偏差模型参数既要有明确的物理性，又要对特定尺寸的器件特性有较高的灵敏度。
本发明选取以下参数为工艺偏差模型参数：
组1：TOXE(器件等效的氧化层电学厚度)，LINT(栅长的尺寸偏差系数)和WINT(栅宽的尺寸偏差系数)；
组2：VTH0(器件阈值电压的常数项)，LPE0(有关横向非均匀掺杂的阈值电压系数)，K3(窄栅宽器件的阈值电压系数)，PVTH0(小尺寸器件的阈值电压系数)和VSAT(载流子饱和速度)。
2、调整工艺偏差模型参数；
在建立工艺偏差模型时，调整工艺偏差模型参数的顺序和方法与工艺偏差模型参数的选取一样重要。
假设工艺偏差模型需同时覆盖四个尺寸的器件的工艺偏差指标(包括阈值电压VT和饱和电流ION)，第一器件A的尺寸为：栅宽/栅长＝20um/10um；第二器件B的尺寸为：栅宽/栅长＝20um/Lmin(Lmin是设计规则中最小的沟道长度)；第三器件C的尺寸为：栅宽/栅长＝Wmin/10um(Wmin是设计规则中最小的沟道宽度)；第四器件D的尺寸为：栅宽/栅长＝Wmin/Lmin。
调整以上四个器件的工艺偏差参数包括以下步骤：
a、根据栅氧化层厚度的工艺统计数据，直接设置TOXE的工艺偏差范围；
b、根据多晶硅栅长的工艺统计数据，直接设置LINT的工艺偏差范围；
c、调整VTH0的工艺偏差范围，使第一器件A阈值电压的仿真结果与其工艺偏差指标保持一致；
d、调整LPE0的工艺偏差范围，使第二器件B阈值电压的仿真结果与其工艺偏差指标保持一致；
e、调整K3的工艺偏差范围，使第三器件C阈值电压的仿真结果与其工艺偏差指标保持一致；
f、调整PVTH0的工艺偏差范围，使第四器件D阈值电压的仿真结果与其工艺偏差指标保持一致；
g、调整VSAT的工艺偏差范围，使第二器件B饱和电流的仿真结果与其工艺偏差指标保持一致；
h、调整WINT的工艺偏差范围，使第四器件D饱和电流的仿真结果与其工艺偏差指标保持一致。

Claims (1)

1.一种MOS晶体管多尺寸器件的工艺偏差模型的建立方法，其特征在于：采用以下步骤建立工艺偏差模型：
第一步，选取工艺偏差模型参数；
选取以下参数作为工艺偏差模型参数：
组1：TOXE，LINT和WINT；
组2：VTHO，LPEO，K3，PVTHO和VSAT；
其中，TOXE代表器件等效的氧化层电学厚度，LINT代表栅长的尺寸偏差系数，WINT代表栅宽的尺寸偏差系数，VTHO代表器件阈值电压的常数项，LPEO代表有关横向非均匀掺杂的阈值电压系数，K3代表窄栅宽器件的阈值电压系数，PVTHO代表小尺寸器件的阈值电压系数，VSAT代表载流子饱和速度；
第二步，调整工艺偏差模型参数；
所述工艺偏差模型同时覆盖四个尺寸的器件的工艺偏差指标，所述四个尺寸的器件分别为：
第一器件A的尺寸为：栅宽/栅长＝20um/10um；
第二器件B的尺寸为：栅宽/栅长＝20um/Lmin；
第三器件C的尺寸为：栅宽/栅长＝Wmin/10um；
第四器件D的尺寸为：栅宽/栅长＝Wmin/Lmin；
其中，Wmin代表设计规则中最小的沟道宽度，Lmin代表设计规则中最小的沟道长度；
调整工艺偏差模型参数包括以下步骤：
a、根据栅氧化层厚度的工艺统计数据，直接设置TOXE的工艺偏差范围；
b、根据多晶硅栅长的工艺统计数据，直接设置LINT的工艺偏差范围；
c、调整VTHO的工艺偏差范围，使第一器件A阈值电压的仿真结果与其工艺偏差指标保持一致；
d、调整LPEO的工艺偏差范围，使第二器件B阈值电压的仿真结果与其工艺偏差指标保持一致；
e、调整K3的工艺偏差范围，使第三器件C阈值电压的仿真结果与其工艺偏差指标保持一致；
f、调整PVTHO的工艺偏差范围，使第四器件D阈值电压的仿真结果与其工艺偏差指标保持一致；
g、调整VSAT的工艺偏差范围，使第二器件B饱和电流的仿真结果与其工艺偏差指标保持一致；
h、调整WINT的工艺偏差范围，使第四器件D饱和电流的仿真结果与其工艺偏差指标保持一致；
所述工艺偏差模型为MOS晶体管BSIM4模型。
CN2008100439189A 2008-11-11 2008-11-11 Mos晶体管多尺寸器件的工艺偏差模型的建立方法 Active CN101739470B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2008100439189A CN101739470B (zh) 2008-11-11 2008-11-11 Mos晶体管多尺寸器件的工艺偏差模型的建立方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2008100439189A CN101739470B (zh) 2008-11-11 2008-11-11 Mos晶体管多尺寸器件的工艺偏差模型的建立方法

Publications (2)

Publication Number Publication Date
CN101739470A CN101739470A (zh) 2010-06-16
CN101739470B true CN101739470B (zh) 2011-07-20

Family

ID=42462952

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008100439189A Active CN101739470B (zh) 2008-11-11 2008-11-11 Mos晶体管多尺寸器件的工艺偏差模型的建立方法

Country Status (1)

Country Link
CN (1) CN101739470B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102385646B (zh) * 2010-09-03 2013-02-13 上海华虹Nec电子有限公司 Mos晶体管的器件失配的修正方法
CN101976274B (zh) * 2010-09-10 2015-05-20 上海华虹宏力半导体制造有限公司 提取场效晶体管的spice模型的方法
CN102004814B (zh) * 2010-10-12 2014-12-10 上海华虹宏力半导体制造有限公司 生成场效晶体管spice工艺角落模型的方法
CN102955883A (zh) * 2012-11-12 2013-03-06 清华大学 一种考虑浅沟槽隔离的场效应晶体管模型参数修正方法
CN108133102B (zh) * 2017-12-21 2021-06-04 上海华力微电子有限公司 一种mosfet器件之全局工艺角模型的建模方法
CN108038322B (zh) * 2017-12-21 2021-08-20 上海华力微电子有限公司 一种spice集中模型的建模方法及系统

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1728150A (zh) * 2004-07-29 2006-02-01 上海华虹Nec电子有限公司 一种实现模拟集成电路相对精度模型的方法
CN101196936A (zh) * 2006-12-05 2008-06-11 上海华虹Nec电子有限公司 Mos晶体管电学统计模型的快速建模方法
CN101201853A (zh) * 2006-12-14 2008-06-18 上海华虹Nec电子有限公司 一种混合传播式mos晶体管电学统计模型的建模方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1728150A (zh) * 2004-07-29 2006-02-01 上海华虹Nec电子有限公司 一种实现模拟集成电路相对精度模型的方法
CN101196936A (zh) * 2006-12-05 2008-06-11 上海华虹Nec电子有限公司 Mos晶体管电学统计模型的快速建模方法
CN101201853A (zh) * 2006-12-14 2008-06-18 上海华虹Nec电子有限公司 一种混合传播式mos晶体管电学统计模型的建模方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开2001-291778A 2001.10.19

Also Published As

Publication number Publication date
CN101739470A (zh) 2010-06-16

Similar Documents

Publication Publication Date Title
CN101739470B (zh) Mos晶体管多尺寸器件的工艺偏差模型的建立方法
CN101740627B (zh) 非对称金属-氧化物-半导体晶体管
US8667440B2 (en) TCAD emulation calibration method of SOI field effect transistor
CN103620739B (zh) 用于制作高密度集成电路器件的方法
US20070111405A1 (en) Design method for semiconductor integrated circuit
CN107679261B (zh) 一种mos器件源漏与衬底间寄生电阻的建模方法
CN102142057A (zh) 应用于mosfet电学仿真的bsim4应力模型
CN108807544A (zh) 具有异质结和改进的沟道控制的FinFET
CN105226054B (zh) 一种通用失配模型及其提取方法
CN102646147A (zh) Mos器件的建模方法
CN106815411B (zh) 多叉指mos器件版图邻近效应的建模方法
US9245087B1 (en) Methods, apparatus and system for reduction of power consumption in a semiconductor device
Singh et al. 7-nm nanowire FET process variation modeling using industry standard BSIM-CMG model
CN114417581A (zh) 基于spice模型的仿真方法、仿真系统
Su et al. A systematic approach to correlation analysis of in-line process parameters for process variation effect on electrical characteristic of 16-nm HKMG bulk FinFET devices
CN102955363B (zh) 光学临近效应修正在线监控的方法
CN106528909B (zh) 使用soi技术的混合丛库追迹设计的方法、设备及系统
CN108875200B (zh) 通用型wpe优化模型及其提取方法
EP3005183B1 (en) Length-of-diffusion protected circuit and method of design
CN102955883A (zh) 一种考虑浅沟槽隔离的场效应晶体管模型参数修正方法
CN108304663B (zh) 射频晶体管射频参数模型建立方法
CN109155286A (zh) 异构单元阵列
CN105095550A (zh) 提高器件匹配特性的参数化单元
US20240232468A1 (en) Device leakage current model and method for extracting the same
CN101464912B (zh) 晶体管相对精度模型方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING

Free format text: FORMER NAME: HUAHONG NEC ELECTRONICS CO LTD, SHANGHAI

CP03 Change of name, title or address

Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399

Patentee after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation

Address before: 201206, Shanghai, Pudong New Area, Sichuan Road, No. 1188 Bridge

Patentee before: Shanghai Huahong NEC Electronics Co., Ltd.