CN105095550A - 提高器件匹配特性的参数化单元 - Google Patents

Abstract

本发明提供了大尺寸匹配晶体管参数化模块单元，以提高绘制版图的效率，改善版图的稳定性，其中所述的带参数的大尺寸匹配晶体管模块单元，由两个固定匹配连接关系的晶体管组成。

Description

提高器件匹配特性的参数化单元

技术领域

本发明涉及集成电路领域，尤其涉及模拟集成电路设计后端。

背景技术

集成电路设计包括前端设计和后端设计两个阶段，前端设计负责逻辑实现，通常是使用verilog/VHDL之类语言，进行行为级的描述。后端设计是指将前端设计产生的门级网表通过EDA设计工具进行布局布线和进行物理验证并最终产生供制造用的GDS文件的过程，其主要工作职责有：芯片物理结构分析、逻辑分析、建立后端设计流程、版图布局布线、版图编辑、版图物理验证、联络晶圆厂并提交生产数据。所谓GDS文件，是一种图形化的文件，是集成电路版图的一种格式。

随着混合信号设计复杂性的日趋增加，开发工艺设计工具包（PDK，ProcessDesignKit）并建立验证参考流程对于降低昂贵的设计反复所带来的市场风险是非常重要的。一般来说，晶圆厂会根据工艺技术的要求定制PDK的设计组件，每个工艺都会有一套对应的PDK。

PDK是为模拟/混合信号IC电路设计而提供的完整工艺文件集合，是连接IC设计和IC工艺制造的数据平台。PDK的内容包括：

器件模型（DeviceModel）：由Foundry提供的仿真模型文件；

符号和视图（Symbols&View）：用于原理图设计的符号，参数化的设计单元都通过了SPICE仿真的验证；

组件描述格式（CDF，ComponentDescriptionFormat）和Callback函数：器件的属性描述文件，定义了器件类型、器件名称、器件参数及参数调用关系函数集Callback、器件模型、器件的各种视图格式等；

参数化单元（Pcell，ParameterizedCell）：它由Cadence的SKILL语言编写，其对应的版图通过了设计规则检查（DRC，designrulecheck）和版图与电路图（LVS）验证，方便设计人员进行原理图驱动的版图（SchematicDrivenLayout）设计流程；

技术文件（TechnologyFile）：用于版图设计和验证的工艺文件，包含GDSII的设计数据层和工艺层的映射关系定义、设计数据层的属性定义、在线设计规则、电气规则、显示色彩定义和图形格式定义等；

物理验证规则（PVRule）文件：包含版图验证文件DRC/LVS/RC提取，支持Cadence的Diva、Dracula、Assura等。

其中参数化单元（Pcell）中的参数指的就是CDF参数，它们的组合能够实现用户定制的所有功能，是PDK的核心部分。实际上，PDK的库就是指所有参数化单元的合集。具体来说，参数化单元有以下作用：

（1）可以加速插入版图的数据，避免了单元的重复创建；

（2）节省了物理磁盘的空间，相似部分可以被连接到相同的资源；

（3）避免了因为要维护相同单元的多个版本而发生的错误；

（4）实现了层级的编辑功能，不需要为了改变版图的设计而去改变层级结构。

总之，如果拥有了经过验证的参数化单元结构、符号及规则等优化集合的PDK，IC设计人员的工作就能从繁琐易错的任务中解脱出来而变得高质量且富有效率。

在传统版图单元库中，只存在mos晶体管基本单元，版图绘制人员在绘制匹配MOS晶体管时，先调用两个带参数的mos晶体管，然后再根据电路仿真所确认出来的mos晶体管尺寸参数，对每个mos晶体管的版图单元进行参数设置，接着根据匹配的原则进行连接与布局，在后期修改过程中，若mos晶体管尺寸有所变化，则改动操作非常繁琐，而且容易在不经意中发生错误。

发明内容

本发明提供了大尺寸匹配晶体管参数化模块单元，以提高绘制版图的效率，改善版图的稳定性。

本发明提供的大尺寸匹配晶体管参数化模块单元，由两个固定匹配连接关系的晶体管组成。所述模块单元提供控制晶体管栅长和栅宽两个参数，修改所述的两个参数，可以调整晶体管的尺寸，内部将自动做出相应调整，仍然保持匹配连接关系。

可选的，所述模块单元中引出八条金属线，供模块单元外部电路连接。

可选的，可以随时调整所述晶体管的栅面积，根据实际版图允许面积，优化匹配精确度。

可选的，所述模块单元采用完全的共质心版图结构。

可选的，所述晶体管左右两边加上等距离的陪衬栅极，避免了因多晶硅刻蚀速率不一致引起的失配。

可选的，所述模块单元中将陪衬管的栅电极与背栅相连，有助于保证晶体管的电学特性不受陪衬管下方形成的伪沟道影响。

可选的，所述模块单元中不用多晶硅而用金属把多个栅电极相互连接起来，防止邻近区域存在多晶硅图形而导致刻蚀速率发生变化。

可选的，所述模块单元正确处理多晶硅栅电极上接触孔的位置。

可选的，所述模块单元具备接近对称的金属连线布局。

附图说明

图1为本发明优选实施例中大尺寸匹配晶体管参数化模块单元结构示意图。

具体实施方式

栅极面积的增大有助于减小局部不规则影响，提高匹配精确度。而且因为沟道变长减小了沟道长度调制效应的影响，所以长沟道晶体管比短沟道晶体管匹配得更精确。这个具有参数、可以随参数发生变化的版图模块单元，可以在保证宽长比一定的情况下，随时调整它的栅面积，根据版图面积随时将栅面积调整到最合适的尺寸，使得在实际情况中获得最好的匹配效果。

通过减小匹配晶体管质心之间的距离可以减小由梯度引起的失配。共质心版图布局越紧密，就越不容易受到非线性梯度的影响。图1为本发明优先实施例，其中MOS版图质心完全对准且布局紧凑。MOS晶体管的有源栅区采用窄长的矩形形式，被分为几段，从而可以构造一个紧凑的阵列。所述模块恰当地交错这些叉指，匹配器件的质心与阵列对称轴的中心点对准。

多晶硅的刻蚀速率并不总是一致的。多晶硅的开孔越大，刻蚀速率越快，因为刻蚀离子可以更自由地进入大开孔的侧壁和底部，因此当小开孔刚好刻完时，大开孔的边缘存在一定程度的过刻蚀。这种效应使硅栅MOS晶体管的栅极长度发生变化。必须达到中等或精确电流匹配的晶体管应该使用陪衬栅极以确保均匀刻蚀，否则可能造成1%或者更大的电流失配。所述模块中加入陪衬栅极，并保证了陪衬栅极与实际栅极间的距离等于实际栅极之间的距离，避免了因多晶硅刻蚀速率不一致引起的失配。

所述模块单元将陪衬管的栅电极与背栅相连，有助于保证晶体管的电学特性不受陪衬管下方形成的伪沟道影响。有些设计者把陪衬管与邻近的栅电极连接，但这样做会使端电容和漏电流增大，所以不采用此法。

许多设计者用一条多晶硅把多个栅电极相互连接起来，形成梳状栅结构。这无疑是很方便的，但由于邻近区域存在多晶硅图形，因此这种做法可能使刻蚀速率发生变化。为了达到最佳匹配效果，所述模块单元使用金属连接简单的矩形多晶硅条。不用多晶硅而用金属把多个栅电极相互连接起来，防止邻近区域存在多晶硅图形而导致刻蚀速率发生变化。

MOS晶体管有源栅极上的接触孔位置会引起显著的阈值电压失配。对于这种效应，一种可能的解释是由于有源栅极上方出现了金属。接触诱发的另一种可能机制是接触局部硅化。如果工艺中形成的多晶硅栅足够薄，有些硅化物就可能完全穿透多晶硅栅。氧化层界面处出现的硅化物会极大地改变接触孔附近栅电极的功函数，并使总阈值电压失配。如果晶粒尺寸、杂质中应力形式发生变化，则可能产生由接触诱发的失配。所述模块中正确处理多晶硅栅电极上接触孔的位置，保证使接触厚场氧化层的上方，此时它无法明显改变晶体管的性质。

工艺设计者长期使用还原气氛退火以稳定MOS晶体管的阈值电压。在退火过程中，氢可以渗入夹层氧化物。有些氢原子可以最终到达氧化层-硅界面处，并与悬挂键结合。该反应中和了悬挂键引入的正的固定电荷。由于不完全的氢化，匹配MOS晶体管金属连线版图的不同会在原本相同的器件间引入大的失配。所述模块采用接近对称的金属连线布局，减轻不完全氢化引入的失配。

所述模块单元提供控制晶体管栅长和栅宽两个参数，修改所述的两个参数，可以调整晶体管的尺寸，内部将自动做出相应调整，仍然保持匹配连接关系。所述模块单元中，引出八条金属线，供模块单元外部电路连接。

Claims (9)

1.一种小尺寸匹配晶体管参数化模块单元，由两个固定匹配连接关系的晶体管组成，其特征在于，所述模块单元提供控制晶体管栅长和栅宽两个参数，修改所述的两个参数，可以调整晶体管的尺寸，内部将自动做出相应调整，仍然保持匹配连接关系。

2.如权利要求1所述的模块单元，其特征在于，所述模块单元中引出八条金属线，供模块单元外部电路连接。

3.如权利要求1所述的模块单元，其特征在于，可以随时调整所述晶体管的栅面积，根据实际版图允许面积，优化匹配精确度。

4.如权利要求1所述的模块单元，其特征在于，所述模块单元采用完全的共质心版图结构。

5.如权利要求1所述的模块单元，其特征在于，所述晶体管左右两边加上等距离的陪衬栅极，避免了因多晶硅刻蚀速率不一致引起的失配。

6.如权利要求1所述的模块单元，其特征在于，所述模块单元中将陪衬管的栅电极与背栅相连，有助于保证晶体管的电学特性不受陪衬管下方形成的伪沟道影响。

7.如权利要求1所述的模块单元，其特征在于，所述模块单元中不用多晶硅而用金属把多个栅电极相互连接起来，防止邻近区域存在多晶硅图形而导致刻蚀速率发生变化。

8.如权利要求1所述的模块单元，其特征在于，所述模块单元正确处理多晶硅栅电极上接触孔的位置。

9.如权利要求1所述的模块单元，其特征在于，所述模块单元具备接近对称的金属连线布局。