CN101315885B - 半导体器件栅极残留最大允许值确定方法 - Google Patents
半导体器件栅极残留最大允许值确定方法 Download PDFInfo
- Publication number
- CN101315885B CN101315885B CN2007100413574A CN200710041357A CN101315885B CN 101315885 B CN101315885 B CN 101315885B CN 2007100413574 A CN2007100413574 A CN 2007100413574A CN 200710041357 A CN200710041357 A CN 200710041357A CN 101315885 B CN101315885 B CN 101315885B
- Authority
- CN
- China
- Prior art keywords
- grid
- semiconductor device
- electrical property
- property parameters
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种半导体器件栅极残留最大允许值确定方法，包括：根据栅极残留在沟道长度方向的尺寸L和栅极厚度方向H的尺寸关系，建立栅极残留的形状模型；根据栅极残留的形状模型计算H和L取不同值时的半导体器件的电性能参数，并得到H和L与半导体器件电性能参数的关系；挑选H和L为零时的半导体器件的电性能参数为标准值，并设定存在栅极残留时半导体器件的电性能参数允许的最大波动范围为(±X％×标准值)；根据H和L与半导体器件电性能参数的关系，分别计算半导体器件的电性能参数为(1±X％)×标准值时对应的H和L；选定上步所述尺寸中的最小值作为栅极残留的最大允许值。所述方法可以对栅极残留对器件性能的影响进行定量计算和分析。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种确定半导体器件栅极残留最大允许值确定方法。
背景技术
传统的半导体存储器的器件结构例如申请号为03145409的中国专利提供的存储器结构，如图1所示，半导体衬底1上依次形成有栅极介电层2和栅极3，所述栅极介电层2为二氧化硅或者氧化硅-氮化硅-氧化硅层等，所述栅极3为多晶硅层。在栅极3两侧的半导体衬底1内形成有源漏极5。
所述半导体器件的制作方法通常是先在半导体衬底1上形成覆盖半导体衬底1的栅极介电层2和栅极3，然后在栅极3上形成光刻胶层，并通过曝光显影的方法形成光刻胶开口，所述光刻胶开口暴露出的栅极3即为需要刻蚀去除的栅极3部分，随后，以光刻胶为掩膜，刻蚀栅极3和栅极介电层2，在刻蚀栅极3以及栅极介电层2的工艺过程中，由于曝光、显影的光偏移问题，以及对刻蚀工艺的控制等原因，会在栅极3的底部与栅极介电层2接触的部分形成栅极材料的残留(poly footing)。这些残留的栅极材料的形状、尺寸会随着对栅极的曝光、显影工艺以及刻蚀工艺的不同而不同，在半导体器件的制作工艺中，由于刻蚀设备以及刻蚀工艺的限制，这种栅极材料的残留是不可完全消除的，而且，残留的栅极材料的大小和尺寸是不可完全控制的。
随着半导体制造技术的飞速发展，半导体芯片朝向更高的器件密度、高集成度方向发展，因此，半导体器件的尺寸也越做越小，器件的沟道长度愈来愈短，对半导体器件制作工艺的要求也越来越严格。在半导体器件的临界尺寸进入65nm以后，刻蚀栅极材料形成栅极的工艺中栅极材料的残留对器件的性能影响变得越来越严重，因此，必须严格工艺栅极材料的刻蚀工艺，控制栅极材料的残留量以及残留的栅极材料的尺寸，而由于栅极材料刻蚀工艺中残留的这种栅极材料的形状和尺寸都不确定，导致无法设定统一的误差标准对栅极材料残留的形状和尺寸进行控制，导致半导体器件在最后的电性能测试过程中电性能差别较大，产品良率降低。
因此，如何在半导体器件的栅极材料刻蚀过程中设定允许的最大栅极材料残留误差并对刻蚀工艺进行规范和控制变得愈加迫切和重要。
发明内容
有鉴于此，本发明解决的技术问题是半导体器件栅极材料的刻蚀过程中会产生栅极材料的残留，这种残留的栅极材料的形状和大小各不相同，无法设定统一的误差标准的缺陷，所述误差标准可用于对刻蚀工艺进行控制。
本发明提供一种半导体器件栅极残留最大允许值确定方法，包括如下步骤：
根据栅极残留在沟道长度方向和栅极厚度方向的尺寸关系，建立栅极残留的形状模型；
根据栅极残留的形状模型计算栅极残留在沟道长度方向和栅极厚度方向的尺寸取不同值时的半导体器件的电性能参数，并得到栅极残留在沟道长度方向和栅极厚度方向的尺寸与半导体器件电性能参数的关系；
挑选栅极残留在沟道长度方向和栅极厚度方向的尺寸为零时的半导体器件的电性能参数为标准值，并设定存在栅极残留时半导体器件的电性能参数允许的最大波动范围为(±X％×标准值)；
根据栅极残留在沟道长度方向和栅极厚度方向的尺寸与半导体器件电性能参数的关系，分别计算半导体器件的电性能参数为(1±X％)×标准值时对应的栅极残留在沟道长度方向和栅极厚度方向的尺寸；
选定上步所述尺寸中的最小值作为栅极残留的最大允许值。
其中，所述栅极残留的形状模型为：
模型a)：栅极残留在沟道长度方向的尺寸标记为La，栅极残留在栅极厚度方向的尺寸标记为Ha，则Ha大于La；
模型b)：栅极残留在沟道长度方向的尺寸标记为Lb，栅极残留在栅极厚度方向的尺寸标记为Hb，则Hb等于Lb；
模型c)：栅极残留在沟道长度方向的尺寸标记为Lc，栅极残留在栅极厚度方向的尺寸标记为Hc，则Hc小于Lc。
其中，所述半导体器件电性能参数为半导体器件的Idsat。
其中，所述半导体器件电性能参数为半导体器件的Idsat和Vthlin。
其中，所述半导体器件电性能参数为半导体器件的Idsat，Vthlin和Leff。
其中，所述半导体器件电性能参数为半导体器件的Idsat，Vthlin和Cgd0。
其中，所述半导体器件电性能参数为半导体器件的Idsat，Vthlin，Leff和Cgd0。
所述X值为0至20，较好的为5。
与现有技术相比，本发明具有以下优点：
本发明首先建立栅极残留的形状模型，并通过工艺计算机辅助设计软件，对不同模型的栅极残留结构进行工艺仿真数值建模，从而可以对栅极残留对器件性能的影响进行定量计算和分析。通过与其它相关工艺控制规格的比较，可以为刻蚀工艺控制窗口的确定提供更加严格的限制。
本发明通过简化的栅极残留模型模拟真实栅极残留结构，提高了计算速度和效率，同时误差控制在可接受范围之内。
附图说明
图1是现有技术半导体器件的结构示意图；
图2是本发明提供的半导体器件栅极残留最大允许值确定方法的流程图；
图3是本发明具体实施方式模型a的结构图；
图4是本发明具体实施方式模型b的结构图；
图5是本发明具体实施方式模型c的结构图；
图6是栅极残留的形状模型a中Ha与Idsat之间的曲线图；
图7是栅极残留的形状模型a中Ha与Vthlin之间的曲线图。
具体实施方式
下面结合附图对本发明的具体实施方式做详细的说明。
本发明的目的在于提供一种半导体器件栅极残留(poly footing)最大允许值的确定方法，以设定统一的最大误差标准，对半导体器件栅极的最大允许残留量进行限定，并以此限定和规范半导体器件栅极的刻蚀工艺，提高产品良率。
参考附图2所示，为本发明提供的一种半导体器件栅极残留最大允许值确定方法的流程图，包括如下步骤：
步骤S100，根据栅极残留在沟道长度方向和栅极厚度方向的尺寸关系，建立栅极残留的形状模型；
其中，所述栅极残留的形状模型为：
模型a)：栅极残留在沟道长度方向的尺寸标记为La，栅极残留在栅极厚度方向的尺寸标记为Ha，则Ha大于La；
模型b)：栅极残留在沟道长度方向的尺寸标记为Lb，栅极残留在栅极厚度方向的尺寸标记为Hb，则Hb等于Lb；
模型c)：栅极残留在沟道长度方向的尺寸标记为Lc，栅极残留在栅极厚度方向的尺寸标记为Hc，则Hc小于Lc。
步骤S101，根据栅极残留的形状模型计算栅极残留在沟道长度方向和栅极厚度方向的尺寸取不同值时的半导体器件的电性能参数，并得到栅极残留在沟道长度方向和栅极厚度方向的尺寸与半导体器件电性能参数的关系；
步骤S102，挑选栅极残留在沟道长度方向和栅极厚度方向的尺寸为零时 的半导体器件的电性能参数为标准值，并设定存在栅极残留时半导体器件的电性能参数允许的最大波动范围为(±X％×标准值)；
步骤S103，根据栅极残留在沟道长度方向和栅极厚度方向的尺寸与半导体器件电性能参数的关系，分别计算半导体器件的电性能参数为(1±X％)×标准值时对应的栅极残留在沟道长度方向和栅极厚度方向的尺寸；
步骤S104，选定上步所述尺寸中的最小值作为栅极残留的最大允许值。
由于本实施例所述的栅极残留是在刻蚀栅极材料形成栅极的工艺过程中由于栅极材料、曝光、显影、刻蚀设备以及刻蚀工艺的偏差造成的，因此，残留的栅极材料的形状和尺寸都是不确定的，无法按照统一的标准进行限定，因此，要考虑到残留的栅极材料的各种形状以及尺寸状态，并方便在模拟软件中进行计算，将残留的栅极材料的形状以及尺寸与半导体器件的电性能联系起来，本实施例提出了3中残留的栅极材料的模型，概括了所有的残留的栅极材料的形状可能性。在本实施例中，为了描述的简单方便，将残留的栅极材料简写为“栅极残留”。
下面参考半导体器件栅极残留最大允许值确定方法的流程中的步骤S100，根据栅极残留在沟道长度方向和栅极厚度方向的尺寸关系，建立栅极残留的形状模型；
其中，所述栅极残留的形状模型为：
模型a)：栅极残留在沟道长度方向的尺寸标记为La，栅极残留在栅极厚度方向的尺寸标记为Ha，则Ha大于La；
模型b)：栅极残留在沟道长度方向的尺寸标记为Lb，栅极残留在栅极厚度方向的尺寸标记为Hb，则Hb等于Lb；
模型c)：栅极残留在沟道长度方向的尺寸标记为Lc，栅极残留在栅极厚度方向的尺寸标记为Hc，则Hc小于Lc。
下面对本实施例提出的栅极残留的形状模型做详细的说明：参考附图3 所示，为栅极残留的形状模型a，10为半导体衬底，所述为半导体领域技术人员熟知的各种半导体材料，包括单晶或者多晶结构的硅或硅锗(SiGe)，还可以是含有掺杂离子例如N型或者P型掺杂的硅或者硅锗，也可以包括混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合；也可以是绝缘体上硅(SOI)。作为半导体器件测量电性能时，所述半导体衬底内形成有源极和漏极。
在半导体衬底10上形成有栅极介电层11，所述栅极介电层11的材料为形成半导体器件例如存储器等的常规材料，例如氧化硅、氮氧化硅等，栅极介电层11横跨半导体器件的源极和漏极，栅极12位于栅极介电层11上，所述栅极12的材料为半导体制作工艺中可用于半导体器件的各种材料，例如多晶硅、金属以及硅化物等，目前的工艺中，多晶硅为较常见的材料。在栅极12的侧壁存在栅极残留13a，本实施例提供的模型中，设定栅极残留13a在沟道长度方向的尺寸为L，栅极残留13a在栅极厚度方向的尺寸为H，在模型a中，栅极残留在沟道长度方向的尺寸标记为La，栅极残留在栅极厚度方向的尺寸标记为Ha，则Ha等于La，在附图3中，为了绘图的方便，栅极残留13a的形状是规则的，在实际半导体器件的制作工艺中，所述栅极残留13a的形状通常是不规则的，本实施例提供的模型也并未对栅极残留13a的形状进行限定，只设定栅极残留13a在栅极厚度方向的尺寸Ha大于栅极残留13a在沟道长度方向的尺寸La。
参考附图4所示，为栅极残留的形状模型b，其中半导体衬底10、栅极介电层11，栅极12参考附图3中对于栅极残留的形状模型a中的描述，栅极残留13b在沟道长度方向的尺寸标记为Lb，栅极残留13b在栅极厚度方向的尺寸标记为Hb，则Hb等于Lb。同理，模型b中，并未对栅极残留13b的形状进行限定。
参考附图5所示，为栅极残留的形状模型c，其中半导体衬底10、栅极 介电层11，栅极12参考附图3中对于栅极残留的形状模型a中的描述，栅极残留13c在沟道长度方向的尺寸标记为Lc，栅极残留13c在栅极厚度方向的尺寸标记为Hc，则Hc小于Lc。
参考步骤S101，根据栅极残留的形状模型计算栅极残留在沟道长度方向和栅极厚度方向的尺寸取不同值时的半导体器件的电性能参数，并得到栅极残留在沟道长度方向和栅极厚度方向的尺寸与半导体器件电性能参数的关系。
将栅极残留的形状模型a)载入模拟软件，分别计算在Ha、La分别取不同值时半导体器件的电性能参数值，得到Ha、La值与半导体器件电性能参数之间的关系曲线，同理，得到Hb、Lb值与半导体器件电性能参数之间的关系曲线，Hc、Lc值与半导体器件电性能参数之间的关系曲线；
将所述形状模型a载入模拟软件，选取不同的Ha值和La值，并分别计算出所述半导体器件的电性能参数，如表1所示，分别选取Ha值为0、3nm、4nm、6nm、8nm和10nm，对应的La值为0、2nm、2nm、2nm、2nm和2nm，选取的电性能参数为Idsat和Vthlin，从表1可以绘出Ha、La值分别与半导体器件电性能参数Idsat和Vthlin之间的关系曲线。
表1所示的数据是根据65nm半导体器件的工艺流程，采用新思公司的Tsuprem4&Medici软件，进行半导体器件电性能参数校准后计算得出的。
表1所述计算方法、计算软件以及选取的Ha数据和Hb数据仅仅是一种示例性的表示，本领域的技术人员在本实施例所述工艺方法的指导下，可以任意选取Ha值和La值，对于选取的Ha值和La值的个数也没有过多的限制，按照数学原理，一般选取的Ha值和La值的个数应该大于3个，选取的数据个数越多，得到的Ha、La值分别与半导体器件电性能参数之间的关系曲线越准确。
表1
| Ha(nm) | 0 | 3 | 4 | 6 | 8 | 10 |
| La(nm) | 0 | 2 | 2 | 2 | 2 | 2 |
| Idsat(uA/um) | 629 | 607 | 602 | 597 | 595 | 594 |
| Vthlin(V) | 0.39 | 0.403 | 0.405 | 0.407 | 0.408 | 0.409 |
所述的半导体器件电性能参数的个数也可以根据半导体制作工艺的需要以及对器件性能的要求进行选取，可以仅仅选取Idsat，也可以选取Idsat和Vthlin，或者选取Idsat和Vthlin，再加上Leff和Cgd0中的任意一个或者两个。
如图6所示，为表1中数据得到的栅极残留的形状模型a中Ha与Idsat之间的曲线图，图7为表1中数据得到的栅极残留的形状模型a中Ha与Vthlin之间的曲线图。
采用同样的方法，得到模型b中Hb、Lb值与半导体器件电性能参数之间的关系曲线，以及模型c中Hc、Lc值与半导体器件电性能参数之间的关系曲线，由于计算软件以及计算方法与模型a相同，原理也完全相同，再次不再一一举例。
本实施例中所述的半导体器件的电性能参数可以是半导体器件的饱和驱动电流(Idsat)，也就是说，可以仅通过限定半导体器件的Idsat来评价半导体器件的性能。
更进一步，为了更好的限定半导体器件栅极残留的最大允许量，所述半导体器件的电性能参数为半导体器件的饱和驱动电流(Idsat)和半导体器件的阈值电压(Vthlin)。
更加优选的，所述半导体器件的电性能参数为半导体器件的饱和驱动电流(Idsat)、半导体器件的阈值电压(Vthlin)和有效沟道长度(Leff)，也可以是饱和驱动电流(Idsat)、半导体器件的阈值电压(Vthlin)和栅边缘电容(Cgd0)。
更好的，所述半导体器件的电性能参数为半导体器件的饱和驱动电流 (Idsat)、半导体器件的阈值电压(Vthlin)、有效沟道长度(Leff)和栅边缘电容(Cgd0)，通过Idsat，Vthlin，Leff和Cgd0计算出栅极残留的最小H值和L值。通过对一个以上半导体器件的电性能参数的系统分析，不仅可以为工艺改进和控制的确定提供更全面的信息，而且可以根据不同客户对不同半导体器件参数的关心程度提供最佳的栅极刻蚀控制窗口范围。
步骤S102，挑选栅极残留在沟道长度方向和栅极厚度方向的尺寸为零时的半导体器件的电性能参数为标准值，并设定存在栅极残留时半导体器件的电性能参数允许的最大波动范围为(±X％×标准值)；；
计算栅极残留模型中H和L都等于0时半导体器件的电性能参数，并设定为标准值。所述电性能参数的标准值可以是通过模型软件计算并与具体半导体器件制作工艺中制作出的半导体器件的测量值相比较后综合得出的。本实施例中，所述电性能参数的标准值是通过模型软件计算并通过现有具有较小栅极残留的器件校准后得到的。本实施例所述的模拟软件是新思(Synopsys)公司提供的Tsuprem4&Medici软件。
其中，所述的X为0至20，本实施例中，优选的X为5。所述X值是根据半导体技术领域的一般标准和客户要求进行选定。
之后，进行步骤S103以及步骤S104，步骤S103，根据栅极残留在沟道长度方向和栅极厚度方向的尺寸与半导体器件电性能参数的关系，分别计算半导体器件的电性能参数为(1±X％)×标准值时对应的栅极残留在沟道长度方向和栅极厚度方向的尺寸；步骤S104，选定上步所述尺寸中的最小值作为栅极残留的最大允许值。
以模型a为例，根据步骤S103中表1得出的Ha、La值与半导体器件电性能参数之间的关系曲线，分别计算半导体器件的电性能参数为(1±X％)×标准值时对应的Ha值和La值，分别标记为Ha1，Ha2......，La1，La2......，
由于本实施例的表1中选定的电性能参数为Idsat和Vthlin，继续以表1 为例，设定X为5，Ha为0时Idsat和Vthlin的数值分别为629uA/um、0.39V，则Idsat允许的波定范围为：Idsat大于等于597.6uA/um小于等于660.5uA/um，Vthlin允许的波定范围为：Vthlin大于等于0.371V小于等于0.410V，根据附图6以及附图7所示的Ha与Idsat和Vthlin之间的曲线关系，计算Idsat为597.6uA/um、660.5uA/um时的Ha值，分别标记为Ha1，Ha2，计算Vthlin为0.371V、0.410V时的Ha值，分别标记为Ha3，Ha4，从图6以及图7中可以看出，Ha1，Ha2，Ha3，Ha4中的最小值为5.8nm，也就是说，Ha的最大允许值为5.8nm。采用同样的方法，即可计算La的最大允许值。
采用同样的方法，分别计算半导体器件的电性能参数为(1±X％)×标准值时对应的Hb值和Lb值，分别标记为Hb1，Hb2......，Lb1，Lb2......，选定Hb1，Hb2......中的最小值Hbmin为Hb的最大允许值，Lb1，Lb2......中的最小值Lbmin为Lb的最大允许值，即可计算出模型b中Hb与Lb的最大允许值。
分别计算半导体器件的电性能参数为(1±X％)×标准值时对应的Hc值和Lc值，分别标记为Hc1，Hc2......，Lc1，Lc2......，选定Hc1，Hc2......中的最小值Hcmin为Hc的最大允许值，Lc1，Lc2......中的最小值Lcmin为Lc的最大允许值。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种半导体器件栅极残留最大允许值确定方法，其特征在于，包括如下步骤：
根据栅极残留在沟道长度方向和栅极厚度方向的尺寸关系，建立栅极残留的形状模型；
根据栅极残留的形状模型计算栅极残留在沟道长度方向和栅极厚度方向的尺寸取不同值时的半导体器件的电性能参数，并得到栅极残留在沟道长度方向和栅极厚度方向的尺寸与半导体器件电性能参数的关系；
挑选栅极残留在沟道长度方向和栅极厚度方向的尺寸为零时的半导体器件的电性能参数为标准值，并设定存在栅极残留时半导体器件的电性能参数允许的最大波动范围为±X％×标准值；
根据栅极残留在沟道长度方向和栅极厚度方向的尺寸与半导体器件电性能参数的关系，分别计算半导体器件的电性能参数为(1±X％)×标准值时对应的栅极残留在沟道长度方向和栅极厚度方向的尺寸；
选定上步所述尺寸中的最小值作为栅极残留的最大允许值。
2.根据权利要求1所述半导体器件栅极残留最大允许值确定方法，其特征在于，所述栅极残留的形状模型为：
模型a)：栅极残留在沟道长度方向的尺寸标记为La，栅极残留在栅极厚度方向的尺寸标记为Ha，其中Ha大于La；
或模型b)：栅极残留在沟道长度方向的尺寸标记为Lb，栅极残留在栅极厚度方向的尺寸标记为Hb，其中Hb等于Lb；
或模型c)：栅极残留在沟道长度方向的尺寸标记为Lc，栅极残留在栅极厚度方向的尺寸标记为Hc，其中Hc小于Lc。
3.根据权利要求1所述半导体器件栅极残留最大允许值确定方法，其特征在于，所述电性能参数为半导体器件的Idsat。
4.根据权利要求1所述半导体器件栅极残留最大允许值确定方法，其特征在于，所述电性能参数为半导体器件的Idsat，Vthlin。
5.根据权利要求1所述半导体器件栅极残留最大允许值确定方法，其特征在于，所述电性能参数为半导体器件的Idsat，Vthlin和Leff。
6.根据权利要求1所述半导体器件栅极残留最大允许值确定方法，其特征在于，所述电性能参数为半导体器件的Idsat，Vthlin和Cgd0。
7.根据权利要求1所述半导体器件栅极残留最大允许值确定方法，其特征在于，所述电性能参数为半导体器件的Idsat，Vthlin，Leff和Cgd0。
8.根据权利要求1所述半导体器件栅极残留最大允许值确定方法，其特征在于，X值为0至20。
9.根据权利要求8所述半导体器件栅极残留最大允许值确定方法，其特征在于，X值为5。
10.根据权利要求1所述半导体器件栅极残留最大允许值确定方法，其特征在于，所述栅极材料为多晶硅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2007100413574A CN101315885B (zh) | 2007-05-28 | 2007-05-28 | 半导体器件栅极残留最大允许值确定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2007100413574A CN101315885B (zh) | 2007-05-28 | 2007-05-28 | 半导体器件栅极残留最大允许值确定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101315885A CN101315885A (zh) | 2008-12-03 |
| CN101315885B true CN101315885B (zh) | 2011-03-23 |
Family
ID=40106825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007100413574A Expired - Fee Related CN101315885B (zh) | 2007-05-28 | 2007-05-28 | 半导体器件栅极残留最大允许值确定方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101315885B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102136419B (zh) * | 2010-01-27 | 2013-03-06 | 中芯国际集成电路制造(上海)有限公司 | 提高侧墙角均匀度的方法 |
| CN105447214B (zh) * | 2014-09-01 | 2020-05-22 | 台湾积体电路制造股份有限公司 | 器件参数的确定方法和装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004037579A (ja) * | 2002-06-28 | 2004-02-05 | Toshiba Corp | マスクの欠陥修正方法、マスクの欠陥修正装置、および半導体装置の製造方法 |
| CN1702549A (zh) * | 2004-05-28 | 2005-11-30 | 株式会社东芝 | 图形数据的制作方法、图形验证方法及其应用 |
-
2007
- 2007-05-28 CN CN2007100413574A patent/CN101315885B/zh not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004037579A (ja) * | 2002-06-28 | 2004-02-05 | Toshiba Corp | マスクの欠陥修正方法、マスクの欠陥修正装置、および半導体装置の製造方法 |
| CN1702549A (zh) * | 2004-05-28 | 2005-11-30 | 株式会社东芝 | 图形数据的制作方法、图形验证方法及其应用 |
Non-Patent Citations (1)
| Title |
|---|
| 张晓晖，丁双红.规整膜系层厚允许误差的研究.《光子学报》.2003,第32卷(第9期),1145-1148. * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101315885A (zh) | 2008-12-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Kim et al. | TCAD-based statistical analysis and modeling of gate line-edge roughness effect on nanoscale MOS transistor performance and scaling | |
| US8286114B2 (en) | 3-dimensional device design layout | |
| US8099686B2 (en) | CAD flow for 15nm/22nm multiple fine grained wimpy gate lengths in SIT gate flow | |
| US8037575B2 (en) | Method for shape and timing equivalent dimension extraction | |
| US6859746B1 (en) | Methods of using adaptive sampling techniques based upon categorization of process variations, and system for performing same | |
| US7937674B2 (en) | Method, system, and computer program product for predicting thin film integrity, manufacturability, reliability, and performance in electronic designs | |
| US8667440B2 (en) | TCAD emulation calibration method of SOI field effect transistor | |
| US8407634B1 (en) | Analysis of stress impact on transistor performance | |
| US9082873B2 (en) | Method and structure for finFET with finely controlled device width | |
| US8498855B2 (en) | Circuit simulation based on gate spacing from adjacent MOS transistors | |
| JP2008027940A (ja) | 半導体集積回路の設計方法および回路シミュレーション方法 | |
| JP2013115427A (ja) | ＦｉｎＦＥＴを形成する方法およびＦｉｎＦＥＴ構造 | |
| WO2017171891A1 (en) | Systems, methods, and apparatuses for modeling reticle compensation for post lithography processing using machine learning algorithms | |
| US7272460B2 (en) | Method for designing a manufacturing process, method for providing manufacturing process design and technology computer-aided design system | |
| CN101315885B (zh) | 半导体器件栅极残留最大允许值确定方法 | |
| JP5731032B2 (ja) | 定電力密度スケーリングの方法 | |
| US7761823B2 (en) | Method for adjusting a transistor model for increased circuit simulation accuracy | |
| US8802565B2 (en) | Semiconductor plural gate lengths | |
| CN101739470A (zh) | Mos晶体管多尺寸器件的工艺偏差模型的建立方法 | |
| US8122387B2 (en) | Optimizing integrated circuit chip designs for optical proximity correction | |
| CN110765712B (zh) | Mosfet陷阱辅助隧穿模型及其提取方法 | |
| US6594598B1 (en) | Method for controlling production line | |
| US20080076047A1 (en) | Method of forming image contour for predicting semiconductor device pattern | |
| US8296701B2 (en) | Method for designing a semiconductor device based on leakage current estimation | |
| Fei et al. | Exploring gate-cut patterning approaches using simulation and defect modelling |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20110323 Termination date: 20190528 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |