CN102044498A

CN102044498A - 分立栅存储器件的形成方法

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Publication number: CN102044498A
Application number: CN2009101974486A
Authority: CN
Inventors: 李勇; 刘艳; 周儒领; 黄淇生
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2009-10-20
Filing date: 2009-10-20
Publication date: 2011-05-04
Anticipated expiration: 2029-10-20
Also published as: CN102044498B

Abstract

一种分立栅存储器件的形成方法，包括：提供半导体衬底，在所述半导体衬底上依次形成栅介质层、浮栅多晶硅层、硬掩膜层；对所述硬掩膜层、浮栅多晶硅层、栅介质层以及部分半导体衬底进行浅槽隔离刻蚀，形成隔离槽；在所述隔离槽内填充电介质；去除所述硬掩膜层。本发明采用自对准浅槽隔离方法形成浮栅多晶硅层，提高了浮栅多晶硅层的厚度均匀性，保证了存储单元擦除性能的一致性。

Description

分立栅存储器件的形成方法

技术领域

本发明涉及半导体工艺领域，特别涉及一种分立栅存储器件的形成方法。

背景技术

随着半导体产业的发展，存储器件由于应用广泛、其产量在集成电路产品中占了相当大的比例。而在存储器件中，近年来闪速存储器(flash memory，简称闪存)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和重写等优点，因而闪存在计算机、自动化控制等许多领域得到了广泛应用。

闪存的标准物理结构称为存储单元(bit)。闪存的结构与常规MOS晶体管不同，通常MOS的栅极(gate)和导电沟道间由栅极绝缘层隔开，一般为氧化层(gate oxide)；而闪存在控制栅(control gate：CG，相当于MOS的栅极)与导电沟道间还多了一层物质，称之为浮栅(floating gate：FG)。由于浮栅的存在，使闪存可以完成信息的读、写、擦除。即便在没有电源供给的情况下，浮栅的存在可以保持存储数据的完整性。图1给出了一个具有分立栅存储器件的结构示意图，每个存储单元包括一个存储管110和与之相邻的擦除栅120(EG：erasing gate)，图1中主要包括两个存储单元，这两个存储单元的存储晶体管共用一个擦除栅120，所述存储晶体管包括浮栅101、控制栅105，所述浮栅101与控制栅105间具有层间绝缘层(未标记)；同时在控制栅105和层间绝缘层两侧形成有侧墙125；所述擦除栅120与浮栅101之间具有隧穿绝缘层140；所述擦除栅120下方形成有源区135，另外所述存书晶体管还包括字线130。

由于所述浮栅101的物理特性与结构，其可以储存电荷，根据储存电荷的情况，可以将其区分为两种状态，从而可以存储一位二进制数据。浮栅101中储存电荷的状态和其所代表的二进制数据(0或1)之间的对应关系可以有不同的定义，一般而言，当浮栅101被注入负电子时，该位就由数字“1”被写成“0”，这一过程为写入，也可称为编程模式；相对的，当负电子从浮栅101中移走后，该位就由数字“0”变成“1”，此过程称为擦除。关于电子注入或擦除的技术在业界有许多探讨，其中编程时通常采用隧穿注入(channel hot iniection)机理。在编程时，源极接地，控制栅的电压大于漏极电压时，浮栅101与导电沟道间氧化层的能带会变窄，因此在导电沟道中的负电子会被加速，能从沟道跃迁到浮栅中，从而完成编程。擦除信息时通常运用Fowler-Nordheim(简写F-N)隧穿效应，此时控制栅105接地，擦除栅120加正电压，电子由浮栅101隧穿至擦除栅120，完成对浮栅101中电荷的擦除。由于F-N效应对隧穿绝缘层140中的电场十分敏感，电场越大，隧穿电流越大，对电荷的擦除速度越快，因此为提高器件的擦除速度，需要提高隧穿绝缘层140内的电场强度。

为形成理想的浮栅尖端形貌，浮栅多晶硅层的厚度逐步减小。在此情况下，对浮栅多晶硅层的厚度均匀性的控制越来越重要，因为这关系到每个存储单元的擦除特性(主要指擦除电压及速度)的一致性，以及大规模数字存储的实际需要。申请号为200610025646.0的中国专利中公开了一种自对准多晶硅(self-aligned-poly：SAP)形成浮栅结构的方法，图2至图8给出了该方法形成多晶硅浮栅的剖面结构示意图。

如图2所示，提供半导体基板200，在所述基板200上形成有垫氧化物202和氮化硅层204。

如图3所示，使用光刻和刻蚀工艺形成沟槽区206。

如图4所示，使用氧化物材料211填充沟槽区206并对所述基板200进行平坦化工艺，使沟槽区206内的氧化物材料211与所述氮化硅层204的表面齐平。

如图5所示，使用氮化硅刻蚀工艺去除所述氮化硅层204，使用氧化物剥离工艺去除所述垫氧化物层202和所述氧化物材料211的一部分，使所述氧化物材料211暴露并高于所述半导体基板200表面以上，形成隔离结构213。

如图6所示，在所述半导体基板200上形成隧道氧化物220，之后形成多晶硅材料层222，所述多晶硅材料层222覆盖所述隔离结构213和所述隧道氧化物220。

如图7所示，使用化学机械抛光(CMP)对所述半导体基板200表面的多晶硅材料层222进行平整化，露出所述隔离结构213的表面。

如图8所示，刻蚀去除所述隔离结构213的一部分，形成浮栅结构228和230，所述浮栅结构228和230分别作为不同器件或存储单元的浮栅。

上述方案采用CMP对所述多晶硅材料层222进行平整化，形成作为浮栅结构的多晶硅层，使用CMP获得的作为浮栅结构的多晶硅层在所述基板200的不同位置的厚度均匀性较差，由此形成的不同存储单元之间的浮栅结构的厚度差异最多可达造成最终形成的存储单元之间的电学性能差异较大。

因此，需要开发一种工艺流程简单、生产上易于实现的分立栅存储器件的形成方法，来有效地改善浮栅多晶硅层的厚度均匀性。

发明内容

本发明解决的问题是提供一种分立栅存储器件的形成方法，能够有效提高浮栅多晶硅层的厚度均匀性，改善存储单元间擦除特性的一致性。

为解决上述问题，本发明提供一种分立栅存储器件的形成方法，包含下列步骤：

提供半导体衬底，在所述半导体衬底上依次形成栅介质层、浮栅多晶硅层、硬掩膜层；

对所述硬掩膜层、浮栅多晶硅层、栅介质层以及部分半导体衬底进行浅槽隔离刻蚀，形成隔离槽；

在所述隔离槽内填充电介质；

去除所述硬掩膜层。

可选的，所述浮栅多晶硅层的厚度为

可选的，去除所述硬掩膜层之后还包括去除隔离槽内的部分电介质，使所述隔离槽内的电介质高度低于所述浮栅多晶硅层。

可选的，所述隔离槽内填充的电介质材料为氧化硅。

可选的，去除隔离槽内的部分电介质采用湿法刻蚀，使用的溶液为氢氟酸。

可选的，所述硬掩膜层为氮氧化硅、氮化硅材料或是包括氮氧化硅和氮化硅材料的双层结构。

可选的，去除所述硬掩膜层采用湿法刻蚀，使用的溶液为硝酸。

可选的，所述形成隔离槽内填充电介质的方法为高密度等离子体化学气相淀积或高深宽比工艺。

可选的，所述方法还包括：

在所述浮栅多晶硅层上形成层间绝缘层；

在所述层间绝缘层上形成控制栅多晶硅层；

在控制栅多晶硅层上形成介质层；

对所述介质层和控制栅多晶硅层进行光刻和刻蚀，形成控制栅；

在所述控制栅的两侧形成侧墙结构；

对所述层间绝缘层和浮栅多晶硅层进行刻蚀，形成浮栅；

定义出源区，并对所述源区进行离子注入；

依次形成浮栅-字线间隙介质层、隧穿介质层、字线和擦除栅。

可选的，所述控制栅多晶硅层的厚度为

与现有技术相比，上述方案具有以下优点：本发明采用自对准浅槽隔离(SAS)方法形成浮栅多晶硅层，使浮栅多晶硅层的总体厚度均匀性得到改善，保证存储单元间擦除性能的一致性。

进一步的，由于浮栅多晶硅层的厚度较小，可以利用微笑效应(smiling effect)形成理想形貌的浮栅多晶尖端，由此改善了器件整体的电学性能，提高了擦除效率。

附图说明

图1是一种分立栅存储器件的结构示意图；

图2至图8是现有技术的形成多晶硅浮栅的剖面结构示意图；

图9是本发明实施方式的形成分立栅存储器件的流程示意图；

图10是本发明实施例的形成分立栅存储器件的流程示意图；

图11至图21是本发明实施例的形成分立栅存储器件的剖面结构示意图。

具体实施方式

本发明实施例提供了一种分立栅存储器件的形成方法，利用自对准浅槽隔离方法形成浮栅多晶硅层，解决了CMP工艺获得的浮栅多晶硅层的厚度均匀性较差的问题。另外，由于浮栅多晶硅层的厚度较小，可以利用微笑效应形成浮栅尖端，改善了器件的擦除效率。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。

从理论上说，分立栅存储器件编程(写入)时利用隧道热电子发射机理，写入速率较快，反应时间在μs量级；而在擦除信息时利用F-N隧穿效应，反应速率较慢，在ms量级。根据F-N隧穿效应电流公式，

i_FN＝A×S_TUN×E² _TUN×exp(B/E_TUN)

其中，E_TUN是隧穿氧化层中的电场强度，S_TUN是浮栅与擦除栅间的电子注入区面积，A和B是F-N参数。

隧穿电流i_FN与隧穿氧化层上的场强E_TUN密切相关，为提高该电场强度，可以减小隧穿氧化层的厚度，但容易造成浮栅上电荷的流失，从而导致信息的丢失；另外擦除电压也无法一再提高，否则会造成器件不稳定以及功耗的增加。

从现有技术的结果看，对于分立栅器件，浮栅多晶硅层的形成过程存在以下问题：利用自对准多晶硅工艺形成的浮栅多晶硅层的厚度均匀性较差，导致所形成的隧穿区域的浮栅形貌在总体上不太一致，从而影响了器件电学特性的一致性。

为提高分立栅存储器件电性能的总体一致性，需要提高浮栅多晶硅层厚度的均匀性，本发明实施方式利用自对准浅槽隔离方法形成浮栅多晶硅层。图9给出了本发明实施方式的分立栅存储器件的形成方法的流程示意图。如图9所示，执行步骤S110，提供半导体衬底，在所述半导体衬底上依次形成栅介质层、浮栅多晶硅层、硬掩膜层；执行步骤S115，对所述硬掩膜层、浮栅多晶硅层、栅介质层以及部分半导体衬底进行浅槽隔离刻蚀，形成隔离槽；执行步骤S120，在所述隔离槽内填充电介质；执行步骤S125，去除所述硬掩膜层。

下面结合附图和实施例对本发明实施方式进行详细说明。图10标示出了本发明具体实施例的工艺流程。如图10所示，执行步骤S210，提供半导体衬底，在所述半导体衬底上依次形成栅介质层、浮栅多晶硅层、硬掩膜层；执行步骤S215，对所述硬掩膜层、浮栅多晶硅层、栅介质层以及部分半导体衬底进行浅槽隔离刻蚀，形成隔离槽；执行步骤S220，在所述隔离槽内进行电介质填充工艺；执行步骤S225，对所述半导体衬底进行化学机械抛光，至露出所述硬掩膜层；执行步骤S230，刻蚀去除所述硬掩膜层以及隔离槽内的部分电介质；执行步骤S235，在所述浮栅多晶硅层上依次形成层间绝缘层、控制栅多晶硅层和介质层；执行步骤S240，对所述介质层和控制栅多晶硅层进行光刻和刻蚀，形成控制栅；执行步骤S245，在所述控制栅的两侧形成侧墙结构；执行步骤S250，对所述层间绝缘层和浮栅多晶硅层进行刻蚀，形成浮栅；执行步骤S255，定义出源区，并对所述源区进行离子注入；执行步骤S260，依次形成浮栅-字线间隙介质层、隧穿介质层、字线和擦除栅。

图11至图21为根据本发明实施例的分立栅存储器件形成方法的剖面结构示意图。

参考图10和图11，执行步骤S210，提供半导体衬底300，在所述半导体衬底300上依次形成栅介质层310、浮栅多晶硅层320、硬掩膜层330。

所述半导体衬底300可以是单晶、多晶、或非晶结构的硅或硅锗，也可以是其它材料，例如砷化镓等III-V族化合物。所述半导体衬底300上存在注入形成的P阱区域，注入离子可以为硼。在本实施例中，所述半导体衬底300为N+型的硅衬底，其上形成有一定厚度的外延层。虽然在此描述了可以形成半导体衬底300的几个示例，但是可以作为半导体衬底的任何材料均落入本发明的精神和范围。

然后在所述半导体衬底300表面形成栅介质层310，本实施例中所述栅介质层310的材料为氧化硅，其形成方法可以为炉管热氧化、化学汽相淀积(CVD)、等离子体增强型化学气相淀积(PECVD)工艺，本实施例采用炉管热氧化工艺，所述栅介质层310的厚度为本实施例中优选为

之后在所述栅介质层310上形成浮栅多晶硅层320，用作制作浮栅(floating gate)。所述浮栅多晶硅层320的形成方法可以为化学汽相淀积(CVD)、低压化学气相淀积(LPCVD)工艺，本实施例采用低压化学气相淀积工艺。所述浮栅多晶硅层320的厚度为

优选为

之后对所述浮栅多晶硅层320进行N型掺杂，掺杂离子可以为磷、锑、砷等V族元素。在现有技术中，靠近隧穿区域的浮栅形貌不太理想，导致擦除速率较慢。例如，对于70nm的闪存，目标值为在擦除电压是11.5V时，擦除时间低于10ms，而实际上当擦除电压加至13V，擦除时间仍长达5s，与目标值相差甚远。本实施例中，通过控制浮栅多晶硅层320的厚度在

内，可以使浮栅多晶硅层320在后续工艺中形成形貌较好的浮栅尖端(将在后面进行详细说明)。

之后在所述浮栅多晶硅层320上形成硬掩膜层(hard mask)330，材料可以为氮氧化硅(SiON)、氮化硅(Si₃N₄)或包括两者的双层结构。所述硬掩膜层330的形成方法可以为等离子体增强型化学气相淀积(PECVD)、低压化学气相淀积(LPCVD)工艺，本实施例采用低压化学气相淀积。厚度为优选为

至此，形成的结构如图11所示。

参考图10和图12，执行步骤S215，对所述硬掩膜层330、浮栅多晶硅层320、栅介质层310以及部分半导体衬底300进行浅槽隔离刻蚀，形成隔离槽335。具体包括：形成光刻胶层并图案化，利用图案化之后的光刻胶层为掩膜，沿器件的字线(word-line：WL)方向进行浅槽隔离(STI)刻蚀，将所述硬掩膜层330、浮栅多晶硅层320、栅介质层310刻穿，并对所述半导体衬底300进行部分过刻，形成硬掩膜层330、浮栅多晶硅层320、栅介质层310以及半导体衬底300，刻蚀形成的隔离槽335延伸至所述半导体衬底300内，刻蚀采用的工艺气体是含氟气体。

参考图10和图13，执行步骤S220，在所述隔离槽335内进行电介质填充工艺。具体包括：先在所述隔离槽335的内壁形成衬垫层(liner)340，形成方法可以为原位水汽生成(In-situ stream generation：ISSG)退火工艺，也可以采用热氧化工艺；之后，在所述隔离槽335内进行电介质填充工艺，形成氧化硅层350，填充工艺为高密度等离子体化学气相淀积(HDP-CVD)或高深宽比工艺(high-aspect-ratio process：HARP)。所述氧化硅层350填满所述隔离槽335并覆盖所述硬掩膜层330。

参考图10和图14，执行步骤S225，对所述半导体衬底300进行化学机械抛光，至露出所述硬掩膜层330。具体包括进行CMP工艺，将覆盖在所述硬掩膜层330上的氧化硅层350研磨去掉，形成氧化硅层350，并研磨掉部分硬掩膜层330。

参考图10和图15，执行步骤S230，刻蚀去除所述硬掩膜层330以及隔离槽内的部分氧化硅层350。先使用湿法刻蚀工艺去除剩余的硬掩膜层330，所用溶液为硝酸(HNO₃)。再使用湿法刻蚀工艺去除隔离槽335内的部分氧化硅层350，使其高度略低于浮栅多晶硅层320，本实施例中两者高度差约

使所述浮栅多晶硅层320暴露的部分更多，在之后的工艺热过程中更容易的被氧化消耗，以进一步减小浮栅多晶硅层320的厚度。本实施例中所述氧化硅层350的刻蚀溶液为氢氟酸(HF)。至此浅槽隔离结构最终形成，所得结构如图15所示。图11至图15所示的形成浮栅多晶硅层和浅槽隔离结构的方法被称为自对准浅槽隔离方法。

在浅槽隔离结构形成过程中，有一些工艺热过程，包括所述硬掩膜层330的形成、隔离槽335内形成衬垫层340、以及氧化硅层350的填充，由于浮栅多晶硅层320厚度较小，为本实施例中优选为

因此微笑效应表现得比较明显。所谓微笑效应，是指多晶硅层在热过程中较为容易的被自动氧化，由此产生自身的消耗。因此在浅槽隔离结构形成后，浮栅多晶硅层320已经产生了部分消耗，其厚度已经小于形成时的厚度，如本实施例中，小于

与原有的自对准多晶硅技术相比，本发明采用自对准浅槽隔离方法，在CMP工艺中未涉及浮栅多晶硅层，避免了CMP对浮栅多晶硅层厚度均匀性造成的影响。

以上图11至图15都是沿器件字线方向的剖面图，为清楚表示相关结构，以下剖面图中，剖面方向为沿位线(bit-line)方向。

参考图10和图16，执行步骤S235，在所述浮栅多晶硅层320上依次形成层间绝缘层360、控制栅多晶硅层370和介质层380。

在所述浮栅多晶硅层320上形成层间绝缘层(inter-poly-dielectric：IPD)360，在此选用ONO三层结构(氧化硅-氮化硅-氧化硅)。该方法为本技术领域人员所公知的技术，在此不再详述。

之后继续在所述层间绝缘层360上形成控制栅多晶硅层370，用于制作控制栅(control gate)。本实施例采用低压化学气相淀积工艺。所述控制栅多晶硅层370的厚度为优选为

对所述控制栅多晶硅层370进行N型掺杂，掺杂离子可以为磷、锑、砷等V族元素。

在所述控制栅多晶硅层370形成后，在所述控制栅多晶硅层370上形成介质层380。所述介质层380有两种结构可选：氮化硅-氧化硅-氮化硅(NON)或氧化硅-氮化硅(ON)，本实施例选用NON结构。

参考图10和图17，执行步骤S240，对所述介质层380和控制栅多晶硅层370进行光刻和刻蚀，形成控制栅370。首先形成光刻胶层并图案化，该技术为本领域技术人员所公知。光刻完成后，以光刻胶为掩膜进行干法刻蚀，通过一次刻蚀将所述层间绝缘层360以上的各层薄膜刻穿。干法刻蚀采用反应离子刻蚀，所用工艺气体主要为含氟气体。刻蚀完成后，形成控制栅370以及控制栅370上的介质层380。

参考图10和图18，执行步骤S245，在所述控制栅370的两侧形成侧墙390。在本实施例中所述侧墙390选用氧化层、氮化硅双层结构(ON)。

参考图10和图19，执行步骤S250，对所述层间绝缘层360和浮栅多晶硅层320进行刻蚀，形成浮栅320。

参考图10和图20，执行步骤S255，定义出源区，并对所述源区进行离子注入。在所述半导体衬底300上形成光刻胶层，并图案化定义出源区，之后利用所述图案化之后的光刻胶层作为掩膜进行离子注入，本实施例中进行N型离子注入，注入离子可以为磷、砷；在本实施例中优选为砷。注入剂量由工艺要求等确定，离子注入后形成N+掺杂区域395。

参考图10和图21，执行步骤S260，依次形成浮栅-字线(wordline)间隙介质层400、隧穿介质层(tunnel oxide)410、字线420和擦除栅430。其中所述字线420和擦除栅430的材料均为多晶硅，形成方式为低压化学气相淀积工艺，其间涉及到光刻、刻蚀工艺。

在以上工艺流程中，由于所述浮栅多晶硅层320的厚度较小，而且在形成隔离槽结构的过程中受到微笑效应的氧化消耗，其厚度已经小于形成时的厚度，如本实施例中，小于

在相关的工艺热过程中，微笑效应表现得比较明显。在浅槽隔离结构形成后的工艺过程中，相关热过程主要有侧墙390的形成、浮栅-字线间隙介质层400的形成、以及隧穿介质层410的形成等。在这些过程中，由于热效应，较薄的浮栅320在含氧氛围里被氧化，产生自身的消耗。由此浮栅320靠近隧穿介质层410的一侧容易形成一个尖端，如图21所示，这正是工艺上所期望的结果。

在微笑效应的作用过程中，多种因素都会对其产生影响。首先是擦除栅以下的源区的注入离子浓度，掺杂离子会增强浮栅多晶尖端的氧化作用，浓度越高，微笑效应越强。另外，浮栅多晶硅层本身的掺杂浓度也容易影响微笑效应，掺杂浓度越高，该效应越明显。对本实施例而言，浅槽隔离结构形成过程以及其后的热过程都对微笑效应产生一定影响，热预算越多，该效应越强。由于微笑效应的产生与诸多因素相关，各个因素之间相互牵制。由相关热预算值可以调节源区离子注入的条件与浓度，还可以调节浮栅多晶硅层的厚度；另外对浮栅多晶硅层的掺杂浓度也可以进行有效调节。

上述实施例提供的方法不仅适用于分立栅存储器件，也适用于一般的逻辑器件和存储器件。特别适用于特征尺寸在130nm及以下的MOS晶体管结构，尤其是具有浮栅结构并需要形成尖端形貌的半导体器件。

如上所述，本发明采用自对准浅槽隔离方法形成浮栅多晶硅层，使浮栅多晶硅层的总体厚度均匀性得到改善，保证了存储单元间擦除性能的一致性。

进一步，浮栅多晶硅层的厚度较小，可以利用微笑效应形成理想形貌的浮栅多晶尖端，由此改善了器件的电学性能，提高了擦除效率。在此过程中，仅对STI结构的形成过程作了局部调整，没有增加复杂的工艺流程。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种分立栅存储器件的形成方法，其特征在于，包括：

在所述隔离槽内填充电介质；

去除所述硬掩膜层。

2.根据权利要求1所述的分立栅存储器件的形成方法，其特征在于，所述浮栅多晶硅层的厚度为

3.根据权利要求1所述的分立栅存储器件的形成方法，其特征在于，还包括去除隔离槽内的部分电介质，使所述隔离槽内的电介质高度低于所述浮栅多晶硅层。

4.根据权利要求1所述的分立栅存储器件的形成方法，其特征在于，所述隔离槽内填充的电介质材料为氧化硅。

5.根据权利要求3或4所述的分立栅存储器件的形成方法，其特征在于，去除隔离槽内的部分电介质采用湿法刻蚀，使用的溶液为氢氟酸。

6.根据权利要求1所述的分立栅存储器件的形成方法，其特征在于，所述硬掩膜层为氮氧化硅、氮化硅材料或是包括氮氧化硅和氮化硅材料的双层结构。

7.根据权利要求1或6所述的分立栅存储器件的形成方法，其特征在于，去除所述硬掩膜层采用湿法刻蚀，使用的溶液为硝酸。

8.根据权利要求1所述的分立栅存储器件的形成方法，其特征在于，所述隔离槽内填充电介质的方法为高密度等离子体化学气相淀积或高深宽比工艺。

9.根据权利要求1所述的分立栅存储器件的形成方法，其特征在于，还包括：

在所述浮栅多晶硅层上形成层间绝缘层；

在所述层间绝缘层上形成控制栅多晶硅层；

在控制栅多晶硅层上形成介质层；

在所述控制栅的两侧形成侧墙；

对所述层间绝缘层和浮栅多晶硅层进行刻蚀，形成浮栅；

定义出源区，并对所述源区进行离子注入；

10.根据权利要求9所述的分立栅存储器件的形成方法，其特征在于，所述控制栅多晶硅层的厚度为