CN108598083A - 浮栅的制备方法及半导体结构的制备方法 - Google Patents

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张怡
沈思杰
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    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

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Abstract

本发明提供了一种浮栅的制备方法及半导体结构的制备方法，首先在所述衬底上形成第一浮栅多晶硅层，所述第一浮栅多晶硅层覆盖所述衬底，接着在所述第一浮栅多晶硅层上热生长氧化硅层以形成第二浮栅多晶硅层，所述氧化硅层覆盖所述第二浮栅多晶硅层，最后去除所述氧化硅层。由于在热生长所述氧化硅层时，会消耗所述第一浮栅多晶硅层中的硅，导致所述第一浮栅多晶硅层减薄，进而在后续工艺中形成的浮栅的厚度也减小了，在不影响正常的生产流程、不增加制造成本的基础上提高了编程及擦除的效率，并且，采用热生长的氧化硅层表面的平整度和均一性都较好，消耗的第一浮栅多晶硅层的厚度比较均匀，使得到的第二浮栅多晶硅层的表面的平整度和均一性高。

Description

浮栅的制备方法及半导体结构的制备方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种浮栅的制备方法及半导体结构的制备方法。
背景技术
闪存(Flash Memory)是一种长寿命的非易失性(在断电情况下仍能保持所存储的数据信息)的存储器，由于其断电时仍能保存数据，闪存通常被用来保存设置信息，如在电脑的BIOS(基本程序)、PDA(个人数字助理)、数码相机中保存资料等。
现有的闪存器件是以掺杂多晶硅制作浮栅与控制栅，浮栅用于存储数据，控制栅用于控制浮栅，其编程和擦除的效率都有待提高。
发明内容
本发明的目的在于提供一种浮栅的制备方法及半导体结构的制备方法，以提高闪存器件的编程和擦除的效率。
为了达到上述目的，本发明提供了一种浮栅的制备方法，所述闪存的制备方法包括：
提供衬底；
在所述衬底上形成第一浮栅多晶硅层，所述第一浮栅多晶硅层覆盖所述衬底；
在所述第一浮栅多晶硅层上热生长氧化硅层以形成第二浮栅多晶硅层，所述氧化硅层覆盖所述第二浮栅多晶硅层；
去除所述氧化硅层。
可选的，所述第一浮栅多晶硅层较所述第二浮栅多晶硅层厚。
可选的，所述第一浮栅多晶硅层的厚度大于等于300埃，所述第二浮栅多晶硅层小于等于150埃。
可选的，在所述第一浮栅多晶硅层上热生长所述氧化硅层的温度在750摄氏度-1100摄氏度之间。
可选的，采用湿法清洗以去除所述氧化硅层。
可选的，所述湿法清洗采用的溶液包括氢氟酸。
可选的，所述衬底与所述第一浮栅层之间还形成有一介质层。
可选的，所述介质层的材料包括氧化硅、氮氧化硅或碳氧化硅中的一种或多种。
可选的，所述衬底的材料包括硅、锗硅、砷化镓及绝缘体上硅中的一种或多种。
本发明还提供了一种半导体结构的制备方法，所述半导体结构的制备方法包括：
采用所述浮栅的制备方法形成浮栅。
发明人通过研究发现，随着闪存器件中闪存单元的进一步减小，闪存单元中浮栅和控制栅的接触面积也在减小，导致控制栅耦合到浮栅的电压变小，进而影响编程的效率，进一步，由于结构的调整，闪存单元的控制栅和字线之间不能加过高的电压，导致在擦除时，浮栅和字线之间的电压差也在变小，进而影响擦除的效率。发明人通过进一步研究，发现可以通过减薄浮栅的厚度，提高控制栅对浮栅的耦合比并且降低字线对浮栅的耦合比，进而在不增大闪存尺寸的同时提高其编程及擦除的效率。
在本发明提供的浮栅的制备方法及半导体结构的制备方法中，首先在所述衬底上形成第一浮栅多晶硅层，所述第一浮栅多晶硅层覆盖所述衬底，接着在所述第一浮栅多晶硅层上热生长氧化硅层以形成第二浮栅多晶硅层，所述氧化硅层覆盖所述第二浮栅多晶硅层，最后去除所述氧化硅层。由于在热生长所述氧化硅层时，会消耗所述第一浮栅多晶硅层中的硅，导致所述第一浮栅多晶硅层减薄，进而在后续工艺中形成的浮栅的厚度也减小了，在不影响正常的生产流程、不增加制造成本的基础上提高了编程及擦除的效率，并且，采用热生长的氧化硅层表面的平整度和均一性都较好，导致消耗的第一浮栅多晶硅层的厚度也比较均匀，使得到的第二浮栅多晶硅层的表面的平整度和均一性也比较好。
附图说明
图1为本发明实施例提供的浮栅的制备方法的流程图；
图2-图5为本发明实施例提供的采用所述浮栅的制备方法形成的半导体结构的剖面示意图；
其中，1-衬底，11-介质层，2-第一浮栅多晶硅层，3-第二浮栅多晶硅层，4-氧化硅层。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
参阅图1，其为本发明实施例提供的浮栅的制备方法的流程图，如图1所示，所述浮栅的制备方法包括：
S1：提供衬底；
S2：在所述衬底上形成第一浮栅多晶硅层，所述第一浮栅多晶硅层覆盖所述衬底；
S3：在所述第一浮栅多晶硅层上热生长氧化硅层以形成第二浮栅多晶硅层，所述氧化硅层覆盖所述第二浮栅多晶硅层；
S4：去除所述氧化硅层。
其中，由于在热生长所述氧化硅层时，会消耗所述第一浮栅多晶硅层中的硅，导致所述第一浮栅多晶硅层减薄，进而在后续工艺中形成的浮栅的厚度也减小了，在不影响正常的生产流程、不增加制造成本的基础上提高了编程及擦除的效率，并且，采用热生长的氧化硅层表面的平整度和均一性都较好，导致消耗的第一浮栅多晶硅层的厚度也比较均匀，使得到的第二浮栅多晶硅层的表面的平整度和均一性也比较好。
具体的，请参阅图2-图5，其为本实施例提供的采用所述浮栅的制备方法形成的半导体结构的剖面示意图，接下来，将结合图2-图5对本实施例提供的浮栅的制备方法作进一步描述。
首先，请参考图2，提供衬底1，所述衬底1的材料优选为硅，具体可以是单晶硅和多晶硅，也可以是锗、锗化硅、砷化镓或者绝缘体上的硅等。本实施例中的衬底为硅衬底，并且采用离子注入工艺形成了有源区，所述衬底1中还可以包括例如浅槽隔离等隔离结构或者其他器件结构，本发明不作限制。所述衬底1上形成有介质层11，所述介质层11的材料优选为氧化硅，也可以是氮氧化硅或碳氧化硅中的一种或多种，所述介质层11的厚度范围为80埃-150埃，例如是90埃、100埃、110埃、120埃、130埃、150埃，优选的，本实施例中，所述介质层11的厚度为150埃。可选的，可以采用化学气相沉积或原子层沉积形成所述介质层11，当然，也可以采用现有技术的其他方法，本发明不作限制。
接着，请参阅图2，在所述介质层11上形成第一浮栅多晶硅层2，所述第一浮栅多晶层2覆盖所述介质层11，具体的可以采用化学气相沉积、物理气相沉积或原子层沉积的方法形成所述第一浮栅多晶层2，本实施例中，所述第一浮栅多晶层2的材料为多晶硅材料，其厚度大于等于300埃，例如是300埃、350埃、400埃等。现有的工艺中，若要直接形成小于300埃的第一浮栅多晶层2，其生长工艺难以控制。
接下来，请参阅图4，在所述第一浮栅多晶层2上热生长氧化硅层4，具体的，通过高温炉管氧化的方法在所述第一浮栅多晶层2上热生长氧化硅层4，高温炉管氧化工艺通常是将衬底暴露在高温的氧气氛围里，以生长所述氧化硅层4，可见，所述氧化硅层4是依靠所述第一浮栅多晶层2中的硅与炉管中的氧气在高温的条件下发生化学反应而实现的，所述炉管中的温度在750摄氏度-1100摄氏度之间，例如是800摄氏度、900摄氏度及1000摄氏度等，高温有利于加快化学反应的速度。
在生长所述氧化硅层4的同时，所述第一浮栅多晶硅层2中的硅会被消耗，导致所述第一浮栅多晶硅层2被减薄，形成第二浮栅多晶硅层3，所述氧化硅层4覆盖所述第二浮栅多晶硅层3。进一步，所述第二浮栅多晶硅层3的厚度可以通过设置炉管氧化的时间而进行精确控制，相较于所述第一浮栅多晶硅层2，所述第二浮栅多晶硅层3的厚度更薄，例如小于等于150埃，例如是145埃、140埃及135埃等，减薄了所述第二浮栅多晶硅层3的厚度后，再通过后续的工艺形成的浮栅的厚度也减小了，直接提高了控制栅对所述浮栅的耦合比并且降低了字线对所述浮栅的耦合比，同时改进编程和擦除的效率。并且，采用高温炉管氧化生长的氧化硅层4表面的平整度和均一性都较好，导致消耗的第一浮栅多晶硅层2的厚度也比较均匀，使得到的第二浮栅多晶硅层3的表面的平整度和均一性也比较好。
由于没有掩膜层，不管用现有技术中的研磨还是刻蚀工艺，都会产生均一性的问题，使形成的第二浮栅多晶硅层3的表面不平整，最后请参阅图5，采用湿法清洗的方法去除所述氧化硅层4，具体的，可以采用先采用稀氢氟酸溶液去除所述氧化硅层4，暴露出所述第二浮栅多晶硅层3后，再采用去离子水进行清洗，以去除所述第二浮栅多晶硅层3表面的杂质离子。
本实施例还提供了一种半导体结构的制备方法，所述半导体结构的制备方法包括：采用上述浮栅的制备方法形成浮栅。
综上，在本发明实施例提供的浮栅的制备方法及半导体结构的制备方法中，首先在所述衬底上形成第一浮栅多晶硅层，所述第一浮栅多晶硅层覆盖所述衬底，接着在所述第一浮栅多晶硅层上热生长氧化硅层以形成第二浮栅多晶硅层，所述氧化硅层覆盖所述第二浮栅多晶硅层，最后去除所述氧化硅层。由于在热生长所述氧化硅层时，会消耗所述第一浮栅多晶硅层中的硅，导致所述第一浮栅多晶硅层减薄，进而在后续工艺中形成的浮栅的厚度也减小了，在不影响正常的生产流程、不增加制造成本的基础上提高了编程及擦除的效率。并且，采用高温炉管氧化生长的氧化硅层表面的平整度和均一性都较好，导致消耗的第一浮栅多晶硅层的厚度也比较均匀，使得到的第二浮栅多晶硅层的表面的平整度和均一性也比较好。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (10)

1.一种浮栅的制备方法，其特征在于，所述浮栅的制备方法包括：
提供衬底；
在所述衬底上形成第一浮栅多晶硅层，所述第一浮栅多晶硅层覆盖所述衬底；
在所述第一浮栅多晶硅层上热生长氧化硅层以形成第二浮栅多晶硅层，所述氧化硅层覆盖所述第二浮栅多晶硅层；
去除所述氧化硅层。
2.如权利要求1所述的浮栅的制备方法，其特征在于，所述第一浮栅多晶硅层较所述第二浮栅多晶硅层厚。
3.如权利要求2所述的浮栅的制备方法，其特征在于，所述第一浮栅多晶硅层的厚度大于等于300埃，所述第二浮栅多晶硅层小于等于150埃。
4.如权利要求2所述的浮栅的制备方法，其特征在于，在所述第一浮栅多晶硅层上热生长所述氧化硅层的温度在750摄氏度-1100摄氏度之间。
5.如权利要求1所述的浮栅的制备方法，其特征在于，采用湿法清洗以去除所述氧化硅层。
6.如权利要求5所述的浮栅的制备方法，其特征在于，所述湿法清洗采用的溶液包括氢氟酸。
7.如权利要求1所述的浮栅的制备方法，其特征在于，所述衬底与所述第一浮栅层之间还形成有一介质层。
8.如权利要求7所述的浮栅的制备方法，其特征在于，所述介质层的材料包括氧化硅、氮氧化硅或碳氧化硅中的一种或多种。
9.如权利要求1所述的浮栅的制备方法，其特征在于，所述衬底的材料包括硅、锗硅、砷化镓及绝缘体上硅中的一种或多种。
10.一种半导体结构的制备方法，其特征在于，所述半导体结构的制备方法包括：
采用权利要求1-9中任一项所述的浮栅的制备方法形成浮栅。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030181007A1 (en) * 2002-03-25 2003-09-25 Weng-Hsing Huang Method for reducing random bit failures of flash memories
CN102044498A (zh) * 2009-10-20 2011-05-04 中芯国际集成电路制造(上海)有限公司 分立栅存储器件的形成方法
CN102396051A (zh) * 2009-04-21 2012-03-28 S.O.I.Tec绝缘体上硅技术公司 使绝缘体上硅衬底减薄的方法
CN105742170A (zh) * 2016-02-26 2016-07-06 上海华力微电子有限公司 浮栅制备方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030181007A1 (en) * 2002-03-25 2003-09-25 Weng-Hsing Huang Method for reducing random bit failures of flash memories
CN102396051A (zh) * 2009-04-21 2012-03-28 S.O.I.Tec绝缘体上硅技术公司 使绝缘体上硅衬底减薄的方法
CN102044498A (zh) * 2009-10-20 2011-05-04 中芯国际集成电路制造(上海)有限公司 分立栅存储器件的形成方法
CN105742170A (zh) * 2016-02-26 2016-07-06 上海华力微电子有限公司 浮栅制备方法

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