CN103219290A

CN103219290A - 分栅式闪存及其形成方法

Info

Publication number: CN103219290A
Application number: CN2013101454929A
Authority: CN
Inventors: 曹子贵
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2013-04-24
Filing date: 2013-04-24
Publication date: 2013-07-24
Anticipated expiration: 2033-04-24
Also published as: CN103219290B

Abstract

本发明提供一种分栅式闪存及其形成方法，其中分栅式闪存的形成方法包括，在刻蚀控制栅层形成控制栅后，在控制栅裸露的侧壁上形成一层钝化层，从而在所述控制栅的侧壁形成侧墙前，将控制栅中的掺有导电离子的多晶硅材料与空气相隔绝，避免所述控制栅中掺杂的导电离子与空气反应而造成控制栅腐蚀，从而影响分栅式闪存的性能。

Description

分栅式闪存及其形成方法

技术领域

本发明涉及半导体制备领域，尤其是涉及一种分栅式闪存及其形成方法。

背景技术

在现有存储器发展中，闪存（Flash）存储器已经成为非易失性半导体存储技术的主流。闪存存储器分为两种类型：叠栅式闪存和分栅式闪存。其中，分栅式闪存以无过擦除效应、电路设计相对简单，以及低压、高速的运作特点已成为嵌入式存储器件的主流技术，被广泛应用于诸如智能卡、SIM卡、微控制器、手机等电子产品中。

以中国专利文献CN102810560A提供的分裂栅存储器为例，参考图1所示，所述分栅式存储器包括设有源区101和漏区102的半导体衬底100。位于源区101和漏区102之间的半导体衬底100上设有选择栅堆叠以及存储栅堆叠。其中，选择栅堆叠包括氧化层104及氧化层上的选择层110，存储栅堆叠上依此包括栅绝缘层105、电荷存储层120、隧穿层140和控制栅130。

参考图2，以存储栅堆叠制备为例，在分栅式存储器制备过程中，包括先在半导体衬底100上依此沉积绝缘材料层1051、电荷存储材料层121、隧穿材料层141和控制栅材料层131和光刻胶层106，之后通过多步光刻工艺，图形化控制栅材料层131、隧穿材料层141、电荷存储材料层121和绝缘材料层1051以形成特定规格的选择栅堆叠。

现有技术中所述控制栅130大多采用掺杂了磷等导电离子的多晶硅材料，以减小半导体器件的RC效应（电阻电荷延迟效应）。然而，在分栅式存储器制备过程中，在所述控制栅材料层131刻蚀形成控制栅130后，在控制栅裸露的侧壁上形成侧墙的步骤之前的时间段内，由于控制栅130侧壁暴露在空气中，控制栅130中的磷离子易与空气中的水反应，从而造成形成的控制栅130侧面132出现腐蚀现象，该缺陷最终影响存储单元的可靠性能。

发明内容

本发明解决的问题是提供一种分栅式闪存及其形成方法，在控制栅材料层刻蚀形成控制栅后，在控制栅裸露的侧面形成钝化层，从而防止控制栅的裸露侧面暴露于空气中而出现腐蚀，进而提高制得的分栅式存储器的性能。

为解决上述问题，本发明提供一种分栅式闪存的形成方法，包括：

在半导体衬底上依次形成浮栅层、介质层和控制栅层；

在所述控制栅层上方形成硬掩膜层，所述硬掩膜层内具有第一开口；

在所述第一开口侧壁形成第一侧墙，然后以所述硬掩膜层和第一侧墙为掩膜，沿所述第一开口刻蚀所述控制栅层、介质层和浮栅层，直至露出所述半导体衬底，形成第二开口；

在所述第二开口内形成源线；

去除所述硬掩膜层，并以所述第一侧墙和源线为掩膜，刻蚀所述控制栅层，形成控制栅；

在所述控制栅侧壁形成钝化层；

在第一侧墙、所述钝化层侧壁形成第二侧墙；

以所述第二侧墙和源线为掩膜，刻蚀所述介质层和浮栅层，直至露出所述半导体衬底，形成浮栅；

在所述半导体衬底、浮栅侧壁及所述第二侧墙侧壁上形成隧穿介质层；

在所述浮栅及第二侧墙侧壁的隧穿介质层上形成选择栅。

可选地，所述钝化层的材料为二氧化硅，厚度为20～50埃。

可选地，形成所述钝化层的方法为快速高温氧化工艺。

可选地，所述快速高温氧化工艺为：在温度为950～1100℃下，通入包括O原子的气氛，通入时间小于1分钟。

可选地，所述控制栅的材料为掺杂有磷离子的多晶硅。

可选地，在所述第二开口内形成源线之前，还包括步骤：

在所述第二开口内侧壁形成第三侧墙。

可选地，所述硬掩膜层为氮化硅。

可选地，在刻蚀所述控制栅层前，还包括步骤：

采用热氧化工艺在所述源线上端面形成一层氧化物层，以所述氧化物层作为保护层。

可选地，所述控制栅层的厚度为500～700埃。

本发明还提供了一种分栅式闪存，包括：

半导体衬底；

浮栅层，位于所述半导体衬底上；

介质层，位于所述浮栅层上方；

控制栅，位于所述介质层上方；

第一侧墙，覆盖在所述控制栅上方；

第二侧墙，设于所述介质层上，且覆盖于所述控制栅的第一侧壁和所述第一侧墙的侧壁上；

钝化层，设于所述控制栅和所述第二侧墙之间；

第三侧墙，覆盖于所述控制栅的第二侧壁、介质层第二侧壁和浮栅层的第二侧壁上；所述控制栅的第一侧壁和第二侧壁位置相对设置；

在所述第三侧墙的侧壁上设有源线；

选择栅，位于所述浮栅层的第一侧壁和介质层的第一侧壁上；所述浮栅层的第一侧壁和第二侧壁位置相对设置，所述介质层的第一侧壁和第二侧壁位置相对设置；

隧穿介质层，设于所述介质层和浮栅层之间，并延伸至所述选择栅和半导体衬底之间。

可选地，所述控制栅的材料为掺杂有磷离子的多晶硅。

可选地，所述钝化层为二氧化硅。

可选地，所述钝化层厚度为20～50埃。

可选地，所述控制栅的厚度为500～700埃。

与现有技术相比，本发明的技术方案具有以下优点：

在刻蚀控制栅层，形成控制栅后，于控制栅裸露的侧壁上形成一层钝化层，由于有钝化层的保护，有效防止了控制栅与空气接触而导致的控制栅侧壁被腐蚀，从而提高了分栅式闪存的性能。

进一步地，在控制栅层刻蚀完全后，在O原子的气氛中，采用退火工艺在950～1100℃条件，在小于1分钟间期内，持续氧化控制栅的裸露侧壁形成氧化物层。该工艺既可在控制栅的侧壁形成厚度适中的钝化层，既保证控制栅与空气的隔绝，又可保证所形成的钝化层不会影响形成的闪存性能。

附图说明

图1至图2是现有技术中的一种分裂栅存储器示意图；

图3至图17是本发明一种分栅式闪存形成方法的一个实施例的结构图。

具体实施方式

正如背景技术所述，在现有分栅式闪存制备过程中，在完成对于控制栅层刻蚀形成控制栅后，与在所述控制栅裸露的侧壁上形成侧墙工艺前的时间段内，控制栅中的磷等导电离子易与空气中的水发生反应，从而造成在控制栅裸露部分的表面出现腐蚀现象。该缺陷直接降低了获得的分栅式闪存中浮栅和控制栅的耦合质量，在后续使用过程中，信息的编写、存储和擦除过程均会受到不良影响，而且该缺陷还致使浮栅层中存储的电子易流失，信息存储时间短，降低了存储器的可靠性。

针对上述缺陷，本发明提供了一种分栅式闪存及其形成方法。本发明分栅式闪存形成过程中，在控制栅层刻蚀完成形成控制栅后，在所述控制栅裸露于空气的侧壁上形成一层钝化层，以隔绝空气，避免控制栅长时间裸露于空气中而出现腐蚀现象，从而确保制得的控制栅极的质量。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

本实施例一种分栅式闪存的形成方法的具体工艺包括：

参考图3所示，提供半导体衬底20。所述半导体衬底20可以是P型或N型的单晶硅、多晶硅或非晶硅，也可以是硅、锗、砷化镓或硅锗化合物。现有的半导体衬底皆可作为本发明的半导体衬底，在此不再一一列举。

在所述半导体衬底20由下至上依此形成浮栅层、介质层23、控制栅层24。所述浮栅层包括覆盖于所述半导体衬底20上的栅氧化层21和所述栅氧化层21上的浮栅材料层22。所述浮栅材料层22用于形成浮栅，所述控制栅层24用于形成控制栅。所述浮栅材料层22和控制栅层24均可采用掺杂了导电离子的多晶硅材料，其可有效减小半导体器件的RC效应。本实施例中，所述导电离子优选为磷离子。所述控制栅层24的厚度为500～700埃。

所述介质层23用于电隔离所述浮栅材料层22和控制栅层24。所述介质层23可为多层结构，参考图3，本实施例的所述介质层23呈三层叠加结构（各层均未标号），包括位于所述浮栅材料层22上方，由下至上依此层叠设置的第一氧化层，氮化硅层和第二氧化层。所述第一和第二氧化层优选为SiO₂层。

其中，浮栅材料层22、所述介质层23的第一氧化层，氮化硅层和第二氧化层，以及位于所述介质层23上方的控制栅层24均可采用化学气相沉积（CVD）形成。所述栅氧化层21为SiO₂层，其可采用热氧化工艺，直接将所述半导体衬底20在放入热炉管中，在通入氧气的高温条件下，氧化所述半导体衬底20，从而在半导体衬底20上表面形成所述栅氧化层21。所述栅氧化层21也可通过原子层沉积工艺或化学气相沉积（CVD）工艺形成。

在所述浮栅材料层22形成后，在所述半导体衬底20上定义各有源区域和隔离区域，以确定后续需要形成的控制栅、浮栅、选择栅的位置，该步骤为现有栅式闪存的形成方法的成熟工艺，且与本实施例的发明点关系不大，在此不再赘述。

在所述控制栅层24上方覆盖硬掩膜层25，所述硬掩膜层25具有第一开口251。结合参考图3和图4所示，所述硬掩膜层的形成步骤具体包括：

先在所述控制栅层24表面涂覆一层硬掩膜层25，本实施例中，所述硬掩膜层25优选为氮化硅层，其可通过CVD工艺沉积而成。之后，在所述硬掩膜层25上涂覆一层光刻胶层（图中为显示），再经曝光、显影等工序图案化所述光刻胶层，形成光刻胶硬掩膜图案。以所述光刻胶硬掩膜图案掩膜，刻蚀所述硬掩膜层25，直至露出所述控制栅层24，从而形成第一开口251。

之后，结合参考图5，在所述第一开口251内侧形成第一侧墙252。所述第一侧墙252形成步骤包括：先在所述硬掩膜层25和暴露出的控制栅层24上方形成第一侧墙材料层（未图示），采用自对准工艺各向异性刻蚀所述第一侧墙材料层，从而在所述第一开口251内侧形成所述第一侧墙252。本实施例中，所述第一侧墙252的材料为氧化硅。

参考图6所示，以所述硬掩膜层25和第一侧墙252为掩膜，沿所述第一开口251刻蚀所述控制栅层24、介质层23、浮栅材料层22和栅氧化层21，直至露出所述半导体衬底20，形成第二开口254。

之后，在所述第二开口254形成用于外接电压的源线262（参考图9所示），其具体步骤包括：

参考图7～图9所示，先在所述第二开口254的内侧形成第三侧墙255，之后，在所述硬掩膜层25，以及所述半导体衬底20的裸露部分的上方及所述第二开口254内沉积多晶硅半导体材料，形成多晶硅半导体材料层26。

之后，用化学抛光研磨的方法去除所述硬掩膜层25上方的半导体材料，使得所述第二开口254内的半导体材料的上端面与所述硬掩膜层25上端面齐平，形成源线262。本实施中，所述第三侧墙255材料优选为氧化硅，且其形成工艺与上述第一侧墙252的形成工艺相类似。所述半导体材料优选采用多晶硅，并采用化学机械研磨抛光工艺（简称：CMP）去除位于所述硬掩膜层25上方的多余多晶硅。

之后，再以所述第一侧墙252和所述源线262为掩膜，刻蚀所述控制栅层24、介质层23、浮栅材料层22和栅氧化层21，直至露出所述衬底20。在本实施例中，优选地，在该步刻蚀工艺前，先在所述源线262的上方形成一层氧化物层261作为保护层，避免在该步刻蚀工序以及后续的闪存制备过程对所述源线262造成损伤。其具体步骤可参考图10所示，优选采用热氧化工艺在所述源线262的上端面形成一层氧化物层261，以所述氧化物层261作为保护层。参考图11所示，去除所述硬掩膜层25，结合参考图12，以所述第一侧墙252和保护层261为掩膜，刻蚀所述控制栅层24，露出所述介质层23，形成控制栅241。其中，所述硬掩膜层25可采用磷酸溶液清洗去除。

结合参考图13所示，在所述控制栅241的裸露一侧形成钝化层242。所述钝化层242可有效隔绝控制栅241与空气联系，避免控制栅241中的磷离子与空气反应而造成控制栅241被腐蚀的现象。所述钝化层242的厚度d为20～50埃。随着半导体器件尺寸的不断减小，半导体器件各部分的质量要求越发严格，如在本实施例中，所述控制栅241的厚度仅为500～700埃，若是在所述控制栅241的侧壁出现腐蚀现象，会对最终形成的闪存质量造成极大隐患。因而所述钝化层242可有效确保最终形成的闪存的性能，及其稳定性。

所述钝化层242可采用快速高温氧化工艺（RTO）在所述控制栅242裸露的侧壁形成一层氧化物层，以所述氧化物层作为钝化层。其具体工艺可为，在所述控制栅241形成后，将所述半导体衬底20放入热炉管中，在950～1100℃条件下，通入O₂，采用退火工艺在所述的控制栅24裸露的侧壁形成一层氧化物层242，以氧化物层242作为钝化层242。所述氧化物层242的厚度优选为20～50埃。本实施中，所述控制栅232的材料为多晶硅，所述氧化物层则为SiO₂。其中，所示退火工艺持续时间小于1分钟。持续退火的工艺时间若是过短（小于10秒），形成的所述氧化物层242厚度不够，无法有效阻隔所述控制栅241内含磷离子的多晶硅与空气联系，若时间过久，则可能造成所述控制栅241过度氧化，形成的所述氧化物曾242过厚，以致影响后续形成的闪存的性能。所述快速退火工艺持续时间优选为10～30秒。

结合参考14所示，所述钝化层242形成后，在所述介质层23上方，位于所述钝化层242的一侧形成第二侧墙253，所述第二侧墙253材料选优氧化硅，其形成工艺与所述第一、第三侧墙252和255相似。之后，参考图15所示，以所述保护层261和第二侧墙253为掩膜，刻蚀介质层23、所述浮栅材料层22和栅氧化层21直至露出所述半导体衬底20，刻蚀后的所述浮栅材料层22形成浮栅221。

结合参考图16所示，在所述第二侧墙253以及浮栅221、介质层23、和栅氧化层21裸露的侧壁，以及半导体衬底20露出的部分形成隧穿介质层27。图中，所述隧穿介质层27呈“L”型，包括覆盖在所述半导体衬底20表面的横边272和竖直设立于所述横边272上方的竖边271。所述竖边271覆盖于所述第二侧墙253和介质层23、浮栅221和栅氧化层21的侧壁上。所示隧穿介质层27材料优选为SiO₂，所述隧穿介质层27可采用CVD工艺沉积获得，在此不再赘述。

结合参考图17所示，在所述隧穿介质层27的横边272上，在所述隧穿介质层27的竖边271远离所述控制栅241的侧壁上，形成选择栅28，所述隧穿介质层27呈半包围状围绕所述选择栅28。本实施中，所述选择栅28优选为掺杂有P离子等导电离子的多晶硅材料，其形成工艺与所述第一侧墙252的形成工艺类似，先在所述半导体衬底20上方沉积多晶硅材料，之后采用自对准工艺刻蚀，从而形成位于所述隧穿介质层27远离所述控制栅241的侧壁呈曲面坡度的选择栅28。再之后，则在所述选择栅28另一侧形成侧墙29。

本发明还提供了一种分栅式闪存。请继续参考图17，所述分栅式闪存的结构具体包括：

半导体衬底20、位于所述半导体衬底20上方的存储栅堆叠，以及位于所述存储栅堆叠相对两侧的选择栅28和源线262。

所述存储栅堆叠包括自下而上堆叠的浮栅层、介质层23和控制栅241。所述浮栅层包括覆盖于所述半导体衬底20上方的栅氧化层21和浮栅221。所述控制栅241部分覆盖所述介质层23。在所述控制栅241上方覆盖有第一侧墙252。所述选择栅241和浮栅221优选为掺杂有磷离子的多晶硅。

在所述介质层23上，所述控制栅241的第一侧壁和所述第一侧墙252的第一侧壁（如图17所示，所述控制栅241和第一侧墙252的第一侧壁均指远离所述源线262一侧的侧壁）上设有第二侧墙253，且所述控制栅241和所述第二侧墙253之间设有钝化层242。本实施例中，所述控制栅241的材料优选为掺杂有磷离子的多晶硅，厚度优选为500～700A。所述钝化层242优选为氧化物层，进一步优选为SiO₂。所述钝化层242的厚度优选为20～50埃。

在所述浮栅层的第二侧壁、控制栅241的第二侧壁、介质层23的第二侧壁和第一侧墙252的第二侧壁上设有第三侧墙255（如图17所示，浮栅层的第二侧壁、控制栅241的第二侧壁、介质层23的第二侧壁和第一侧墙252的第二侧壁均指靠近所述源线262一侧的侧壁）。

在所述半导体衬底20上方、所述浮栅层的第一侧壁、介质层23的第一侧壁以及第二侧墙253的第一侧壁上覆盖有隧穿介质层28（如图17所示，浮栅层的第一侧壁、介质层23的第一侧壁以及第二侧墙253的第一侧壁均指远离所述源线262一侧的侧壁）。所述隧穿介质层28呈“L”型，所述隧穿介质层28的竖边271一侧面贴合于所述浮栅241、介质层23和第二侧墙253的侧壁上，而横边272覆盖于所述半导体衬底20上方。

所述选择栅28设于所述隧穿介质层27的横边272上方，且贴合所述竖边271另一侧面上，使得所述隧穿介质层27呈半包围围绕所述选择栅28。

请继续参考图17，所述介质层23为多层结构，本实例中，所述介质层为三层结构，其包括自下而上堆叠的第一氧化层、氮化硅层以及第二氧化层（图

中均未标号）。

所述源线262位于所述第一侧墙252和第三侧墙255远离所述选择栅28的侧壁上。

所述分栅式闪存可采用上述本发明分栅式闪存的形成方法获取，但所述分栅式闪存的形成方法并不限定本发明的分栅式闪存的保护范围。

以本发明提供的包括所述钝化层242的分栅式闪存作为实施例，与上述实施例同样的工艺流程制备的，但不含钝化层242的分栅式闪存作为比对例，进行电性测试，其结果如下表1所示：

表1

根据表1所例的本发明提供的所提供分栅式闪存（加钝化层）与对比例提供的分栅式闪存（无钝化层）的电性能参数的对比可知：本发明提供的含有钝化层的分栅式闪存，的电性能参数值与对比例所显示的电性能是相匹配，并无太大差别。即：本发明在增加所述钝化层后，在增强存储单元可靠性的情况下没有影响器件的电学特性。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种分栅式闪存的形成方法，其特征在于，包括：

在半导体衬底上依次形成浮栅层、介质层和控制栅层；

在所述第二开口内形成源线；

在所述控制栅侧壁形成钝化层；

在第一侧墙、所述钝化层侧壁形成第二侧墙；

在所述浮栅及第二侧墙侧壁的隧穿介质层上形成选择栅。

2.如权利要求1所述的分栅式闪存的形成方法，其特征在于，所述钝化层的材料为二氧化硅，厚度为20～50埃。

3.如权利要求2所述的分栅式闪存的形成方法，其特征在于，形成所述钝化层的方法为快速高温氧化工艺。

4.如权利要求3所述的分栅式闪存的形成方法，其特征在于，所述快速高温氧化工艺为：在温度为950～1100℃下，通入包括O原子的气氛，通入时间小于1分钟。

5.如权利要求1所述的分栅式闪存的形成方法，其特征在于，所述控制栅的材料为掺杂有磷离子的多晶硅。

6.如权利要求1所述的分栅式闪存的形成方法，其特征在于，在所述第二开口内形成源线之前，还包括步骤：

在所述第二开口内侧壁形成第三侧墙。

7.如权利要求1所述的分栅式闪存的形成方法，其特征在于，所述硬掩膜层为氮化硅。

8.如权利要求1所述的分栅式闪存的形成方法，其特征在于，在刻蚀所述控制栅层前，还包括步骤：

9.如权利要求1所述的分栅式闪存的形成方法，其特征在于，所述控制栅层的厚度为500～700埃。

10.一种分栅式闪存，其特征在于，包括：

半导体衬底；

浮栅层，位于所述半导体衬底上；

介质层，位于所述浮栅层上方；

控制栅，位于所述介质层上方；

第一侧墙，覆盖在所述控制栅上方；

钝化层，设于所述控制栅和所述第二侧墙之间；

在所述第三侧墙的侧壁上设有源线；

11.如权利要求10所述的分栅式闪存，其特征在于，所述控制栅的材料为掺杂有磷离子的多晶硅。

12.如权利要求10所述的分栅式闪存，其特征在于，所述钝化层为二氧化硅。

13.如权利要求10所述的分栅式闪存，其特征在于，所述钝化层厚度为20～50埃。

14.如权利要求10所述的分栅式闪存，其特征在于，所述控制栅的厚度为500～700埃。