CN104157577B - 半导体器件的形成方法 - Google Patents
半导体器件的形成方法 Download PDFInfo
- Publication number
- CN104157577B CN104157577B CN201410425365.9A CN201410425365A CN104157577B CN 104157577 B CN104157577 B CN 104157577B CN 201410425365 A CN201410425365 A CN 201410425365A CN 104157577 B CN104157577 B CN 104157577B
- Authority
- CN
- China
- Prior art keywords
- layer
- material layer
- semiconductor
- side wall
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 241
- 238000000034 method Methods 0.000 title claims abstract description 80
- 239000000463 material Substances 0.000 claims abstract description 133
- 239000000758 substrate Substances 0.000 claims abstract description 98
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 40
- 229920005591 polysilicon Polymers 0.000 claims abstract description 39
- 230000008569 process Effects 0.000 claims abstract description 39
- 238000005530 etching Methods 0.000 claims description 23
- 230000005641 tunneling Effects 0.000 claims description 19
- 230000015572 biosynthetic process Effects 0.000 claims description 18
- 238000005516 engineering process Methods 0.000 claims description 18
- 238000004062 sedimentation Methods 0.000 claims description 13
- 238000001039 wet etching Methods 0.000 claims description 8
- 239000012895 dilution Substances 0.000 claims description 7
- 238000010790 dilution Methods 0.000 claims description 7
- 230000000694 effects Effects 0.000 claims description 7
- 239000000243 solution Substances 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 239000003795 chemical substances by application Substances 0.000 claims description 2
- 229910000040 hydrogen fluoride Inorganic materials 0.000 claims description 2
- 238000000227 grinding Methods 0.000 abstract description 11
- 230000007547 defect Effects 0.000 abstract description 8
- 239000000126 substance Substances 0.000 abstract description 5
- 238000003701 mechanical milling Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 249
- 150000002500 ions Chemical class 0.000 description 21
- 239000013078 crystal Substances 0.000 description 16
- 125000006850 spacer group Chemical group 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 238000002360 preparation method Methods 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229940090044 injection Drugs 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000009467 reduction Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000005764 inhibitory process Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- -1 phosphonium ion Chemical class 0.000 description 2
- 125000004437 phosphorous atom Chemical group 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000007792 gaseous phase Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000035800 maturation Effects 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
Abstract
本发明提供一种半导体器件的形成方法，包括：在所述半导体基底的第一表面和第二表面上形成半导体材料层后，在所述第二表面上的半导体材料层的表面形成拉应力层，所述拉应力层使得所述半导体衬底形变为第一表面中间部分凸起，第二表面中间部分下凹的结构。在现有诸如化学机械研磨工艺中，位于半导体衬底边缘的研磨速率较快，所述拉应力层使得半导体衬底的第一表面成中间部分凸起的结构，从而可有效缓解采用平坦化工艺去除所述位于第一表面的多余的多晶硅层的过程中，半导体衬底第一表面边缘被过度研磨的问题，以及由此造成的半导体器件的质量缺陷，提高半导体器件的性能和产量。
Description
技术领域
本发明涉及半导体制备领域，尤其是涉及一种半导体器件的形成方法。
背景技术
在半导体器件制造中，多晶硅是一种最常用的半导体材料，通常可用于制造MOS晶体管的栅极、高阻值多晶硅电阻、闪存的浮栅、控制栅和源线等。
在多晶硅形成工艺中，炉管沉积法是常用的制备多晶硅的方法，炉管沉积法可高效地在半导体衬底表面形成掺杂离子的多晶硅层，从而提高半导体制备工艺的效率。
如以分裂栅存储器的制备工艺为例：
参考图1，在半导体衬底10上形成浮栅材料层11(所述浮栅材料层11的材料大多为多晶硅)，并在浮栅材料层11上形成掩模层12；再以所述掩模层12为掩模刻蚀所述浮栅材料层11形成第一凹槽(图中未标示)后，在掩模层12的开口以及第一凹槽的侧壁上形成第一侧墙13；之后再以所述第一侧墙13刻蚀所述第一凹槽底部，从而在所述浮栅材料层11内形成第二凹槽(图中未标示)，并在所述第二凹槽的侧壁形成第二侧墙14；再采用炉管沉积法再于所述掩模层12上形成填充掩模层12的开口以及第二凹槽，且掺杂有离子的多晶硅层15，后续用于形成源线。
但采用炉管沉积法在半导体衬底上表面形成多晶硅层同时，会在所述半导体衬底10底面同时形成一层多晶硅层16。现有技术中，所述多晶硅层15和16中往往掺杂有诸如磷(P)等离子，而所述磷(P)等离子会扩散出多晶硅层，而污染了半导体制备的环境。
为此，参考图2，在半导体衬底10上形成所述多晶硅层15后，进入下一流程前，会先去除半导体衬底10底面的多晶硅层16，之后再去除所述掩模层12上部分厚度的所述多晶硅层15，至露出所述掩模层12。
之后，再参考图3，在所述多晶硅层15表面形成氧化层22后，去除所述掩模层12，并以所述氧化层22和第一侧墙13为掩模刻蚀所述浮栅材料层11，形成浮栅111；
参考图4，在所述浮栅111与所述第一侧墙13相对的另一侧侧壁上，以及半导体衬底10上形成隧穿介质层18后；
参考图5，在所述半导体衬底10上形成覆盖所述隧穿介质层18和氧化层22的另一多晶硅层19；
参考图6，以所述第一侧墙13为掩模，采用自对准各向异性刻蚀所述多晶硅层19，在所述隧穿介质层18表面形成贴附于所述第一侧墙13和浮栅111侧壁的选择栅21；并在所述选择栅21侧壁形成第三侧墙20；后续再以所述氧化层22、第三侧墙20为掩模，穿透所述选择栅21向所述半导体衬底10内注入离子，形成源漏极。
在半导体制备工艺中，在同一片晶圆上需要形成众多块芯片，然而，在分栅式闪存制备的后续测试中，发现采用上述工艺形成的分裂栅存储器中，位于晶圆边缘的分裂栅存储器的性能较差，甚至会出现严重的字线沟道穿通，从而降低了半导体器件的产量。
为此，如何改进分裂栅存储器制备工艺，以提高制备分裂栅存储器的质量和产量，是本领域技术人员亟需解决的问题。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，从而提高分裂栅存储器制备过程中，形成于晶圆边缘的分裂栅存储器的性能和产量。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：
形成半导体基底，所述半导体基底包括第一表面和与所述第一表面相对的第二表面，所述第一表面为用于形成半导体器件的功能面；
采用炉管沉积法在所述半导体基底的第一表面和第二表面上形成半导体材料层；
在所述第二表面上的半导体材料层的表面形成拉应力层；
采用平坦化工艺去除所述第一表面部分厚度的半导体材料层之后，去除所述拉应力层和所述第二表面上的半导体材料层。
可选地，所述拉应力层的厚度为100～200纳米。
可选地，所述拉应力层为氮化硅层。
可选地，去除所述拉应力层的方法为湿法刻蚀工艺。
可选地，所述湿法刻蚀工艺采用的刻蚀剂为稀释硝酸溶液或是稀释氟化氢溶液。
可选地，所述第一表面和第二表面上的半导体材料层为多晶硅层。
可选地，形成半导体基底的步骤包括：
提供半导体衬底，在所述半导体衬底上形成浮栅材料层，在所述浮栅材料层上形成掩模层，所述掩模层内形成有开口；
以所述掩模层为掩模刻蚀所述浮栅材料层，在所述浮栅材料层内形成第一凹槽，所述第一凹槽的开口延伸至所述掩模层下方；
在所述掩模内的开口侧壁和第一凹槽的侧壁上形成有第一侧墙；
以所述掩模层和第一侧墙为掩模刻蚀所述第一凹槽底部至露出半导体衬底，以在所述浮栅材料层内形成第二凹槽；
采用炉管沉积法在所述半导体基底的第一表面形成半导体材料层的步骤包括：所述半导体材料层填充满所述第二凹槽和所述掩模层内的开口；
采用平坦化工艺去除所述第一表面部分厚度的半导体材料层的步骤包括：
以所述第一侧墙为停止层，采用平坦化工艺去除所述第一表面部分厚度的半导体材料层，至露出所述第一侧墙。
可选地，在去除所述拉应力层和所述第二表面上的半导体材料层后，所述半导体器件的形成方法还包括步骤：
去除所述掩模层，并以所述第一侧墙为掩模刻蚀所述浮栅材料层，形成浮栅；
在所述半导体衬底和浮栅的侧壁上形成隧穿介质层；
在所述隧穿介质层上形成覆盖所述浮栅的选择栅材料层；
采用自对准各向异性刻蚀工艺刻蚀所述选择栅材料层至露出所述第一侧墙，从而在所述隧穿介质层表面，形成贴附于所述浮栅的侧壁上的选择栅；
在所述选择栅的侧壁形成第三侧墙，并以所述第一侧墙和第三侧墙为掩模向所述半导体衬底内注入离子，在所述选择栅下方形成源极或漏极。
可选地，所述平坦化工艺为化学机械研磨。
可选地，采用炉管沉积法形成半导体材料层和第二表面上的半导体材料层的步骤包括：
形成掺杂有离子的半导体材料层。
与现有技术相比，本发明的技术方案具有以下优点：
在所述半导体基底的第一表面和第二表面上形成的半导体材料层后，在所述第二表面上的半导体材料层的表面形成拉应力层，所述拉应力层使得所述半导体衬底形变为第一表面中间部分凸起，第二表面中间部分下凹的结构。在现有诸如化学机械研磨工艺中，位于半导体衬底边缘的研磨速率较快，所述拉应力层使得半导体衬底的第一表面成中间部分凸起的结构，从而可有效缓解采用平坦化工艺去除所述位于第一表面部分厚度的多晶硅层的过程中，半导体衬底第一表面边缘被过度研磨的问题，从而解决由此造成的位于半导体衬底边缘的半导体器件的质量缺陷，提高半导体器件的性能和产量；
可选地，提供所述半导体基底的步骤包括：去除所述掩模层，并以所述第一侧墙为掩模刻蚀所述和浮栅材料层，形成控制栅和浮栅；以及半导体衬底上和所述控制栅和浮栅的侧壁上形成隧穿介质层；在所述隧穿介质层上形成覆盖所述控制栅和浮栅的选择栅材料层；采用自对准各向异性刻蚀所述选择栅材料层至露出所述第一侧墙，从而在所述隧穿介质层表面，位于所述控制栅和浮栅的侧壁形成选择栅；在所述选择栅的侧壁形成第三侧墙，并以所述第一侧墙，第三侧墙为掩模向所述半导体衬底内注入离子，在所述选择栅下方形成源极或漏极；
上述技术方案中，解决第一表面边缘被过度研磨的问题，可有效缓解位于半导体衬底边缘的第一侧墙被过度研磨厚致使厚度降低的问题，从而解决由于半导体衬底边缘的第一侧墙高度过小而导致采用自对准各向异性刻蚀选择栅材料层至露出所述第一侧墙后，形成的选择栅的厚度和长度过小的问题，进而避免后续向所述半导体衬底内注入离子以所述选择栅下方形成源极或漏极时，由于所述选择栅的高度过小而致使选择栅对于离子穿透阻挡作用过小，从而导致的离子注入过深，进而用于形成源极或漏极的离子进入沟道内等问题，并解决由于用于形成源极漏极的离子注入过深而引起的WPT等问题，从而提高后续形成的半导体器件的性能。
此外，所述拉应力层覆盖在所述多余多晶硅层的表面，可有效缓解所述多余多晶硅层内的原子扩散，溢出而在成对于半导体制备环境被污染的问题。
附图说明
图1至图6是现有技术中的一种分裂栅存储器制备结构形成方法的示意图；
图7是现有技术中制备分裂栅存储器时，在去除半导体衬底表面多余多晶硅层前后，位于晶圆边缘与中心部分的半导体器件的电镜图；
图8现有技术中制备分裂栅存储器时，去除半导体衬底底面多余多晶硅层后半导体器件的结构示意图；
图9至图24是本发明半导体器件的形成方法一实施例的结构图；
图25～图28是本发明半导体器件的形成方法另一实施例的结构图。
具体实施方式
正如背景技术所述，在现有分裂栅存储器制备过程中，会出现位于晶圆边缘的分裂栅存储器性能较差，从而降低分裂栅存储器的产量。
结合图1至图6所示，分析其原因，参考图7，图7中第一行为采用炉管沉积法在所述掩模层12上形成多晶硅层15后的半导体器件电镜图，图7中第二行是以第一侧墙为停止层，以平坦化工艺去除位于半导体衬底功能面使部分多晶硅层后的电镜图。其中，A1和A2部分是靠近晶圆边缘的半导体器件的结构图；B1和B2部分是靠近晶圆中心的半导体器件的结构图。
对比A1、A2、B1和B2部分可知，在平坦化工艺前，靠近晶圆边缘的半导体器件的第一侧墙的高度H1大于靠近晶圆中心的半导体器件的第一侧墙的高度H2，但在平坦化工艺后，靠近晶圆边缘的半导体器件的第一侧墙的高度H3小于靠近晶圆中心的半导体器件的第一侧墙的高度H4。
继续参考图5，后续形成选择栅过程中，在所述半导体衬底形成用于形成选择栅的另一多晶硅层19后，以所述第一侧墙13为掩模，采用自对准各向异性刻蚀所述多晶硅层19，在所述隧穿介质层18表面形成贴附于所述第一侧墙13和浮栅材料层11侧壁的选择栅21。由此可知，所述选择栅21的高度以及长度取决于第一侧墙13的高度，即所述第一侧墙13越高，选择栅21高度越大长度越大。若第一侧墙13高度过小，选择栅21高度自然减小；再结合参考图6，后续在选择栅21的侧壁形成第三侧墙20，并以第一侧墙13和第三侧墙20为掩模，穿透所述选择栅21向半导体衬底10内注入离子形成源极和漏极时，若选择栅21厚度过小，选择栅对于阻挡离子穿透的功效降低，从而离子会过深得进入半导体衬底10内，即进入半导体器件的沟道中，从而引起字线沟道穿通的缺陷。
再分析平坦化工艺后，靠近晶圆边缘的半导体器件的第一侧墙的高度H3小于靠近晶圆中心的半导体器件的第一侧墙的高度H4原因：参考图8和图1，图8是图1中，去除半导体衬底10底面的多晶硅层16后的半导体器件的简化图，但图8只示意了图1的部分部件。
在去除所述半导体衬底10底面的多晶硅层16后，半导体衬底10上方多晶硅层15内部的拉应力致使所述半导体衬底10的上表面成中间向下凹陷的结构，从而致使后续平坦化工艺中，位于晶圆边缘处的第一侧墙被过度的去除，进而导致位于半导体衬底边缘的第一侧墙被过度研磨，进而降低了高度。
为此，本发明提供了一种半导体器件的形成方法，包括：
在所述半导体衬底的第一表面和第二表面形成半导体材料层后，在所述第二表面上的半导体材料层的表面形成拉应力层，所述拉应力层使得所述半导体衬底形变为第一表面(即衬底上表面)中间部分凸起，第二表面(即半导体衬底的底面)中间部分下凹的结构。从而可有效缓解采用平坦化工艺去除所述位于第一表面的多余的多晶硅层的过程中，半导体衬底第一表面边缘被过度研磨的缺陷，以及由此造成的位于半导体衬底边缘的半导体器件的质量缺陷，进而提高半导体器件的性能和产量。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图以分裂栅存储器的制备工艺为例，对本发明的具体实施例做详细的说明。
本发明提供一种半导体器件的形成方法，包括：形成半导体基底，所述半导体基底包括第一表面和与所述第一表面位置相对的第二表面。所述第一表面为后续用于形成半导体器件的功能面，在所述第一表面内可形成诸多的半导体元器件以及半导体器件结构。
图9至图23是本发明半导体器的形成方法一实施例的结构图。
参考图9所示，形成所述半导体基底。所述半导体基底可包括半导体衬底；或是包括半导体衬底，以及位于半导体衬底上的介质层、半导体材料层等结构层，以及位于各结构层内的半导体元件。
具体地，所述半导体衬底30可以是P型或N型的单晶硅、多晶硅或非晶硅，也可以是硅、锗、砷化镓或硅锗化合物。现有的半导体衬底皆可作为本发明的半导体衬底，在此不再一一列举。
在所述半导体衬底30上形成栅氧化层31，并与所述栅氧化层31上形成浮栅材料层32。
所述浮栅材料层32用于形成浮栅。所述浮栅材料层32可采用掺杂了诸如磷离子等掺杂离子的多晶硅材料，其可有效减小半导体器件的RC效应。所述栅氧化层31和浮栅材料层32的材料、结构以及形成方法为本领域的成熟技术，在此不再赘述。
所述浮栅材料层32形成后，在所述半导体衬底30上定义各有源区域和隔离区域，以确定后续需要形成的控制栅、浮栅、选择栅的位置，该步骤为现有栅式闪存的形成方法的成熟工艺，在此不再赘述。
接着参考图10，在所述浮栅材料层32上方覆盖掩模层35，所述掩模层35形成有开口36；
以所述掩模层35为掩模，刻蚀所述浮栅材料层32，在所述浮栅材料层内形成第一凹槽34，所述第一凹槽34的开口延伸至所述掩模层35下方；
本实施例中，可采用湿法刻蚀工艺刻蚀所述浮栅材料层32以形成所述第一凹槽34，上述湿法刻蚀工艺为本领域的成熟技术，在此不再赘述。
之后，再以所述掩模层35为掩模向所述半导体衬底内注入离子，以调节后续形成于所述第一凹槽34下方的半导体衬底内的沟道(图中未标示)的阈值。
参考图11，在所述掩模层35上形成第一侧墙材料层37，所述第一侧墙材料层37覆盖所述掩模层35表面、所述开口36的侧壁以及所述第一凹槽34的底面和侧壁；
值得注意的是，图中只标示了一个所述开口36和第一凹槽34，而在实际操作中，在所述半导体衬底30上形成有众多所述开口36和第一凹槽34，各开口和第一凹槽分布于所述半导体衬底30的中间、边缘各个部分，后续用于形成多个分裂栅存储器。
之后，参考图12，采用自对准工艺各向异性刻蚀所述第一侧墙材料层37，至露出所述掩模层35，从而在所述开口36侧壁上形成所述第一侧墙38。
本实施例中，所述第一侧墙38的材料为氧化硅，所述第一侧墙材料层37的形成工艺为化学气相沉积(Chemical Vapor Deposition，CVD)。但本发明对所述第一侧墙38的材料，以及形成工艺并不做限定。
结合参考图13，以所述掩模层35和第一侧墙38为掩模，刻蚀所述第一凹槽34底部和栅氧化层31至露出所述半导体衬底30，形成第二凹槽39。
参考图14，在所述第二凹槽39的侧壁形成第二侧墙40。
本实施例中，所述第二侧墙40的材料为氧化硅，形成工艺与所述第一侧墙38的形成工艺相似，先在所述掩模层35上形成第二侧墙材料层，所述第二侧墙材料层37覆盖所述掩模层35表面，以及所述第二凹槽39的底面和侧壁，之后采用自对准工艺各向异性刻蚀所述第二侧墙材料层，以形成所述第二侧墙40。
本实施例中，所述半导体基底包括上述半导体衬底30、栅氧化层31、浮栅材料层32和掩模层35，以及第一侧墙38和第二侧墙40等结构。所述半导体基底的第一表面即所述掩模层35的表面，所述半导体基底的第二表面即所述半导体衬底30的底面。
接着参考图15，采用炉管沉积法在所述半导体基底的第一表面形成第一第一半导体材料层41，后续用以形成源线，但在形成所述第一半导体材料层41的同时在所述半导体基底的第二表面形成第二半导体材料层42。
本实施例中，所述第一半导体材料层41和第二半导体材料层42都为多晶硅层。进一步可选地，所述第一半导体材料层41和第二半导体材料层42为掺杂有第一离子的多晶硅层，所述第一离子包括磷离子等。
本实施例中，所述第一半导体材料层41覆盖在第二凹槽29裸露的半导体衬底30，以及掩模层35上，且所述第一半导体材料层41填充满掩模层35内的开口和所述第二凹槽39。
所述第二半导体材料层42覆盖在所述半导体衬底30的底面，基于所述第二半导体材料层42内掺杂有P离子，在后续制备工艺中，P原子扩散出所述第二半导体材料层42后会污染半导体器件制备环境，因而现有工艺中，需要先将所述第二表面上的第二半导体材料层42去除，再进行后续工艺。
本实施例中，参考图16，在炉管沉积法在所述半导体衬底30底面上形成所述第二半导体材料层42后，先在所述第二半导体材料层42表面形成拉应力层43。
所述拉应力层43覆盖所述第二半导体材料层42，有效避免所述第二半导体材料层42内的P原子扩散而污染半导体器件制备环境。
此外，参考图17，(图17为图16中的半导体器件的简化图，只示意了图16的部分部件)在所述拉应力层43的产生的拉应力的作用下，使得所述半导体衬底30的第一表面为中间部分凸起的结构，而第二表面为中间部分下凹周边凸起的结构。
本实施例中，所述拉应力层43的材料为氮化硅(SiN)，形成工艺为CVD。
之后，参考图18和图19，采用平坦化工艺去除所述半导体基底的第一表面上多余厚度的第一半导体材料层。
本实施例中，所述平坦化工艺包括：以所述第一侧墙38作为停止层，采用化学机械研磨工艺(Chemical Mechanical Polish，CMP)去除所述掩模层35上方的多晶硅层，至露出所述第一侧墙38，剩余的多晶硅层后续用于形成源线。
在平坦化工艺中，基于所述半导体基底的第一表面为中间部分凸起的结构，因而在CMP过程中，可以有效缓解半导体基底边缘部分相比于半导体基底中间部分研磨速率过快的问题。
此外，在现有的CMP过程中，晶圆边缘部分相比于晶圆中间部分，研磨速率较快，因而所述半导体基底中间部分凸起的结构可有效降低减小晶圆中间部分和边缘部分的研磨速率差异，从而提高晶圆表面的平整度。
本实施例中，若所述拉应力层43厚度过小，不足以产生足够的拉应力致使所述半导体衬底42出现形变；若所述拉应力层43厚度过大，会导致拉应力层43产生的拉应力过大，致使所述半导体衬底42形变过量而造成半导体衬底30出现损伤，或是致使半导体衬底42形变过大而在CMP中半导体衬底的上表面的中间部分被过度去除等问题，而且，所述拉应力层43厚度过大容易增加后续去除所述拉应力层43的工艺成本。
本实施例中，所述拉应力层43的厚度为100～200纳米(nm)。
本实施例中，上述技术方案可有效缓解位于半导体衬底30边缘部分的第一侧墙38的研磨速率更快的问题。
参考图20，在去除所述掩模层35上的多晶硅层后，在所述半导体衬底30上剩余多晶硅层44上形成阻挡层50。
本实施例中，所述阻挡层50为氧化硅层，可以采用热氧化法形成所述氧化硅层。
之后，结合参考图21，去除位于所述半导体衬底30底面的所述拉应力层43和第二半导体材料层42，并以所述第一侧墙38和阻挡层50为掩模刻蚀所述浮栅材料层32和栅氧化层31，露出所述半导体衬底30，形成浮栅321。
本实施例中，去除所述拉应力层43和第二表面上的第二半导体材料层42的方法为湿法刻蚀法。
本实施例中，可选地，所述湿法刻蚀工艺采用稀释的双氧水(H2O2)、稀释硝酸溶液(HNO3)或是稀释的氢氟酸溶液(DHF)作为湿法刻蚀剂，从而在去除所述拉应力层43、掩模层35和第二表面上的第二半导体材料层42同时，降低半导体器件其他结构受损。
本是实例中，所述掩模层35的材料为氮化硅，湿法去除所述拉应力层43时，所述掩模层35同时被去除。
结合参考图22，在形成浮栅321后，在裸露的半导体衬底30、第一侧墙38、浮栅321和栅氧化层31裸露的侧壁上形成隧穿介质层45。图22中，所述隧穿介质层45呈“L”型，包括覆盖在所述半导体衬底30表面的横边和竖直设立于所述横边上方的竖边。所述竖边覆盖于所述第一侧墙38和浮栅1以及栅氧化层31裸露的侧壁上。
所述隧穿介质层45材料优选为SiO2，所述隧穿介质层45可采用CVD工艺沉积获得，在此不再赘述。
继续参考图22，在所述隧穿介质层45上形成覆盖所述浮栅321的选择栅材料层46。
结合参考图23，以所述第一侧墙38作为停止层，采用自对准各向异性刻蚀所述选择栅材料层46，形成位于所述隧穿介质层45横边的表面，且贴附于所述浮栅321的侧壁上的选择栅47。
其中，采用自对准工艺各向异性刻蚀所述选择栅材料层46形成选择栅47过程中，所述第一侧墙38的高度决定了所述选择栅47的高度和长度。所述第一侧墙38高度越大，选择栅47的高度越大，长度也越大。基于上述CMP工艺后，位于半导体衬底30边缘的第一侧墙38未被过度研磨，保持了较好的高度数值，因而所述选择栅47保持较好的高度和长度数值。
之后，再参考图24，在所述选择栅47的侧壁上形成第三侧墙48后，以所述第一侧墙38、第三侧墙48为掩模，穿透所述选择栅47向所述半导体衬底30内注入离子，在所述选择栅47下方形成源极或漏极49。
本实施例中，所述第一侧墙38的材料为氧化硅，形成工艺包括，先在所述半导体衬底30上形成第三侧墙材料层，之后采用自对准工艺各向异性刻蚀所述第三侧墙材料层，形成所述第三侧墙48，同时裸露出所述选择栅37上端。
基于在上述CMP工艺后，避免位于半导体衬底30边缘的第一侧墙38被过度研磨，使得形成的选择栅37高度过小，因而可有效避免在离子注入过程中选择栅过矮而导致的降低了选择栅对于注入离子的阻碍作用，从而避免离子注入过深而进入沟道中的缺陷，进而避免由此导致的字线沟道穿通缺陷，提高了后续形成的分裂栅存储器的性能和产量。
图25～图28是本发明半导体器件的形成方法另一实施例的结构图。
本实施例与上述实施例的技术方案大致相同，区别仅在于：
参考图25，本实施例中，形成半导体基底的步骤包括：
提供半导体衬底60，在所述半导体衬底60上形成栅氧化层61后，在所述栅氧化层61上由下至上依次形成浮栅材料层62、间隔层63、控制栅材料层64，之后在所述控制栅材料层64上形成第二掩模层65，所述第二掩模层65内包括第二开口(图中未标号)；
在所述第二开口的侧壁上形成有第四侧墙71后，以所述第二掩模层65和第四侧墙71为掩模刻蚀所述控制栅材料层64、间隔层63、浮栅材料层62和栅氧化层61，形成露出所述半导体衬底60的第三凹槽；所述第四侧墙71的形成工艺参考上述实施例中的第一侧墙38的形成过程，在此不再赘述。
并在所述第三凹槽中，裸露的所述控制栅材料层64、间隔层63、浮栅材料层62和栅氧化层61的侧壁上形成第五侧墙72后，在所述第三凹槽和第二掩模层65的开口内填充满第三半导体材料层66，同时在所述半导体衬底60的底面形成第四半导体材料层67；所述第五侧墙72的形成工艺参考上述实施例中的第二侧墙40的形成过程，在此不再赘述。
本实施例中，所述第三半导体材料层66和第四半导体材料层67为多晶硅层。
本实施例中，所述半导体基底包括上述半导体衬底60、栅氧化层61、浮栅材料层62，间隔层63和控制栅材料层64，以及第二掩模层65，以及第四侧墙71和第五侧墙72等结构。所述半导体基底的第一表面即所述第二掩模层65的表面，所述半导体基底的第二表面即所述半导体衬底60的底面。
之后，在于所述半导体衬底60的底面的第四半导体材料层67表面形成第二拉应力层68。
结合参考图26，(图26为图25中的半导体器件的简化图，只示意了图25的部分部件)。在所述第二拉应力层68的产生的拉应力的作用下，使得所述半导体衬底60的上表面(形成有第三半导体材料层66的表面)为中间部分凸起的结构，而下表面(形成有拉应力层68的表面)为中间部分下凹周边凸起的结构。
之后参考图27，在以所述第四侧墙71为停止层，采用平坦化工艺去除所述半导体衬底60的上表面上多余的第三半导体材料层66，露出所述第四侧墙71，所述半导体衬底60的上表面上剩余的第三半导体材料层69后续用于形成源线。
在上述平坦化工艺中，基于所述半导体基底的上表面为中间部分凸起的结构，因而在CMP过程中，可以有效缓解半导体基底边缘部分相比于半导体基底中间部分研磨速率过快的问题。
此外，在现有的CMP过程中，晶圆边缘部分相比于晶圆中间部分，研磨速率较快，因而所述半导体基底中间部分凸起的结构可有效降低减小晶圆中间部分和边缘部分的研磨速率差异，从而提高晶圆表面的平整度。
接着再参考图28，在剩余的第三半导体材料层69上形成第二阻挡层81后，再去除位于半导体衬底60底面上的第四半导体材料层67和第二拉应力层68。形成所述第二阻挡层81，以及去除所述半导体衬底60底面上的第四半导体材料层67和第二拉应力层68与上述实施例中，相应的内容相似，在此不再赘述。
再继续参考图28，去除所述第二掩模层65，并以所述第四侧墙71为掩模刻蚀所述控制栅材料层64、间隔层63、浮栅材料层62和栅氧化层61，形成控制栅和浮栅(图中未标号)；形成覆盖裸露的半导体衬底60，以及第四侧墙71和控制栅和浮栅裸露的侧壁的隧穿介质层84，并在所述隧穿介质层84上形成贴附于所述控制栅和浮栅的侧壁上的选择栅82；在所述选择栅82上形成第六侧墙83，并以所述第六侧墙83和第四侧墙71为掩模穿过所述选择栅82，向所述半导体衬底60内注入离子，从而在所述选择栅82下方形成源极(或漏极)90。上述工艺与上述实施例对应部分内容相似，在此不再赘述。
基于在上平坦化工艺后，避免位于半导体衬底60边缘的第四侧墙71被过度研磨，使得形成的选择栅82高度过小，因而可有效避免在离子注入过程中选择栅82高度过小而导致的降低了选择栅对于注入离子的阻碍作用，从而避免离子注入过深而进入沟道中的缺陷，进而避免由此导致的字线沟道穿通缺陷，提高了后续形成的分裂栅存储器的性能和产量。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种半导体器件的形成方法，其特征在于，包括：
形成半导体基底，所述半导体基底包括第一表面和与所述第一表面相对的第二表面，所述第一表面为用于形成半导体器件的功能面；
采用炉管沉积法在所述半导体基底的第一表面和第二表面上形成半导体材料层；
在所述第二表面上的半导体材料层的表面形成拉应力层；
采用平坦化工艺去除所述第一表面部分厚度的半导体材料层之后，去除所述拉应力层和所述第二表面上的半导体材料层；
在所述拉应力层的产生的拉应力的作用下，使得所述半导体基底的所述第一表面为中间部分凸起的结构，而所述第二表面为中间部分下凹周边凸起的结构。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述拉应力层的厚度为100～200纳米。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述拉应力层为氮化硅层。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，去除所述拉应力层的方法为湿法刻蚀工艺。
5.如权利要求4所述的半导体器件的形成方法，其特征在于，所述湿法刻蚀工艺采用的刻蚀剂为稀释硝酸溶液或是稀释氟化氢溶液。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一表面和第二表面上的半导体材料层为多晶硅层。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，形成半导体基底的步骤包括：
提供半导体衬底，在所述半导体衬底上形成浮栅材料层，在所述浮栅材料层上形成掩模层，所述掩模层内形成有开口；
以所述掩模层为掩模刻蚀所述浮栅材料层，在所述浮栅材料层内形成第一凹槽，所述第一凹槽的开口延伸至所述掩模层下方；
在所述掩模内的开口侧壁和第一凹槽的侧壁上形成有第一侧墙；
以所述掩模层和第一侧墙为掩模刻蚀所述第一凹槽底部至露出半导体衬底，以在所述浮栅材料层内形成第二凹槽；
采用炉管沉积法在所述半导体基底的第一表面形成半导体材料层的步骤包括：所述半导体材料层填充满所述第二凹槽和所述掩模层内的开口；
采用平坦化工艺去除所述第一表面部分厚度的半导体材料层的步骤包括：
以所述第一侧墙为停止层，采用平坦化工艺去除所述第一表面部分厚度的半导体材料层，至露出所述第一侧墙。
8.如权利要求7所述的半导体器件的形成方法，其特征在于，在去除所述拉应力层和所述第二表面上的半导体材料层后，所述半导体器件的形成方法还包括步骤：
去除所述掩模层，并以所述第一侧墙为掩模刻蚀所述浮栅材料层，形成浮栅；
在所述半导体衬底和浮栅的侧壁上形成隧穿介质层；
在所述隧穿介质层上形成覆盖所述浮栅的选择栅材料层；
采用自对准各向异性刻蚀工艺刻蚀所述选择栅材料层至露出所述第一侧墙，从而在所述隧穿介质层表面，形成贴附于所述浮栅的侧壁上的选择栅；
在所述选择栅的侧壁形成第三侧墙，并以所述第一侧墙和第三侧墙为掩模向所述半导体衬底内注入离子，在所述选择栅下方形成源极或漏极。
9.如权利要求1所述的半导体器件的形成方法，其特征在于，所述平坦化工艺为化学机械研磨。
10.如权利要求1所述的半导体器件的形成方法，其特征在于，采用炉管沉积法形成半导体材料层和第二表面上的半导体材料层的步骤包括：
形成掺杂有离子的半导体材料层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410425365.9A CN104157577B (zh) | 2014-08-26 | 2014-08-26 | 半导体器件的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410425365.9A CN104157577B (zh) | 2014-08-26 | 2014-08-26 | 半导体器件的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104157577A CN104157577A (zh) | 2014-11-19 |
| CN104157577B true CN104157577B (zh) | 2016-11-02 |
Family
ID=51883051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410425365.9A Active CN104157577B (zh) | 2014-08-26 | 2014-08-26 | 半导体器件的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104157577B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110752171B (zh) * | 2019-11-01 | 2022-07-29 | 长江存储科技有限责任公司 | 晶圆弯曲度调整装置及方法 |
| CN113035688B (zh) * | 2019-12-09 | 2023-02-28 | 华润微电子（重庆）有限公司 | 一种半导体结构及其制作方法 |
| CN113629165A (zh) * | 2020-05-07 | 2021-11-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Citations (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1862777A (zh) * | 2005-05-09 | 2006-11-15 | 联华电子股份有限公司 | 沟槽绝缘方法 |
| US7169685B2 (en) * | 2002-02-25 | 2007-01-30 | Micron Technology, Inc. | Wafer back side coating to balance stress from passivation layer on front of wafer and be used as die attach adhesive |
| CN101183661A (zh) * | 2007-12-13 | 2008-05-21 | 上海集成电路研发中心有限公司 | 平衡硅片应力的后道互连实施方法 |
| CN101417407A (zh) * | 2007-10-25 | 2009-04-29 | 中芯国际集成电路制造(上海)有限公司 | 化学机械研磨方法 |
| CN102380817A (zh) * | 2011-10-25 | 2012-03-21 | 上海宏力半导体制造有限公司 | 防止晶圆边缘器件良率低的方法 |
| CN102543718A (zh) * | 2010-12-14 | 2012-07-04 | 北京天科合达蓝光半导体有限公司 | 一种降低碳化硅晶片翘曲度、弯曲度的方法 |
| CN102610508A (zh) * | 2012-03-31 | 2012-07-25 | 上海宏力半导体制造有限公司 | 浮栅的制作方法 |
| CN101887848B (zh) * | 2009-05-13 | 2012-11-14 | 硅电子股份公司 | 包括具有前侧和背侧的硅单晶衬底和沉积于前侧上的SiGe层的晶片的生产方法 |
| CN103155100A (zh) * | 2010-08-06 | 2013-06-12 | 布鲁尔科技公司 | 薄晶片处理的多粘合层 |
| CN103219290A (zh) * | 2013-04-24 | 2013-07-24 | 上海宏力半导体制造有限公司 | 分栅式闪存及其形成方法 |
| CN103311279A (zh) * | 2012-03-14 | 2013-09-18 | 英飞凌科技股份有限公司 | 半导体装置及用于制造半导体装置的方法 |
| CN103346078A (zh) * | 2013-06-26 | 2013-10-09 | 上海宏力半导体制造有限公司 | 化学机械研磨的方法 |
| CN103346126A (zh) * | 2013-06-26 | 2013-10-09 | 上海宏力半导体制造有限公司 | 闪存存储单元的形成方法 |
| CN103367262A (zh) * | 2013-07-24 | 2013-10-23 | 上海宏力半导体制造有限公司 | 闪存存储单元的形成方法 |
| CN103400803A (zh) * | 2013-07-24 | 2013-11-20 | 上海宏力半导体制造有限公司 | 闪存存储单元的形成方法 |
| CN103531456A (zh) * | 2012-07-05 | 2014-01-22 | 上海宏力半导体制造有限公司 | 在浮栅上形成稳定的残余氧化物的方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009302478A (ja) * | 2008-06-17 | 2009-12-24 | Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 | 半導体ウェーハの製造方法 |
-
2014
- 2014-08-26 CN CN201410425365.9A patent/CN104157577B/zh active Active
Patent Citations (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7169685B2 (en) * | 2002-02-25 | 2007-01-30 | Micron Technology, Inc. | Wafer back side coating to balance stress from passivation layer on front of wafer and be used as die attach adhesive |
| CN1862777A (zh) * | 2005-05-09 | 2006-11-15 | 联华电子股份有限公司 | 沟槽绝缘方法 |
| CN101417407A (zh) * | 2007-10-25 | 2009-04-29 | 中芯国际集成电路制造(上海)有限公司 | 化学机械研磨方法 |
| CN101183661A (zh) * | 2007-12-13 | 2008-05-21 | 上海集成电路研发中心有限公司 | 平衡硅片应力的后道互连实施方法 |
| CN101887848B (zh) * | 2009-05-13 | 2012-11-14 | 硅电子股份公司 | 包括具有前侧和背侧的硅单晶衬底和沉积于前侧上的SiGe层的晶片的生产方法 |
| CN103155100A (zh) * | 2010-08-06 | 2013-06-12 | 布鲁尔科技公司 | 薄晶片处理的多粘合层 |
| CN102543718A (zh) * | 2010-12-14 | 2012-07-04 | 北京天科合达蓝光半导体有限公司 | 一种降低碳化硅晶片翘曲度、弯曲度的方法 |
| CN102380817A (zh) * | 2011-10-25 | 2012-03-21 | 上海宏力半导体制造有限公司 | 防止晶圆边缘器件良率低的方法 |
| CN103311279A (zh) * | 2012-03-14 | 2013-09-18 | 英飞凌科技股份有限公司 | 半导体装置及用于制造半导体装置的方法 |
| CN102610508A (zh) * | 2012-03-31 | 2012-07-25 | 上海宏力半导体制造有限公司 | 浮栅的制作方法 |
| CN103531456A (zh) * | 2012-07-05 | 2014-01-22 | 上海宏力半导体制造有限公司 | 在浮栅上形成稳定的残余氧化物的方法 |
| CN103219290A (zh) * | 2013-04-24 | 2013-07-24 | 上海宏力半导体制造有限公司 | 分栅式闪存及其形成方法 |
| CN103346078A (zh) * | 2013-06-26 | 2013-10-09 | 上海宏力半导体制造有限公司 | 化学机械研磨的方法 |
| CN103346126A (zh) * | 2013-06-26 | 2013-10-09 | 上海宏力半导体制造有限公司 | 闪存存储单元的形成方法 |
| CN103367262A (zh) * | 2013-07-24 | 2013-10-23 | 上海宏力半导体制造有限公司 | 闪存存储单元的形成方法 |
| CN103400803A (zh) * | 2013-07-24 | 2013-11-20 | 上海宏力半导体制造有限公司 | 闪存存储单元的形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104157577A (zh) | 2014-11-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102569050B (zh) | 一种金属栅极的形成方法 | |
| US8405155B2 (en) | Semiconductor structure with gate structure, source/drain region and recess filling with epitaxial layer | |
| CN103811345B (zh) | 半导体器件及其制造方法 | |
| CN105374874B (zh) | 用于FinFET器件的结构和方法 | |
| US9601568B2 (en) | Semiconductor device including STI structure | |
| US11915980B2 (en) | Residue-free metal gate cutting for fin-like field effect transistor | |
| US8329547B2 (en) | Semiconductor process for etching a recess into a substrate by using an etchant that contains hydrogen peroxide | |
| US20150311123A1 (en) | Semiconductor device and method for manufacturing the same | |
| CN102280402A (zh) | 刻蚀和填充深沟槽的方法 | |
| CN105762108A (zh) | 半导体结构及其形成方法 | |
| CN104157577B (zh) | 半导体器件的形成方法 | |
| TWI490924B (zh) | 半導體元件及其製造方法 | |
| US9691773B2 (en) | Silicon buried digit line access device and method of forming the same | |
| US10714588B2 (en) | Metal gate process for FinFET device improvement | |
| CN103066011B (zh) | 一种半导体器件的制造方法 | |
| CN107799531B (zh) | 一种3d nand存储器等级层堆栈制造方法 | |
| CN110391184A (zh) | 第零层层间膜的制造方法 | |
| CN112331660B (zh) | 一种三维存储器及其制作方法 | |
| US9431286B1 (en) | Deep trench with self-aligned sinker | |
| CN109216372B (zh) | 半导体结构的形成方法 | |
| CN103378006B (zh) | 应力记忆技术中形成应力层的方法 | |
| CN102856178B (zh) | 金属栅极和mos晶体管的形成方法 | |
| CN106158640A (zh) | 一种半导体器件及其制备方法、电子装置 | |
| US20180182862A1 (en) | Method for forming a semiconductor structure | |
| CN103811324A (zh) | 鳍式场效应管的形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |