CN107039446A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构，包括：半导体衬底；至少一个升高的伪部件；至少一个存储器单元；以及至少一个字线。升高的伪部件位于半导体衬底上并且在半导体衬底上限定单元区域。存储器单元位于单元区域上。字线邻近于存储器单元。本发明的实施例还提供了一种用于形成半导体结构的方法。

Description

半导体结构及其形成方法
优先权声明和交叉引用
本申请要求于2015年10月20日提交的美国临时申请第62/243,920号的优先权，其内容结合于此作为参考。
技术领域
本发明涉及半导体领域，更具体地，涉及半导体结构以及用于形成半导体结构的方法。
背景技术
在电子元件和系统中使用由半导体材料制成的器件来创建存储电路。由于数据和指令组存储在其中，因此存储电路作为这些器件的支柱。这种电路上的每单位面积的存储元件数量最大化使得它们的成本最低，并且因此这是这种电路设计中的动力。
发明内容
本发明的实施例提供了一种半导体结构，包括：半导体衬底；位于半导体衬底上的至少一个升高的伪部件，其中，升高的伪部件在半导体衬底上限定单元区域；位于单元区域上的至少一个存储器单元；以及邻近于存储器单元的至少一个字线。
本发明的实施例提供了一种半导体结构，包括：半导体衬底，半导体衬底具有位于其上的单元区域；位于单元区域上的至少一个存储器单元；邻近于存储器单元的至少一个字线；以及位于单元区域外侧的至少一个升高的伪部件，其中，升高的伪部件具有位于其中的伪控制栅极层，存储器单元具有位于其中的控制栅极层，并且升高的伪部件的伪控制栅极层和存储器单元的控制栅极层由基本上相同的材料制成。
本发明的实施例提供了一种用于形成半导体结构的方法，该方法包括：在半导体衬底上形成至少一个存储器单元和至少一个升高的伪部件，升高的伪部件围绕存储器单元；在存储器单元和升高的伪部件上形成栅电极层，其中，栅电极层具有在升高的伪部件上的至少一个上部和通过上部围绕的至少一个内侧凹部；以及在栅电极层上施加可流动材料，其中，可流动材料通过栅电极层的上部至少部分地限定。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件没有按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意增加或减少。
图1是根据本发明的一些实施例的形成半导体结构的方法的流程图。
图2A至图2E和图2G至图2L是根据本发明的一些实施例的在用于形成半导体结构的方法的多个中间阶段处的半导体结构的截面图。
图2F是图2E的半导体结构的示意性顶视图。
图3A是根据本发明的一些实施例的半导体结构的顶视图。
图3B是沿着图3A的线3B-3B截取的截面图。
图4是根据本发明的一些实施例的半导体结构的顶视图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现主题提供的不同特征。下面描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件，使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在各个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身并不表示所讨论的实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
图1是根据本发明的一些实施例的形成半导体结构的方法100的流程图。图2A至图2E和图2G至图2L是根据本发明的一些实施例的在用于形成半导体结构200的方法100的多个中间阶段处的半导体结构200的截面图。应当理解，可在方法100之前、期间和之后实施额外步骤，并且对于方法100的其他实施例，所描述的一些步骤可以替换或去除。参考各个附图共同地描述半导体结构200及其制造方法100。
参照图1和图2A，方法100开始于步骤102，在衬底210中形成至少一个隔离结构212。在一些实施例中，衬底210是硅衬底。在一些其它实施例中，衬底210可以由其它材料制成，该材料包括硅、碳、锗、镓、砷、氮、铝、铟和/或磷。衬底210也可以是块状衬底或者衬底210具有绝缘体上半导体(SOI)结构。
诸如浅沟槽隔离(STI)或者局部氧化硅(LOCOS)的隔离结构212可以设置在衬底210中以限定和电隔离至少一个有源区AR。在一些实施例中，形成STI部件可以包括：在衬底210中干蚀刻沟槽，并且用诸如氧化硅、氮化硅或氮氧化硅的至少一种绝缘材料填充沟槽。所填充的沟槽可以具有诸如用氮化硅或氧化硅填充的热氧化物衬垫的多层结构。在一些实施例中，可以使用诸如以下的工艺顺序来创建STI结构：生长焊盘氧化物、形成低压化学汽相沉积(LPCVD)氮化物层、使用光刻胶和掩模图案化STI开口、在衬底中蚀刻沟槽、任选地生长热氧化物沟槽衬垫以改进沟槽界面、利用化学汽相沉积(CVD)氧化物填充沟槽、使用化学机械抛光(CMP)工艺以回蚀和平坦化、以及使用氮化物剥离工艺以移除氮化硅。
在衬底120具有绝缘体上半导体(SOI)结构的情况中，沟槽可以足够深以到达埋氧层，使得在介电材料中围合随后形成的器件，并且因此减少泄露电流。
方法100进行至步骤104，在衬底210上形成至少一个存储器单元和至少一个伪部件。图2B至图2F示出了存储器单元MC和伪部件DF的形成。图2F是图2E的半导体结构200的示意性顶视图。
参考图2B，在衬底210上顺序形成隧穿层220、浮动栅极层230、阻挡层240、控制栅极层250、第一保护层260以及第二保护层270。
隧穿层220可以是通过任何氧化工艺或者通过使用四乙氧基硅烷(TEOS)和氧气为前体的化学汽相沉积(CVD)技术形成的氧化层，氧化工艺为诸如在包括H2O、NO或者其组合的外界环境中湿或干的热氧化或者原位水汽生成(ISSG)工艺。隧穿层220也可以包括至少一个高k介电材料，高k介电材料诸如氧化铪(HfO2)、氮化硅、氮氧化硅等。在一些实施例中，在厚度中隧穿层220小于约200埃。然而，应当理解，在说明书中引用的尺寸只是示例，这些尺寸将随着集成电路的缩放改变。
在隧穿层220上形成浮动栅极层230，其有时也称为存储层。在一些实施例中，浮动栅极层230是具有高陷阱密度(trap density)的介电层，浮动栅极层230可以包括氮化物。电荷围绕陷阱存储在浮动栅极层230中。或者，浮动栅极层230包括至少一种导电材料，导电材料诸如多晶硅、非晶硅等。
阻挡层240可以包括诸如HfO2的低泄露介电材料或者诸如二氧化硅的其它介电材料。例如，阻挡层240可以通过物理汽相沉积(PVD)、原子层化学汽相沉积(ALCVD)、金属-有机CVD(MOCVD)等形成。阻挡层240的有效氧化厚度可以小于约170埃。
在一些实施例中，控制栅极层250包括掺杂的多晶硅。例如，控制栅极层250可以是重掺杂有磷、砷或者硼。例如，用于形成控制栅极层250的方法可以包括PVD。第一保护层260是介电层，并且第一保护层260由介电材料制成，该介电材料诸如氧化物、氮化物、氮氧化物或者它们的组合。第二保护层270是介电层并且第二保护层270可以由氮化硅制成。
随后图案化阻挡层240、控制栅极层250、第一保护层260以及第二保护层270。参考图2C。图2C示出了在图案化图2B中示出的结构后生成的结构。阻挡层240a、控制栅极层250a、第一保护层260a以及第二保护层270a形成并且堆叠为堆叠件ST1，同时阻挡层240b、控制栅极层250b、第一保护层260b以及第二保护层270b形成并且堆叠为堆叠件ST2。在此，虽然未示出，堆叠件ST2围绕堆叠件ST1。堆叠件ST1和ST2分别是在随后的工艺中形成的部分的存储器单元和部分的伪部件。
参考图2D。多个第一侧壁间隔件282形成在堆叠件ST1和堆叠件ST2的侧壁上。第一侧壁间隔件282可以由氮化物、氮化硅和/或其他介电材料制成。
参考图2E。图案化浮动栅极层230(参考图2D)以形成浮动栅极层230a和230b。在此，可以执行干蚀刻工艺。第二保护层270a、第二保护层270b以及第一侧壁间隔件282用作掩模以防止控制栅极层250a和控制栅极层250b免于被蚀刻掉。
在图案化工艺之后，在衬底210上形成至少一个存储器单元MC和至少一个伪部件DF。如图2E示出的，每个存储器单元MC从底部至顶部包括堆叠的浮动栅极层230a、阻挡层240a、控制栅极层250a、第一保护层260a以及第二保护层270a。每个伪部件FD从底部至顶部包括堆叠的浮动栅极层230b、阻挡层240b、控制栅极层250b、第一保护层260b以及第二保护层270b。
在形成存储器单元MC和伪部件DF之后，在衬底210中，在至少一对存储器单元MC之间形成至少一个源极区域SR。在一些实施例中，可以通过一种或多种离子注入工艺形成源极区域SR。或者，在一些其它实施例中，源极区域SR可以是部分的外延层。虽然未示出，在一些实施例中，源极区域SR可以延伸到浮动栅极层230a的边缘部分的下方。
参考图2E和图2F。图2F是根据本发明的一些实施例的半导体结构200的顶视图，同时图2E是沿图2F的线2E-2E截取的截面图。在图2F中，隔离结构212描绘为通过虚线表示的区域，并且存储器单元MC和伪部件DF描绘为斜线图案。
伪部件DF围绕存储器单元MC。在此，为了清楚的说明，至少一个伪部件DF限定衬底210的单元区域CR和非单元区域NR。用于闪存器件的多个存储器单元MC设置在单元区域CR上。诸如核心器件的其它非存储器件可以形成在非单元区域NR上。在本实施例中，伪部件DF包围存储器单元MC。具体来说，在衬底210上伪部件DF的突出部分形成诸如矩形的封闭图形，封闭图形围合衬底210上的存储器单元MC的突出部分。在一些实施例中，封闭图形可以是除了图2F中示出的矩形之外的圆形、正方形或者梯形。即使未示出，在一些实施例中，在衬底210上伪部件DF的突出部分可以不形成封闭图形，但是可以通过伪部件DF部分地围绕存储器单元MC。
在此，通过两个伪部件DF围绕存储器单元MC，其中一个伪部件DF形成在隔离结构212上，并且另一个伪部件DF远离隔离结构212形成。然而，伪部件DF的数量和位置不应该受到本发明的各种实施例的限制。在一些实施例中，通过伪部件DF围绕存储器单元MC。在一些实施例中，伪部件DF可以全部形成在隔离结构212上或者全部远离隔离结构212并且在有源区域AR的外部形成。
在图2F中，存在有邻近于存储器单元MC的多个预定区域DR′，预定区域DR′描绘为通过虚线和填充有图案化点缀表示的区域。预定区域DR′表示在随后工艺中形成的多个漏极区域的位置。在此示出的通常的源极区域SR的结构并不意在限制本发明的各种实施例。在一些实施例中，至少一个通常的漏极区域可以设置在至少一对存储器单元之间，并且源极区域分别设置邻近于存储器单元。
参考图2G，接下来注入离子，邻近于存储器单元MC和伪部件DF的侧壁上的第一侧壁间隔件282形成多个第二侧壁间隔件284。第二侧壁间隔件284可以由氧化物、组合物(氧化物、氮化物和氧化氮(ONO)的组合)和/或其他介电材料制成。
在此，在伪部件DF的相对侧壁上的第二侧壁间隔件284具有相同的结构，同时在存储器单元MC的相对侧壁上的第二侧壁间隔件284分别具有不同的结构。例如，邻近于伪部件DF的第二侧壁间隔件284和邻近于存储器单元MC的第二侧壁间隔件284的其中一侧分别具有分别邻近于控制栅极层250a和250b的较厚厚度和分别邻近于浮动栅极层230a和浮动栅极层230b的较薄厚度。与此相比，邻近于存储器单元MC的第二侧壁间隔件284的另一侧比邻近于伪部件DF的第二侧壁间隔件284具有更加均匀的厚度。
在一些其它实施例中，虽然未绘出，邻近于伪部件DF的第二侧壁间隔件284可以与分别邻近于存储器单元MC的第二侧壁间隔件284相同。或者，邻近于伪部件DF的第二侧壁间隔件284与邻近于存储器单元MC的第二侧壁间隔件284的任意一侧可以具有不同的结构。
参考图1和图2H，方法100进行至步骤106，在存储器单元MC和伪部件DF上形成栅电极层290。参考图2H，栅电极层290形成在衬底210上方并且栅电极层290覆盖存储器单元MC和伪部件DF。栅电极层290可以由多晶硅制成。或者，栅电极层290可以包括掺杂的多晶硅、非晶硅、其它合适的导电材料或者它们的组合。栅电极层290可以通过CVD、等离子体增强化学汽相沉积(PECVD)、LPCVD或者其它适合的工艺形成。
在此，栅电极层290包括上部292、上部294、凹部296以及至少一个凹部298。上部292设置在伪部件DF上。上部294设置在存储器单元MC上。凹部296设置在伪部件DF和/或存储器单元MC之间。凹部298设置在最外侧的伪部件DF的外部。上部292、上部294、凹部296以及凹部298可以包括基本上相同的厚度。栅电极层290的上部表面S2可以与图2F的生成结构一致，使得在衬底210上的栅电极层290的上部292的突出部分具有相似于在图2F中示出的伪部件DF的封闭图形的轮廓，并且可以在栅电极层290中形成至少一个凹口R1。
参照图1和图2I，方法100进入步骤108，在栅电极层290上施加可流动材料300。
在没有伪部件DF情况下，在非单元区域NR中的栅电极层290可以是平的，并且施加到栅电极层290上的可流动材料300可以从衬底210流掉(例如，从单元区域CR流掉)，使得涂覆在栅电极层290上的可流动材料在凹部296上太薄。薄的可流动材料300对于随后的蚀刻工艺提供的保护很少。
在一些实施例中，围绕存储器单元MC的伪部件DF限制可流动材料300流动。一方面，施加到栅电极层290上的可流动材料300通过上部292至少部分地限定在凹口R1中。另一方面，伪部件DF的构造增加了在可流动材料300和栅电极层290之间的接触面积，并且因此加强了可流动材料300和栅电极层290之间的粘附力，并且可以减少可流动材料300的流速。因此，可流动材料300被保护免于从单元区域CR流走。通过该构造，加厚了在凹部296上的可流动材料300。例如，如图2I示出的，在凹部296上的可流动材料300具有的厚度T1比在凹部298上的可流动材料300的厚度T2更厚，厚度T2是在非单元区域NR中的最外侧伪部件DF的外部。
此外，随着重力的影响，基于栅电极层290的高度的变化可流动材料300的厚度逐渐改变。具体来说，可流动材料300可以在栅电极层290的上部292和294上具有厚度T3，并且栅电极层290的凹部296上的厚度T1比厚度T3厚。由于可流动材料300的厚度的改变，可流动材料300的上部表面S1比栅电极层290的上部表面S2更加均匀。即，在图2I中的半导体结构200的上部表面S1比在图2H中的半导体结构200的上部表面S2更加均匀。
在一些实施例中，可流动材料300具有从1微帕斯卡秒至300帕斯卡秒的范围内的低粘度。在一些实施例中，可流动材料300是底部抗反射涂层(BARC)，并且可流动材料300包括无机或者有机材料。在一些实施例中，可流动材料300包括光固化的有机材料。例如，可流动材料300可以是光刻胶。或者，在一些实施例中，可流动材料300可以是其它可移除材料。可流动材料300可以使用合适的旋涂技术形成。
参考图1、图2I以及图2J，方法100进行至步骤110，移除位于存储器单元MC和伪部件DF上方的可流动材料300和至少部分的栅电极层290。
在此，可以执行回蚀工艺。可以在没有掩模伪部件DF和/或存储器单元MC之间的区域情况下执行回蚀工艺。回蚀工艺减少了半导体结构200的顶部表面S1的高度，并且当存储器单元MC的顶部表面暴露时回蚀工艺停止。由于具有各种厚度的可流动材料300的保护，回蚀工艺可以移除可流动材料300、上部292以及上部294，同时留下栅电极层290的至少部分的凹部296和凹部298。因此，如图2J示出的，保留了剩余的栅电极层290′。
换句话说，由于伪部件DF的构造加厚了位于凹部296上方的可流动材料300并且使得半导体结构200的上部表面变得更加均匀(例如，表面S1比表面S2更加均匀)，因此保留的栅电极层290′可以被加厚并且也具有更均匀的上部表面。
在此，保留的栅电极层290′的厚度可以与栅电极层290和流动材料300的蚀刻速率以及在可流动材料300的厚度T3和厚度T1之间的差异有关。在一些实施例中，调整保留的栅电极层290′的生成的上部表面S3位于存储器单元MC和伪部件DF的上部表面下方。或者，虽然未示出，在一些实施例中，保留的栅电极层290′的生成的上部表面S3可以与存储器单元MC和伪部件DF的上部表面基本上水平。
参考图1、图2J以及图2K，方法100进行至步骤108，图案化保留的栅电极层290′以形成字线290a和擦除栅极290b。如图2K中示出的，邻近于其中一个存储器单元MC的浮动栅极层230a和控制栅极层250a形成至少一个字线290a，并且擦除栅极290b形成在至少一对存储器单元MC之间，同时擦除栅极290b邻近于一对存储器单元MC的浮动栅极层230a和控制栅极层250a。通过伪部件DF的构造，如之前示出的，由于保留的栅电极层290′(参考图2J)变厚并且具有均匀的上部表面S3(参考图2J)，因此在图案化保留的栅电极层290′期间，防止衬底210受到过度蚀刻。
在此，没有移除邻近于伪部件DF的保留的栅电极层290′。在一些实施例中，在形成字线290a期间，可以移除邻近于伪部件DF的保留的栅电极层290′。
参考图1和图2L，在形成字线290a和擦除栅极290b之后，可以邻近于存储器单元MC在衬底210中形成漏极区域DR。可以通过一种或多种离子注入工艺形成漏极区域DR。或者，漏极区域DR可以是部分的外延层。漏极区域DR可以在字线290a的边缘部分的下方分别扩散和延伸，并且漏极区域DR与其它的存储器单元(未示出)对的字线共享。
半导体结构200形成有多个存储器单元MC，并且每个存储器单元MC可以通过向用于所述存储器单元MC的各个部分(即，与所述存储器单元MC相关联的字线290a、擦除栅极290b、漏极区域DR、源极区域SR以及控制栅极层250a)施加各种电压来擦除、编程以及读取。在此，存储器单元MC的一个选定的操作在此简要示出。
在本发明的一些实施例中，编程操作(也称为写入操作)通过有效的热电子注入发生在存储器单元MC选定的字线290a和浮动栅极层230a之间的沟道区域CR中。字线290a也称为选择栅极，其能够打开或者关闭位于字线290a之下的部分的沟道区域CR。在选定的存储器单元MC的编程操作期间，打开位于字线290a之下的沟道区域CR，可以对源极区域SR施加中压以产生热电子，并且控制栅极层250a可以偏压至高压。通过该构造，电子从源极区域SR流动至沟道区域CR，然后从沟道区域CR得到强化并且储存在浮动栅极层230a中。
在选定的存储器单元MC的擦除操作期间，在浮动栅极层230a和擦除栅极290b之间建造了电极场，使得在浮动栅极层230a中的电子移动至擦除电极290b。在一些实例中，在选定的存储器单元MC的操作中，控制栅极层250a接地或者负偏压，擦除栅极290b正偏压，并且字线290a和漏极区域DR浮置。由于在选定的存储器单元MC的浮动栅极层230a和擦除栅极290b之间的第一侧壁间隔件282和第二侧壁间隔件284的组合比在选定的存储器单元MC的控制栅极层250a和擦除栅极290b之间的第一侧壁间隔件282和第二侧壁间隔件284的组合更薄，因此可以消除从浮动栅极层230a至擦除栅极290b的电荷。
在读取操作期间，在选定的存储器单元MC的字线290a上施加电压以打开位于字线290a之下的部分的沟道区域CR。如果选定的存储器单元MC的浮动栅极层230a编程有电子，位于浮动栅极层230a之下的部分的沟道区域CR将不会导电或者提供微弱的导电。如果选定的存储器单元MC的浮动栅极层230a未编程有电子(在擦除状态中)，位于浮动栅极层230a之下的沟道区域CR将会导电。感应沟道区域CR的导电性以确定浮动栅极层230a是否编程由电子。
在此，通过基本上相同的步骤形成存储器单元MC和伪部件DF，并且存储器单元MC的堆叠层可以基本上与伪部件DF的堆叠层相同。本领域的技术人员将认识到，该教导也适用于其它半导体结构。
图3A是根据本发明的一些实施例的半导体结构200的顶视图。图3B是沿着图3A的线3B-3B截取的截面图。图3A和图3B的半导体结构200相似于图2L的半导体结构200，并且在图3A和图3B的半导体结构200和图2L的半导体结构200之间的不同包括：伪部件DF设置在通过隔离结构212限定的有源区域AR上。在此，单元区域CR具有的面积小于有源区域AR具有的面积。
如之前示出的，伪部件DF围绕存储器单元MC，并且伪部件DF限制可流动材料(参考图2I中的可流动材料300)以使得可流动材料保持在单元区域CR中。通过该构造，在形成字线290a和擦除栅极290b期间，可防止衬底210受到过度蚀刻。图3A和图3B的实施例的其它细节相似于图2L的实施例的其它细节，并且其内容在此不做重复。
图4是根据本发明的一些实施例的半导体结构200的顶视图。图4的半导体结构200相似于图2L的半导体结构200，并且在图4的半导体结构200和图2L的半导体结构200之间的不同包括：伪部件DF具有至少一个连接单元区域CR和非单元区域NR的开口O1。此外，在图4中，伪部件DF在有源区域AR的外部并且伪部件DF远离隔离结构212。即，单元区域CR具有的面积比有源区域AR的面积更大。
在一些实施例中，伪部件DF部分地围绕存储器单元MC。通过该构造，在图案化工艺(形成字线和擦除栅极)中，防止衬底210受到过度蚀刻。图4的实施例的其它细节相似于图2L的实施例的其它细节，并且其内容在此不做重复。
在本发明的各种实施例中，通过伪部件的构造，即使可流动材料具有低粘稠性，也可以防止和限定可流动材料从衬底流走，使得在随后的图案化工艺中防止衬底受到过度蚀刻。此外，在本发明的一些实施例中，伪部件的结构基本上相同于存储器单元的结构，并且因此没有采用额外的步骤用于形成伪部件。伪部件的制造工艺很好地与存储器单元的制造工艺相结合。
根据本发明的一些实施例，一种半导体结构，包括：半导体衬底，至少一个升高的伪部件，至少一个存储器单元，以及至少一个字线。升高的伪部件位于半导体衬底上并且在半导体衬底上限定单元区域。存储器单元位于单元区域上方。字线邻近于存储器单元。
根据本发明的一些实施例，一种半导体结构，包括：半导体衬底，至少一个存储器单元，至少一个字线，以及至少一个升高的伪部件。在半导体衬底上具有单元区域。存储器单元位于单元区域上方。字线邻近于存储器单元。升高的伪部件位于单元区域的外侧，其中，在升高的伪部件中具有伪控制栅极层，在存储器单元中具有控制栅极层，并且升高的伪部件的伪控制栅极层和存储器单元的控制栅极层由基本上相同的材料制成。
根据本发明的一些实施例，一种用于形成半导体结构的方法，包括如下步骤：在半导体衬底上形成至少一个存储器单元和至少一个升高的伪部件，伪部件围绕存储器单元；在存储器单元和升高的伪部件上形成栅电极层，其中，栅电极层具有在升高的伪部件上的上部和被上部围绕的内侧凹部；以及在栅电极层上施加可流动材料，其中，可流动材料至少部分地通过栅电极层的上部限定。
根据本发明的实施例，提供了一种半导体结构，包括：半导体衬底；位于半导体衬底上的至少一个升高的伪部件，其中，升高的伪部件在半导体衬底上限定单元区域；位于单元区域上的至少一个存储器单元；以及邻近于存储器单元的至少一个字线。
根据本发明的实施例，升高的伪部件具有位于其中的伪控制栅极层，存储器单元具有位于其中的控制栅极层，并且升高的伪部件的伪控制栅极层和存储器单元的控制栅极层由基本上相同的材料制成。
根据本发明的实施例，升高的伪部件具有位于其中的伪浮动栅极层，存储器单元具有位于其中的浮动栅极层，并且升高的伪部件的伪浮动栅极层和存储器单元的浮动栅极层由基本上相同的材料制成。
根据本发明的实施例，升高的伪部件具有位于其中的伪存储堆叠件，存储器单元具有位于其中的存储堆叠件，并且升高的伪部件的伪存储堆叠件和存储器单元的存储堆叠件由基本上相同的材料制成。
根据本发明的实施例，升高的伪部件包围存储器单元。
根据本发明的实施例，升高的伪部件具有至少一个连通单元区域与单元区域外侧的非单元区域的开口。
根据本发明的实施例，还包括：位于半导体衬底中的用于限定至少一个有源区域的至少一个隔离结构，其中，存储器单元位于有源区域上，并且升高的伪部件位于有源区域的外侧。
根据本发明的实施例，还包括：位于半导体衬底中的用于限定至少一个有源区域的至少一个隔离结构，其中，存储器单元位于有源区域上，并且升高的伪部件位于隔离结构上。
根据本发明的实施例，还包括：位于半导体衬底中的用于限定至少一个有源区域的至少一个隔离结构，其中，存储器单元和升高的伪部件位于有源区域上。
根据本发明的实施例，提供了一种半导体结构，包括：半导体衬底，半导体衬底具有位于其上的单元区域；位于单元区域上的至少一个存储器单元；邻近于存储器单元的至少一个字线；以及位于单元区域外侧的至少一个升高的伪部件，其中，升高的伪部件具有位于其中的伪控制栅极层，存储器单元具有位于其中的控制栅极层，并且升高的伪部件的伪控制栅极层和存储器单元的控制栅极层由基本上相同的材料制成。
根据本发明的实施例，单元区域由升高的伪部件围绕。
根据本发明的实施例，升高的伪部件具有至少一个连通单元区域与单元区域外侧的非单元区域的开口。
根据本发明的实施例，提供了一种用于形成半导体结构的方法，该方法包括：在半导体衬底上形成至少一个存储器单元和至少一个升高的伪部件，升高的伪部件围绕存储器单元；在存储器单元和升高的伪部件上形成栅电极层，其中，栅电极层具有在升高的伪部件上的至少一个上部和通过上部围绕的至少一个内侧凹部；以及在栅电极层上施加可流动材料，其中，可流动材料通过栅电极层的上部至少部分地限定。
根据本发明的实施例，栅电极层的上部限定单元区域，内侧凹部位于单元区域中，栅电极层还具有位于单元区域外侧的外侧凹部，并且在内侧凹部上的可流动材料具有的厚度比在外侧凹部上的可流动材料的厚度更厚。
根据本发明的实施例，还包括：移除可流动材料和至少部分的栅电极层。
根据本发明的实施例，还包括：在移除后图案化保留的栅电极层以形成至少一个邻近于存储器单元的字线。
根据本发明的实施例，通过基本上相同的步骤形成存储器单元和升高的伪部件。
根据本发明的实施例，还包括：在半导体衬底中形成用于限定至少一个有源区域的至少一个隔离结构，其中，形成存储器单元和升高的伪部件包括：在有源区域上形成存储器单元并且在有源区域的外侧形成升高的伪部件。
根据本发明的实施例，还包括：在半导体衬底中形成用于限定至少一个有源区域的至少一个隔离结构，其中，形成存储器单元和升高的伪部件包括：在有源区域上形成存储器单元并且在隔离结构上形成升高的伪部件。
根据本发明的实施例，还包括：在半导体衬底中形成用于限定至少一个有源区域的至少一个隔离结构，其中，形成存储器单元和升高的伪部件包括：在有源区域上形成存储器单元和升高的伪部件。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
半导体衬底；
位于所述半导体衬底上的至少一个升高的伪部件，其中，所述升高的伪部件在所述半导体衬底上限定单元区域；
位于所述单元区域上的至少一个存储器单元；以及
邻近于所述存储器单元的至少一个字线。
2.根据权利要求1所述的半导体结构，其中，所述升高的伪部件具有位于其中的伪控制栅极层，所述存储器单元具有位于其中的控制栅极层，并且所述升高的伪部件的所述伪控制栅极层和所述存储器单元的所述控制栅极层由基本上相同的材料制成。
3.根据权利要求1所述的半导体结构，其中，所述升高的伪部件具有位于其中的伪浮动栅极层，所述存储器单元具有位于其中的浮动栅极层，并且所述升高的伪部件的所述伪浮动栅极层和所述存储器单元的所述浮动栅极层由基本上相同的材料制成。
4.根据权利要求1所述的半导体结构，其中，所述升高的伪部件具有位于其中的伪存储堆叠件，所述存储器单元具有位于其中的存储堆叠件，并且所述升高的伪部件的所述伪存储堆叠件和所述存储器单元的所述存储堆叠件由基本上相同的材料制成。
5.根据权利要求1所述的半导体结构，其中，所述升高的伪部件包围所述存储器单元。
6.根据权利要求1所述的半导体结构，其中，所述升高的伪部件具有至少一个连通所述单元区域与所述单元区域外侧的非单元区域的开口。
7.根据权利要求1所述的半导体结构，还包括：
位于所述半导体衬底中的用于限定至少一个有源区域的至少一个隔离结构，其中，所述存储器单元位于所述有源区域上，并且所述升高的伪部件位于所述有源区域的外侧。
8.根据权利要求1所述的半导体结构，还包括：
位于所述半导体衬底中的用于限定至少一个有源区域的至少一个隔离结构，其中，所述存储器单元位于所述有源区域上，并且所述升高的伪部件位于所述隔离结构上。
9.一种半导体结构，包括：
半导体衬底，所述半导体衬底具有位于其上的单元区域；
位于所述单元区域上的至少一个存储器单元；
邻近于所述存储器单元的至少一个字线；以及
位于所述单元区域外侧的至少一个升高的伪部件，其中，所述升高的伪部件具有位于其中的伪控制栅极层，所述存储器单元具有位于其中的控制栅极层，并且所述升高的伪部件的所述伪控制栅极层和所述存储器单元的所述控制栅极层由基本上相同的材料制成。
10.一种用于形成半导体结构的方法，所述方法包括：
在半导体衬底上形成至少一个存储器单元和至少一个升高的伪部件，所述升高的伪部件围绕所述存储器单元；
在所述存储器单元和所述升高的伪部件上形成栅电极层，其中，所述栅电极层具有在所述升高的伪部件上的至少一个上部和通过所述上部围绕的至少一个内侧凹部；以及
在所述栅电极层上施加可流动材料，其中，所述可流动材料通过所述栅电极层的所述上部至少部分地限定。
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